本発明によれば、シリコン基板と、このシリコン基板上にシリコン含有絶縁膜を介して設けられた高誘電率金属酸化膜を有するゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコン含有ゲート電極と、このゲート電極の側面側に酸化シリコンを構成部材として含むサイドウォールとを有し、このサイドウォールと少なくとも前記ゲート電極の側面との間に窒化シリコン膜が介在するＭＩＳ型電界効果トランジスタを備えた半導体装置が提供される。この半導体装置は、ゲート長が短い微細構造を有しながら、低消費電力でかつ高速動作が可能となる。
（もっと読む）

【課題】半導体基板のインサイチュ洗浄方法及びこれを採用する半導体素子の製造方法を提供する。
【解決手段】一実施例によるエピタキシャル層の製造方法は反応チャンバ内に露出した半導体表面を有する基板をローディングさせるステップを具備する。前記露出した半導体表面上に存在する酸化物が分解されて酸素を除去する洗浄条件が成立するように前記工程チャンバ内を洗浄圧力で排気させて前記基板を洗浄温度で加熱する。前記酸化物が除去されるように前記洗浄条件を洗浄時間の間に維持して清浄な半導体表面を形成する。前記清浄な半導体の表面上にエピタキシャル層を形成する。前記基板を前記反応チャンバからアンローディングさせる。 （もっと読む）

【課題】 絶縁性金属酸化膜をゲート絶縁膜に使用したMOSトランジスタの特性を向上させることができる半導体装置とその製造方法を提供すること。
【解決手段】シリコン（半導体）基板１と、シリコン基板１の上に形成され、絶縁性金属酸化物で構成されるゲート絶縁膜１４と、ゲート絶縁膜１４の上に形成され、シリコンを含有するゲート電極１８と、ゲート電極１８の側方のシリコン基板１０に形成され、ゲート絶縁膜１４とゲート電極１８と共にMOSトランジスタTR₁を構成するソース／ドレイン領域２２とを有し、ゲート電極１８の少なくとも下面に鉄族元素を拡散させたことを特徴とする半導体装置による。 （もっと読む）

【課題】ソース電位（ＶＳＳ）との間に低不純物濃度のウェル領域を具備することにより、容量素子と他の回路素子との容量結合を抑制する。
【解決手段】Ｎ型の基板１０上にＰ型のウェル領域１１とＮ型のウェル領域１２を形成する。Ｎ型ウェル領域１２の表面にゲート電極１４、ソース・ドレイン領域１３、Ｎ型の拡散領域１５を形成し、ゲート酸化膜１６を誘電体として容量素子を形成する。Ｐ型のウェル領域１１にはソース電位（ＶＳＳ）を印加する。ゲート電極１４を一方の端子Ａとし、ソース・ドレイン領域１３とＮ型の拡散領域１２とを他方の端子Ｂとする。Ｎ型ウェル領域１２とＰ型ウェル領域１１とが低濃度ＰＮ接合となるので、他方の端子Ｂとソース電位（ＶＳＳ）間の寄生容量を低減できる。 （もっと読む）

【課題】ドレイン側のポケット領域とＬＤＤ領域との間のオフセット距離のばらつきを低減できるＭＯＳ型半導体装置の製法を提供する。
【解決手段】半導体基板１０の表面に形成したフィールド絶縁膜１２の素子孔内にゲート絶縁膜１４を形成した後、絶縁膜１４及び１２の上にドープトポリシリコン等からなるゲート電極層１６及びキャパシタ用電極層１８をそれぞれ形成する。絶縁膜１２及び電極層１６をマスクとするイオン注入処理によりポケット領域２０，２２を形成した後、電極層１６，１８を覆ってキャパシタ用絶縁層２６をＣＶＤ法等により形成する。絶縁層２６を介してのイオン注入処理により低濃度ソース、ドレイン領域２８，３０を形成する。ポケット領域２２とＬＤＤ領域３０との間のオフセット距離Ｌは、絶縁層２６の厚さに対応して精度良く決定される。サイドスペーサ形成処理の後、高濃度ソース，ドレイン領域を形成する。 （もっと読む）

【課題】低ノイズで特性変動の少ないＭＯＳ型半導体装置の製法を提供する。
【解決手段】シリコン基板１０の一方の主面には、ゲート絶縁膜１４、ゲート電極層１６、ソース領域２４及びドレイン領域２６を有するＭＯＳ型トランジスタを形成した後、このトランジスタを覆って層間絶縁膜２８を形成する。ホトリソグラフィ及びドライエッチング処理によりソース領域２４及びドレイン領域２６にそれぞれ対応する接続孔３２及び３４を絶縁膜２８に形成した後、接続孔３２及び３４をそれぞれ介してソース領域２４及びドレイン領域２６にフッ素イオンＦ^＋を注入する。この後、ソース領域２４及びドレイン領域２６中のフッ素を熱処理により電極層１６の下方で絶縁膜１４と基板１０との界面に拡散させてシリコンのダングリングボンドをフッ素原子で終端させる。 （もっと読む）

【課題】ソース・ドレイン領域におけるシリコン基板をエッチングする際にゲート電極の上部が併せてエッチングされることを防止し得る半導体装置の製造方法を得る。
【解決手段】ＳＴＩ分離膜２の材質、サイドウォールスペーサ９の材質、及びキャップ膜８の材質は除去されず、シリコン基板１の材質及びゲート電極７の材質は除去される条件下で、エッチングを行う。これにより、ゲート構造５０及びサイドウォールスペーサ９によって覆われずに露出している部分のシリコン基板１のみが選択的に除去され、その部分におけるシリコン基板１の上面内にリセス１１が形成される。ゲート電極７の上面はキャップ膜８によって覆われているため、かかるエッチングによってはゲート電極７は除去されない。 （もっと読む）

【課題】高周波電力増幅用電界効果型半導体装置において、耐圧を確保しながらの小型化と高効率化の両立が困難になる。
【解決手段】高周波電力増幅用出力段LDMOSに、歪Siチャネルを用いることで更なる効率向上を実現する。更に、チャネル領域を有する歪Si層の膜厚、欠陥の不活性化、或いはフィールドプレート構造の最適化などによってリーク電流を低減しつつ最大限に効率を高める。 （もっと読む）

スケーラブル論理トランジスタはドレインおよびソースのための一組のドープされた領域を有する。ゲート絶縁層は基板上でドレイン領域とソース領域の間に形成される。ゲートスタックは、ポリシリコンや金属のようなゲート層を、二つの窒化金属層の間に置くことで形成される。また、埋め込まれた金属ナノドット層を有する高Ｋ誘電率膜を、トンネル絶縁層とゲートスタックとの間に設けるようにして付加することによって、この基本的構成から互換性のある不揮発性メモリトランジスタを形成することもできる。 （もっと読む）

回路装置の作製方法を提供する。導電性にドープされたシリコンと誘電材との間に厚さ２０Å以下（または７０以下のＡＬＤサイクルで生じた厚さ）の金属含有材を形成する。導電性にドープされたシリコンとしてｎ型を用いることができ、誘電材は高ｋ誘電材を用いることができる。金属含有材は誘電層上へ直接形成でき、導電性にドープされたシリコンは金属含有材上へ直接形成できる。回路装置はコンデンサ構造体あるいはトランジスタ構造体とすることができる。回路装置がトランジスタ構造体である場合はＣＭＯＳ装置中へ組み入れることができる。本発明による種々装置はメモリ構造体中へ組み入れられる他、電子システムへも組み入れることができる。
（もっと読む）

【課題】浅い高濃度のソース・ドレイン層を有する半導体装置を提供すること。
【解決手段】半導体装置は、シリコンからなる表面領域を持つ基板、表面領域上に形成されたゲート絶縁膜、ゲート絶縁膜上に形成されたゲート電極、ゲート電極の両側に設けられた側壁絶縁膜、側壁絶縁膜下からその外側に向かった部分の基板表面に形成された溝内に不純物を含むシリコン膜を堆積して形成された埋め込み形成型のソースおよびドレイン層を具備し、溝の底部のシリコン膜の不純物濃度は１×１０¹⁹〜１×１０²²ｃｍ^-3、かつ、溝の深さ方向に沿ったシリコン膜の不純物濃度は一定であり、かつ、埋め込み型形成型のソースおよびドレイン層は、側壁絶縁膜下に形成された第１の埋め込み形成型のソースおよびドレイン層、側壁絶縁膜外側に形成され、第１の埋め込み形成型のソースおよびドレイン層よりも厚い第２の埋め込み型形成型のソースおよびドレイン層を含む。 （もっと読む）

絶縁体（１０４）上に半導体層（１０６）を備える、その上に絶縁体（１０４）を有する半導体基板（１０２）を提供する。半導体層（１０６）に歪みを引き起こす深いトレンチ分離（１０８）を形成する。半導体層（１０６）上にゲート絶縁体（２０２）およびゲート（２０４）を形成する。ゲート（２０４）の周りにスペーサ（３０４）を形成し、スペーサ（３０４）の外側の半導体層（１０６）および絶縁体（１０４）を除去する。スペーサ（３０４）の外側にくぼんだソース／ドレイン（４０２）を形成する。
（もっと読む）

【課題】
ポリメタル構造のゲート電極を有するＭＯＳＦＥＴ、特に、ＤＲＡＭのメモリセルトランジスタの接合リークをよりいっそう低減する。
【解決手段】
半導体基板上に、ゲート絶縁膜、ポリシリコン膜、タングステンなどの高融点金属膜、ゲートキャップ絶縁膜を順次積層し、エッチングによりゲートキャップ絶縁膜および高融点金属膜を選択的に除去する。その後、ゲートキャップ絶縁膜、高融点金属膜及びポリシリコン膜の側面に、シリコン窒化膜及びシリコン酸化膜からなる２重の保護膜を形成し、これをマスクとして用いてポリシリコン膜をエッチングする。その後、ライト酸化処理を行って、ポリシリコン膜の側面にシリコン酸化膜を形成する。 （もっと読む）

【課題】 半導体基板４上にシリコン酸化膜５を介して例えばゲ−ト電極２を形成するに際し、このゲ−ト電極２を複数の多結晶シリコン層６の積層体で構成する。ゲ−ト電極２の部分は、非晶質層の堆積工程とこの非晶質材料の結晶化（再結晶化）工程とを有する薄膜の製造方法により形成する。この際、１回に成膜する非晶質層の厚さが不良事象に応じて決定される臨界応力値によって規定される厚み以下であるように非晶質層の堆積を複数回に分割して行い、各非晶質層の堆積工程後毎に非晶質材料を結晶化させ、かつ非晶質層堆積工程と非晶質材料結晶化工程を繰り返すことにより必要な膜厚の多結晶層６の積層構造体を得る。
【解決手段】 半導体装置の電気特性の劣化と、層間剥離，層内での割れ等の不良を防止し、かつ多結晶材料層の積層により、所望厚さで小粒径の多結晶層が得られる。 （もっと読む）

【課題】 動作時のドレイン耐圧の向上を図る半導体装置およびその製造方法を提供する。
【解決手段】 ゲート電極のドレイン電極２４側の端部１５ａの近傍からドレイン電極２４の方向（Ｘ₂方向）に形成された第１ドレイン領域２１と、第１ドレイン領域２１の内側でドレイン電極２４に接するドレインコンタクト領域２３と、ドレインコンタクト領域２３の周囲および下側に形成された第２ドレイン領域２２とから構成し、第２ドレイン領域２２の不純物濃度を第１ドレイン領域２１よりも高濃度でかつドレインコンタクト領域２３よりも低濃度に設定する。さらに、第２ドレイン領域２２をそのゲート電極１５側の端部２２ａがゲート電極の端部１５ａから所定の距離L1だけ離間した配置とする。 （もっと読む）

【課題】 ＧａＮ層２４の表面に上部層が積層されている構造体を製造するときに、ＧａＮ層２４の表面が損傷することなく、その表面に形成されている自然酸化膜の酸化ガリウム膜を除去する。
【解決手段】 ＧａＮ層２４の表面に酸化シリコンからなるＳｉＯ_２層２６が積層されている構造体を製造する方法であり、ＧａＮ層２４の表面を非プラズマ状態のアンモニアを含むガスに曝す曝露工程と、そのアンモニアガスに曝露されたＧａＮ層２４の表面にＳｉＯ_２層２６を積層する積層工程を備えていることを特徴としている。 （もっと読む）

シリコンゲルマニウム層（４０）上に歪みシリコン層（５０）を成長させ、歪みシリコン層（５０）上にシリコンゲルマニウム層（５２）を歪みシリコンに対して単一で連続的な原位置におけるたい積プロセスで成長させる。浅いトレンチ分離（４８）を、歪みシリコン層（５０）を成長させる前に下側のシリコンゲルマニウム層（４０）中に形成する。この２つのシリコンゲルマニウム層（４０）（５２）は、歪みシリコン層（５０）の引張歪みを維持するとともに、処理中の温度変化により生じ得るミスフィット転位の形成を抑制するように働く、歪みシリコン層の両面における２層基板を効果的に提供する。したがって、後の処理中に著しいミスフィット転位が生じることなく成長させることができる歪みシリコン（５０）の臨界膜厚は、事実上、シリコンゲルマニウム層（４０）（５２）のゲルマニウム量の２倍となる。歪みシリコン層（５０）を形成する前に浅いトレンチ分離（４８）を形成することにより、歪みシリコン層（５０）が極端な熱応力を受けないようにし、さらにミスフィット転位の形成を減少する。
（もっと読む）

【課題】スイッチング動作における駆動力を向上する。
【解決手段】基板１とドレイン領域２からなる第一導電型の半導体基体の一主面側にヘテロ半導体層３０を形成する工程と、所定の開口を有するマスク層をマスクとして用いて、ヘテロ半導体層３０を選択的に、かつ所定の厚みを残すようにエッチングする工程と、ヘテロ半導体層３０の露出した部分を酸化する工程と、該酸化によって形成された酸化膜１０をエッチングしてヘテロ半導体領域３を形成する工程と、ヘテロ半導体領域３並びに半導体基体に接するようにゲート絶縁膜４を形成する工程とを含む。 （もっと読む）

【課題】導通時における駆動力を向上させる。
【解決手段】所定の開口を有するマスク層を用いて、基板１とドレイン領域２からなる半導体基体の一主面側に所定の溝１５を形成する工程と、少なくとも溝１５の側壁に接して、該溝１５からはみ出すように埋め込み領域１１を形成する工程と、半導体基体並びに埋め込み領域１１に接するようにヘテロ半導体層３０を形成する工程と、ヘテロ半導体層３０をパターニングし、ヘテロ半導体領域３を形成する工程とを含む。 （もっと読む）

【課題】 ＯＮ状態／ＯＦＦ状態に加えて、ＯＦＦ状態よりも大きくＯＮ状態よりも小さい電流がソース／ドレイン領域間に流れるリークモードを有する半導体装置およびその製造方法を提供する。
【解決手段】 トランジスタ１は、第１と第２ゲート電極Ｇ１，Ｇ２を備える。第１と第２ゲート電極は、同一のソース／ドレイン領域を共有し、第１と第２トランジスタが形成される。第１と第２ゲート電極Ｇ１，Ｇ２にはそれぞれ独立して電圧が印加される。トランジスタ１は、少なくとも第１トランジスタがＯＮ状態である第１の状態（ＯＮ状態）と、第１と第２トランジスタＧ１，Ｇ２がＯＦＦ状態である第２の状態（ＯＦＦ状態）と、第１トランジスタがＯＦＦ状態であり第２トランジスタがＯＮ状態である第３の状態（リークモード）とを実現する。 （もっと読む）