【課題】ｐ型ＭＯＳＦＥＴの閾値電圧を安定化でき、且つ信頼性が劣化することがないフルシリサイドゲート電極を有する半導体装置を実現できるようにする。
【解決手段】半導体基板１１と、半導体基板１１に形成されたｎ型トランジスタ形成領域１３Ａに、フルシリサイドゲート電極２５と該フルシリサイドゲート電極２５の側面上に形成されたサイドウォール２０とを有するｎ型ＭＯＳ電界効果トランジスタと、半導体基板１１に形成されたｐ型トランジスタ形成領域１３Ｂに、フルシリサイドゲート電極２６と該フルシリサイドゲート電極２６の側面上に形成された薄膜化されたサイドウォール２０ａとを有する第２のＭＯＳ電界効果トランジスタとを備えている。薄膜化されたサイドウォール２０ａは、サイドウォール２０よりも半導体基板１１からの高さが低い。 （もっと読む）

【課題】 複数の結晶方位の半導体基板領域を有するＣＭＯＳデバイス及びＣＭＯＳ構造体、及び、そのようなＣＭＯＳデバイス及びＣＭＯＳ構造体を製造するための方法を提供する。
【解決手段】 ＣＭＯＳ構造体は、半導体基板内の第１の活性領域を用いて配置された第１のデバイスを含み、第１の活性領域は、平坦であり、第１の結晶方位を有する。ＣＭＯＳ構造体はまた、半導体基板内の第２の活性領域を用いて配置された第２のデバイスを含み、第２の活性領域は、立体的形状であり、第１の結晶方位の存在しない第２の結晶方位をもつ。第１の結晶方位及び第２の結晶方位は、典型的には電荷キャリア移動度に関して、第１のデバイス及び第２のデバイスの性能を最適化することを可能にする。立体的形状の第２の活性領域はまた、単一厚さを有する。ＣＭＯＳ構造体は、立体的形状の第２の活性領域を形成するための結晶学的特異性エッチャントを用いて製造することができる。 （もっと読む）

【課題】良好な膜質を有するゲート絶縁膜を化合物半導体層上に形成することができる半導体素子製造方法を提供すること。
【解決手段】本発明は、基板１上にバッファ層２を介して積層されたＧａＮ活性層３とゲート電極８との間にゲート絶縁膜であるＳｉＯ₂膜５が形成された半導体素子を製造する半導体素子製造方法において、ゲート絶縁膜は、ＥＣＲスパッタリング法を用いて形成されることを特徴とする。この結果、良好な膜質を有するゲート絶縁膜をＧａＮ活性層３上に形成することができる半導体素子製造方法を提供することが可能になる。 （もっと読む）

【課題】ディスクリート半導体のチップにおいて、電流経路上の第１電極および第２電極を、半導体基板の第１主面側に設け、フリップチップ実装を可能にしたものが知られている。しかし、基板内を水平方向にも電流が流れるため、基板が矩形の場合には水平方向の電流経路が増加し、抵抗が増加する問題があった。
【解決手段】基板内の水平方向の電流経路を、基板（チップ）の短辺に沿った方向に形成する。例えば、入力端子側となる素子領域と、出力端子側となる電流の取りだし領域を、チップの短辺に沿って並べるレイアウトを採用する。更に、入出力端子にそれぞれ接続する第１バンプ電極および第２バンプ電極を設け、これらをチップの短辺に沿って配置する。これにより、基板内の水平方向の電流経路はその幅が広く長さが短く形成されるので、基板の水平方向の抵抗を低減することができる。 （もっと読む）

【課題】窒化物化合物半導体層のチャネル領域のキャリア移動度を高くし、且つ大きな絶縁破壊電界強度のゲート絶縁膜を有する窒化物化合物半導体トランジスタを提供すること。
【解決手段】基板１上に形成された窒化物化合物半導体層３と、窒化物化合物半導体層３上に形成されたシリコン窒化膜６よりなる第１のゲート絶縁膜と、シリコン窒化膜６上に形成され且つシリコン窒化膜７よりも絶縁破壊強度の大きな材料の膜７からなる第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成されたゲート電極８ｇと、ゲート電極８ｇの側方で窒化物化合物半導体層５ｓ、５ｄにオーミック接触するオーミック電極１０ｓ，１０ｄを有する。 （もっと読む）

【課題】ＰＭＯＳにおけるキャリアの移動度を高くしつつ、なおかつＮＭＯＳの移動度を所望の程度に維持するようにした半導体装置及びその製造方法を提供する。
【解決手段】面方位が（１１０）であるシリコン基板に形成された埋め込み型ＮＭＯＳと埋め込み型ＰＭＯＳとを備え、埋め込み型ＮＭＯＳのソース−ドレイン間の電流方向は＜１００＞方向であり、埋め込み型ＰＭＯＳのソース−ドレイン間の電流方向は＜１１０＞方向である。このような構成であれば、埋め込み型ＮＭＯＳの移動度と埋め込み型ＰＭＯＳの移動度はそれぞれ最大値となる。 （もっと読む）

【課題】エピタキシャル層を利用したトランジスター構造及びその製造方法を提供する。
【解決手段】第１及び第２エピタキシャル層が半導体基板の表面上に互いに一定間隔離れている。ゲート電極は前記基板の表面上に形成され、第１エピタキシャル層と第２エピタキシャル層との間に設けられたギャップ内に延び、ギャップに隣接した第１及び第２エピタキシャル層の各々に部分的にオーバーラップされる。第１及び第２不純物領域は、少なくとも部分的に各々第１及び第２エピタキシャル層内に含まれ、ゲート絶縁層は、ゲート電極と半導体基板との間に位置する。非プレーナチャネル領域は、ゲート電極によってオーバーラップされた第１及び第２エピタキシャル層の一定領域及び第１及び第２エピタキシャル層間に位置する半導体基板の一表面領域内に設けられうる。 （もっと読む）

【課題】エージングデバイスの寿命を正確にコントロールする。
【解決手段】本発明の例に関わるエージングデバイスは、上面が半導体基板11の上面よりも上にある素子分離絶縁層12と、素子分離絶縁層12により分離される第１及び第２素子領域13,14と、第１素子領域13内の半導体基板11内に形成される第１及び第２拡散層15a,15b,16a,16bと、第１及び第２拡散層間15a,15b,16a,16bの半導体基板11上に形成される第１ゲート絶縁膜19と、第２素子領域14内の半導体基板11上に形成される第２ゲート絶縁膜19と、第１及び第２ゲート絶縁膜19上に形成され、第１素子領域13から第２素子領域14まで跨って形成されるフローティングゲート電極20とを備え、第１及び第２拡散層15a,15b,16a,16bの最も深い部分は、素子分離絶縁層12から離れている。 （もっと読む）

【課題】膜を薬液により除去する際に、膜の形成領域以外の領域においてエッチングによりシリコンからなる基板の掘れを防ぐ半導体装置の製造方法を提供する。
【解決手段】本発明の一実施形態の半導体装置の製造方法は、ダミーサイドウォール１０３の窒化ケイ素膜をエッチング除去する際に、シリコン基板１００や、ゲート電極１０１表面に第一の酸化膜１０５を形成して表面を保護し、薬液により窒化ケイ素膜の一部をエッチングし、同時にエッチングされた第一の酸化膜１０５の一部を補うための、第二の酸化膜１０８を形成して、ダミーサイドウォール１０３の窒化ケイ素膜を完全に除去するエッチングを行う。 （もっと読む）

【課題】製造プロセス上の制約を緩和しつつ、高融点金属シリサイド層の自然酸化による界面抵抗の増大を抑制できる半導体装置を提供する。
【解決手段】半導体装置１０でゲート電極１４は、シリコン基板１１側から、多結晶シリコン層１５、タングステン・シリサイド層１６、タングステン・ナイトライド層１７、及び、タングステン層１８を順次に備える。多結晶シリコン層１５にはリンがドープされ、タングステン・シリサイド層１６には窒素がドープされている。 （もっと読む）

【課題】同一の材料のメタルゲート電極をｎ型ＭＯＳ領域およびｐ型ＭＯＳ領域に用いて高精度で仕事関数を制御することができるＣＭＯＳ型の半導体装置を提供すること。
【解決手段】半導体基板１０の主面に形成されたｎＭＯＳ領域３７およびｐＭＯＳ領域３８を含むＣＭＯＳ型の半導体装置であって、ｎＭＯＳ領域３７は、ＷＳｉ膜１７を含むメタルゲート電極２３を有し、ｐＭＯＳ領域３８は、ＷＳｉＮ膜３５を含むメタルゲート電極２５を有し、ＷＳｉＮ膜３５のＮ量を制御してその仕事関数を制御し、ｐＭＯＳ領域３８におけるゲート電極２５の閾値を制御する。 （もっと読む）

【課題】 ソース・ドレインとして金属電極が形成された電界効果トランジスタにおいて、短チャネル効果の発生及びリーク電流を抑制する。
【解決手段】 半導体基板１１上にゲート絶縁膜１４を介して形成されたゲート電極１５と、金属電極からなり半導体基板１１との界面にショットキー・バリアを形成するソース・ドレイン１２，１３とを具備してなる電界効果トランジスタを含む半導体装置であって、ソース側及びドレイン側の少なくとも一方の金属電極と半導体基板１１との界面に、正孔又は電子に対して、前導体基板１１と金属電極とのショットキー・バリアより低いバリアを形成する変調領域１０１，１０２が設けられている。 （もっと読む）

【課題】電流の局所集中による半導体基板への部分放電を抑制し得る半導体装置を提供する。
【解決手段】半導体装置は、半導体基板（１，５）と、半導体基板（１，５）に埋め込まれたゲート電極（９Ａ，９Ｂ）と、ゲート電極（９Ａ，９Ｂ）の更に内側に埋め込まれた導電体（１５Ａ，１５Ｂ）と、導電体（１５Ａ，１５Ｂ）と接続されるように半導体基板（１，５）の内部に形成された配線層（３）と、ゲート電極（９Ａ，９Ｂ）と導電体（１５Ａ，１５Ｂ）との間に配置された絶縁膜（１４）とを備える。導電体（１５Ａ，１５Ｂ）は、半導体基板（１，５）の表面よりも高くなるように形成されている。 （もっと読む）

【課題】半導体装置において半導体素子間の分離を好適に達成するとともに半導体装置の小型化を図ること。
【解決手段】半導体基板１と、半導体基板１上に形成されたエピタキシャル層２と、半導体基板１とエピタキシャル層２との間に形成された埋め込み層３と、エピタキシャル層２表面から埋め込み層３に達する第１のトレンチ７と、第１のトレンチ７内に埋め込まれるとともに埋め込み層３と接続されたドレイン取出電極８ｂと、ドレイン取出電極８ｂを電極とした半導体素子と、エピタキシャル層２表面からその半導体素子を囲むように設けられた第２のトレンチ５とを備え、第２のトレンチ５内の少なくとも側壁を絶縁膜６ａで被覆した。 （もっと読む）

【課題】改善されたリセスチャンネルトランジスタを備えた半導体素子及びその製造方法に関するものである。
【解決手段】本発明は、半導体素子及びその製造方法に関し、特に３次元リセスチャンネル構造を埋め込む下部ゲート電極を第１下部ゲート導電層、リセスチャンネル構造の埋込み時に発生するシームとその移動を防止する支持層及び第２下部ゲート導電層の積層構造で形成するように半導体素子を設計することで、３次元リセスチャンネル構造のトポロジー特性により、リセスチャンネル構造内に生成するシームと後続する熱処理工程によるシームの移動現象を最小化し、素子の動作特性を向上させることのできる技術である。 （もっと読む）

【課題】ポリメタルゲート配線のシリコン膜のパターニングに際して、ダミーウエハを用いずに、且つ、チャンバー内の下部電極のダメージを伴うことなく、チャンバーのドライクリーニングを行う半導体装置の製造方法を提供する。
【解決手段】ポリシリコン膜の表面にシリコン窒化膜を有するウエハをチャンバー内に搬送し（ステップＳ１）、下部電極上に搭載した後に、まず、チャンバーのドライクリーニングを行い（ステップＳ２）、チャンバー内壁に付着したシリコン系の反応生成物を除去する。次いで、ウエハのドライエッチングを行い、シリコン窒化膜およびポリシリコン膜をパターニングする（ステップＳ３）。パターニング後に下部電極からウエハを取り外し、チャンバー外に搬出する（ステップＳ４）。この処理をウエハ毎に繰り返す。 （もっと読む）

【課題】 半導体装置の微細化に伴うトランジスタのショートチャネル対策として、トレンチゲートＴｒが開発されている。しかしながら、トレンチゲートＴｒはゲート電極と基板間の対向面積が増加するため、ゲート電極の寄生容量が大きくなるという問題がある。
【解決手段】 本発明のトレンチゲートＴｒは、溝の内部に第１のゲート電極と第２のゲート電極とを備えている。Ｔｒのチャネルとなる溝下部には、基板との間にゲート酸化膜を介した第１のゲート電極を備える。Ｔｒの不純物拡散層と対向する溝部上部には、ゲート酸化膜と溝サイドウォール膜とを介した第２のゲート電極を備える。溝部上部のゲート電極と基板間をゲート酸化膜と溝サイドウォールとの複合膜とすることでゲート電極の寄生容量を小さくできる。 （もっと読む）

【課題】 ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供することにある。
【解決手段】 基層内に下向きに延出し、且つ基層の上に配置されたエピタキシャル層内に上向きに延出し、かつエピタキシャル層の上側主面の下に配置された埋め込み絶縁領域と、エピタキシャル層内のみに配置され、かつ埋め込み絶縁領域の上側主面から上向きに延出した埋め込みウェル領域と、エピタキシャル層内に配置され、かつエピタキシャル層の上側主面からエピタキシャル層内に下向きに延出し、かつ埋め込みウェル領域の上側主面に接触する下側主面を備えたウェル領域とを有し、バイポーラトランジスタがウェル領域内に形成され、ＭＯＳトランジスタがウェル領域外のエピタキシャル層の上側主面に形成される。 （もっと読む）

【課題】 ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供することにある。
【解決手段】 基層内に下向きに延出し、且つ基層の上に配置されたエピタキシャル層内に上向きに延出し、かつエピタキシャル層の上側主面の下に配置された埋め込み絶縁領域と、エピタキシャル層内のみに配置され、かつ埋め込み絶縁領域の上側主面から上向きに延出した埋め込みウェル領域と、エピタキシャル層内に配置され、かつエピタキシャル層の上側主面からエピタキシャル層内に下向きに延出し、かつ埋め込みウェル領域の上側主面に接触する下側主面を備えたウェル領域とを有し、バイポーラトランジスタがウェル領域内に形成され、ＭＯＳトランジスタがウェル領域外のエピタキシャル層の上側主面に形成される。 （もっと読む）

半導体素子は、少なくとも1つの金属-酸化物電界効果型トランジスタ(MOSFET)を有して良い。前記少なくとも1つのMOSFETは、主部、該主部に隣接するチャネル層、及び前記主部と前記チャネル層との間に設けられたドーパントを阻止する超格子を有して良い。前記ドーパントを阻止する超格子は、複数の層からなる複数の積層群を含んで良い。前記ドーパントを阻止する超格子の層が構成する各群は、基本半導体部分を画定する複数の積層された基本半導体分子層、及び隣接する基本半導体部分の結晶格子内部に束縛された少なくとも1層の非半導体分子層を有して良い。
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