【課題】特徴サイズの小さいＭＯＳトランジスタとその製造方法を提供する。
【解決手段】本発明は、ショートチャネルの影響を低減し、薄くドープしたドレイン領域（ＬＤＤ構造）を有さない。ＭＯＳトランジスタのゲート長さは１．２５μｍ以下である。本発明のＭＯＳトランジスタはゲート酸化物層を含み、この層は基板との間で平面状でかつストレスのないインタフェースを形成する。その結果、ホットキャリアの発生およびホットキャリアの悪影響が回避できる。ＬＤＤ構造を省略したために、製造プロセスの複雑さが低下し、ソース−ドレインの直列抵抗が減り、その結果駆動電流と切り換え速度が改善された。 （もっと読む）

半導体デバイス用のアルミニウムがドープされた金属（タンタル又はチタン）炭窒化物ゲート電極の作製方法が記載されている。当該方法は、上に誘電層を有する基板を供する工程、及びプラズマが存在しない状態で前記誘電層上に前記ゲート電極を作製する工程を有する。前記ゲート電極は、金属炭窒化物を堆積する堆積工程、及び前記金属炭窒化物上にアルミニウム前駆体の原子層を吸着させる吸着工程によって作製される。前記堆積工程及び前記吸着工程は、前記アルミニウムがドープされた金属炭窒化物ゲート電極が所望の厚さを有するまで、必要な回数だけ繰り返されて良い。
（もっと読む）

【課題】オン抵抗が低く、耐圧性及びチャネル移動度が高い電界効果トランジスタ及び電界効果トランジスタの製造方法を提供すること。
【解決手段】ＭＯＳ構造を有し、窒化物系化合物半導体からなる電界効果トランジスタであって、基板上に形成された所定の導電型を有する半導体層と、エピタキシャル成長によって前記半導体層とソース電極およびドレイン電極のそれぞれとの間に形成された、前記所定の導電型とは反対の導電型を有するコンタクト層と、エピタキシャル成長によって前記ドレイン電極側のコンタクト層と前記半導体層との間にゲート絶縁膜を介してゲート電極と重畳するように形成された、前記所定の導電型とは反対の導電型を有するとともに該コンタクト層よりもキャリア濃度が低い電界緩和層と、を備える。 （もっと読む）

【課題】ＳＴＩ幅の増加や信頼性の低下を招くことなく、所定の導電型トランジスタ領域において最適なHigh-kゲート絶縁膜を実現する。
【解決手段】Ｎ型トランジスタ領域ＲｎとＰ型トランジスタ領域Ｒｐとを含む半導体基板１０１上の全面にHigh-k絶縁膜１０３、Ｎ型トランジスタ用キャップ膜１０４及び金属含有膜１０５を順次堆積する。Ｐ型トランジスタ領域Ｒｐに位置するＮ型トランジスタ用キャップ膜１０４にイオン１０７を導入することにより、Ｐ型トランジスタ用キャップ膜１０８を形成する。金属含有膜１０５上にポリシリコン膜１１１を堆積した後、パターニングにより、Ｎ型トランジスタ用ゲート電極１１３及びＰ型トランジスタ用ゲート電極１１４を形成する。 （もっと読む）

【課題】高耐圧を要求されるＭＯＳトランジスタおよびその製造方法を提供する。
【解決手段】ＬＯＣＯＳ酸化膜を用いたオフセットＭＯＳトランジスタにおいて、高耐圧が要求されるドレイン拡散層周辺のＬＯＣＯＳ酸化膜をエッチングし、ＬＯＣＯＳ酸化膜が薄くなった領域の下方の半導体基板表面領域にまでドレイン拡散層を形成することによって、ドレイン拡散層端部がオフセット拡散層によってカバーされるため、ドレイン拡散層下部の領域で発生する電界集中を緩和することができ、５０Ｖ以上の電圧下においても安全に動作しうるＭＯＳトランジスタとなる。 （もっと読む）

【課題】横型絶縁ゲートトランジスタ素子を備え、オン抵抗の増加を抑制しつつ体格を小型化することのできる半導体装置及びその製造方法を提供する。
【解決手段】半導体層に構成されたＬＤＭＯＳ素子と、半導体層の主表面上に形成された絶縁膜を同一表面から貫通するコンタクプラグとしての、ソース領域とベースコンタクト領域とに接続された第１コンタクトプラグと、を備えた半導体装置であって、ベースコンタクト領域が、半導体層の主表面に略垂直な方向においてソース領域よりも主表面に対して下方で、半導体層の主表面に沿う方向においてソース領域と少なくとも一部が重なる位置に形成されている。そして、第１コンタクトプラグが、絶縁膜及びソース領域を貫通しつつベースコンタクト領域まで延設されている。 （もっと読む）

【課題】 金属層と半導体層との接続抵抗の上昇を抑えた積層ゲート電極を有する半導体装置、及びその製造方法を提供する。
【解決手段】 半導体装置１０は、半導体基板１１に形成された第１導電型のソース領域及びドレイン領域１４と、ソース領域とドレイン領域との間に形成されたチャネル領域１６と、チャネル領域上に形成されたゲート絶縁膜２１とを有する。半導体装置１０は更に、ゲート絶縁膜上に形成された金属ゲート電極層２２と、金属ゲート電極層上に形成された、第１導電型とは逆の導電型である第２導電型の半導体ゲート電極層２３とを有する。 （もっと読む）

【課題】短チャネル効果を抑制すると共に、ＭＩＳトランジスタの駆動能力が劣化することを防止するＭＩＳ（Ｍｅｔａｌ Ｉｎｓｅｒｔｅｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを備えた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０における活性領域１０ｘ上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成され、第１の導電膜１４、及び該第１の導電膜１４上に形成された第２の導電膜１５からなるゲート電極１５Ａと、活性領域１０ｘにおける第２導電膜１５の側方下に形成されたエクステンション領域１６と、第１の導電膜１４上に、第２の導電膜１５の側面と接して形成された第１のサイドウォール１７とを備え、第１の導電膜１４のゲート長方向の長さは、第２の導電膜１５のゲート長方向の長さよりも大きい。 （もっと読む）

【課題】電子移動度が高く、リーク電流が小さく、オン抵抗が低い電界効果トランジスタおよび電界効果トランジスタの製造方法を提供すること。
【解決手段】ＭＯＳ構造を有する電界効果トランジスタであって、基板上に形成したｐ型窒化化合物半導体層と、ソース電極およびドレイン電極下部に位置し、イオン注入により形成されたｎ型コンタクト領域と、前記ｐ型窒化化合物半導体層上にエピタキシャル成長によって積層されるとともに、一端部がドレイン電極側のｎ型コンタクト領域に隣接し、他の一端部がゲート電極の前記ドレイン電極側にオーバーラップするように形成され、前記ｎ型コンタクト領域よりもキャリア濃度が低いｎ型窒化化合物半導体からなる電界緩和層と、を備える。 （もっと読む）

【課題】 空乏化が抑制されたゲート電極を備え、特性のばらつきが小さく十分な駆動能力を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１における活性領域１ａ上に形成された第１のゲート絶縁膜５ａと、第１のゲート絶縁膜５ａ上に形成され、第１導電型の不純物を含む多結晶シリコン膜からなる第１のゲート電極６ａとを備えている。第１のゲート電極６ａに含まれる第１導電型の不純物は、第１のゲート電極６ａにおける第１のゲート絶縁膜５ａとの界面部分に第１の濃度ピークを有し、且つ、第１のゲート電極６ａの上面部分に第２の濃度ピークを有し、第１の濃度ピークは、第２の濃度ピークよりも濃度が大きい。 （もっと読む）

【課題】オン抵抗と耐圧のトレードオフを改善した半導体装置を提供することにある。
【解決手段】ソースドレイン方向に複数のトレンチをストライプ状に形成し、そのトレンチの側面および底面ならびにトレンチに挟まれた領域の上面にチャネル領域を形成する半導体装置とする。 （もっと読む）

【課題】配線間をCuプラグによって電気的に接続する構成において、Cuプラグとの電気的接続の信頼性が高く、リーク電流が少ない半導体装置、およびその製造方法を提供することを目的とする。
【解決手段】本発明における半導体装置１００は、拡散層４３およびゲート電極４２を形成した半導体基板１と、半導体基板１上に形成された層間絶縁膜５と、層間絶縁膜５を貫通し、拡散層４３およびゲート電極４２上に形成されたコンタクトホール６１と、コンタクトホール６１の内面に形成されたTiバリアメタル層６２と、バリアメタル層６２上に形成されたW、Co、Ru、Ptのいずれかを含むシード層６３と、シード層６３上であってコンタクトホール６１を充填するように形成されたCuプラグ６４と、Cuプラグ６４上に形成された配線層７と、を備える。 （もっと読む）

【課題】接触抵抗の増加が抑制されたピラー形状の縦型ＭＯＳトランジスタを用いた半導体装置を提供する
【解決手段】基部１ａと複数のピラー部１Ａとを有するシリコン基板１と、基部１ａに設けられた一方のソースドレイン領域６と、ピラー部１Ａの側面１ｂを覆うゲート絶縁膜４と、ゲート絶縁膜４を介してピラー部１Ａの側面１ｂを覆うゲート電極５と、ピラー部１Ａの上部に設けられた他方のソースドレイン領域１２と、他方のソースドレイン領域１２と接続されるコンタクトプラグ９とを備え、ピラー部１Ａの上面１ｃの全面にコンタクトプラグ９が接続されていることを特徴とする半導体装置１０。 （もっと読む）

【課題】耐圧特性と電流増幅特性とに優れた半導体装置および半導体装置の製造方法を提供する。
【解決手段】電界緩和領域として機能するＲＥＳＵＲＦ領域１１０を備えたＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００において、ＲＥＳＵＲＦ領域１１０と、ソース用コンタクトとして機能するｎ^＋型コンタクト領域１０４ｓと、ドレイン用コンタクトとして機能するｎ^＋型コンタクト領域１０４ｄとのうち少なくとも１つに、ｎ型の導電性を有する原子と窒素原子とを不純物として含ませる。 （もっと読む）

【課題】高耐圧を要求されるＭＯＳトランジスタを含む半導体装置およびその製造方法を提供する。
【解決手段】ＬＯＣＯＳオフセットＭＯＳトランジスタにおいて、ＬＯＣＯＳ酸化膜の一部をエッチングした領域にドレイン拡散層を形成することにより、オフセット拡散層によってドレイン拡散層下部の電界集中が発生する領域がカバーされた５０Ｖ以上の電圧下においても保証しうる高耐圧ＭＯＳトランジスタを含む半導体装置を提供することが可能となる。 （もっと読む）

【課題】 絶縁ゲート型半導体素子が形成されるウェル領域は拡散領域であり、その底部ほど不純物濃度が薄くなり、抵抗が増加する問題がある。このため特に、アップドレイン構造の絶縁ゲート型半導体素子ではオン抵抗が増加する問題があった。
【解決手段】 ｐ型ウェル領域を、２つのｐ型不純物領域を積層することにより構成する。それぞれのｐ型不純物領域は、表面にｐ型不純物を注入したｎ型半導体層を順次積層し、熱処理により同時に拡散してｐ型ウェル領域とする。これにより、所望の耐圧を確保するのに十分な不純物濃度が所望の深さまで略均一なｐ型ウェル領域を得ることができる。 （もっと読む）

【課題】動作特性の制御が容易で微細化に有利なトランジスタを有する半導体装置およびその製造方法並びにデータ処理システムを提供する。
【解決手段】活性領域Ｋ内に設けられたトレンチ１００と、トレンチ１００と第１素子分離領域Ｓ１との間の活性領域Ｋに形成されたフィン型チャネル領域１８５と、第１素子分離領域Ｓ１に埋設され、第１ゲート絶縁膜１４１を介してフィン型チャネル１８５と接する第１ゲート電極１５１と、トレンチ１００に埋設され、第２ゲート絶縁膜１９１を介してフィン型チャネル１８５と接する第２ゲート電極２２５と、フィン型チャネル１８５と接続され、活性領域Ｋ内において第２ゲート電極２２５を挟んでトレンチ１００の両側に位置するソース／ドレイン拡散領域２４１とを具備してなるトレンチゲート型ＭＯＳトランジスタＴｒを有する半導体装置１を採用する。 （もっと読む）

【課題】改良された縦型のＭＯＳトランジスタを備える半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０の主面に対してほぼ垂直に延在するチャネル領域２２と、チャネル領域２２の下部に設けられた第１の拡散層領域２２ａと、チャネル領域の上部に設けられた第２の拡散層領域２２ｂと、半導体基板１０の主面に対してほぼ垂直に延在し、ゲート絶縁膜３０を介してチャネル領域２２の側面に設けられた第１のゲート電極３４と、半導体基板１０の主面とほぼ平行に延在し、第１のゲート電極３４の上部に接続された第２のゲート電極３５ａと、第１の拡散層領域２２ａに接続され、第２のゲート電極と交差する埋め込み配線２１を備えている。第２のゲート電極３５ａの平面的な位置は、第１のゲート電極３４の平面的な位置に対してオフセットされている。 （もっと読む）

【課題】 サブリソグラフィック幅を有する応力誘起ライナによる異方性応力の生成。
【解決手段】 直線端部を有する突出構造体を基板（８）上に形成する。突出構造体は電界効果トランジスタのゲートラインとすることができる。応力誘起ライナを基板（８）上に堆積させる。少なくとも２つの不混和性のポリマブロック成分を含む非感光性自己組織化ブロックコポリマ層を応力誘起ライナ（５０）の上に堆積させ、アニールして不混和性成分を相分離させる。ポリマレジストを現像して少なくとも２つのポリマブロック成分のうちの少なくとも１つを除去し、突出構造体の直線端部（４１）により入れ子になったラインのパターンを形成する。直線型のナノスケール・ストライプが、自己配列及び自己組織化のポリマレジスト内に形成される。応力誘起層は、サブリソグラフィック幅を有する直線型応力誘起ストライプにパターン化される。直線型応力誘起ストライプ（５０）は主にそれらの縦方向に沿った一軸性応力をもたらし、下層の半導体デバイスに異方性応力を加える。 （もっと読む）

【課題】バッチ式の反応炉を用いた場合でも、安定した特性を得ることができる半導体装置の製造方法を提供する。
【解決手段】供給ラインに原料ガスを流し始める（ステップＳ２）。供給ラインからＭＦＣを通過した原料ガスは排気ラインに流れ、炉内供給ラインには流れない。その後、ＭＦＣを流れる原料ガスの流量が安定したかを判定する（ステップＳ３）。例えば、流量の変動幅が所定の範囲内に収まっているか判定する。流量が安定すると、バルブＶ１を開くと共に、バルブＶ２を閉じる（ステップＳ４）。この結果、供給ラインからＭＦＣを通過した原料ガスは排気ラインに流れなくなり、炉内供給ラインに流れるようになる。続いて、所定時間が経過したかを判定する（ステップＳ５）。この所定時間は、形成しようとしているＳｉＧｅ層の成長に必要とされる時間である。所定時間が経過すると、バルブＶ１を閉じると共に、バルブＶ２を開く（ステップＳ６）。 （もっと読む）