【課題】エクステンションドレイン構造又はＬＤＤ構造の絶縁ゲート型電界効果トランジスタを少ない工程数で歩留り良く製作する。
【解決手段】フィールド絶縁膜１２の素子孔内にゲート絶縁膜１４を形成した後、基板上面にポリシリコン層を堆積し、その表面に熱酸化によりシリコンオキサイド層を形成する。シリコンオキサイド層をゲート電極パターンに従ってパターニングした後、残存するレジスト層をマスクとするドライエッチングによりポリシリコン層をパターニングする。レジスト層を除去した後、シリコンオキサイド層１８Ａをマスクとする等方性エッチングによりポリシリコン層の幅を減少させてゲート電極層１６ａを形成する。層１８Ａを貫通するように膜１４を介して不純物をイオン注入してＮ^＋型ソース，ドレイン領域２２，２４及びＮ⁻型ソース，ドレイン領域２６，２８を形成する。層１８Ａとしてはタングステンシリサイド等の層を用いてもよい。 （もっと読む）

【課題】 半導体素子の微細化にともない半導体基板の斜面を使用したＭＯＳトランジスタにおいては、斜面の上端に近い箇所と下端に近い箇所とでゲート電極膜の膜厚が異なることになり、ドライエッチングによるパターニングが困難になるという問題点がある。
【解決手段】 斜面上にゲート電極を有するＭＯＳトランジスタは、最初に斜面の下端に近い箇所の下層ゲート電極膜のパターニングを行う。さらにそのゲート電極間のスペースを基板の主表面まで埋設させ主表面と高さを同一とした後、上層のゲート電極膜を成膜しゲート電極膜のパターニングを行う。このためにコンタクトホール開口時のアスペクト比が小さくなり、微細パターンのパターニングが可能となる。 （もっと読む）

【課題】熱処理による基板とゲート絶縁膜形成膜との界面へのフッ素の導入工程の際に、フッ素の外方拡散が起こることを防止する。
【解決手段】半導体基板１００上における素子形成領域にゲート絶縁膜形成膜１０２、１０３を形成した後、ゲート絶縁膜形成膜１０２、１０３上にゲート電極形成膜１０４を形成する。その後、ゲート電極形成膜１０４上にフッ素を含有する絶縁膜１０５を形成する。その後、熱処理により、半導体基板１００とゲート絶縁膜形成膜１０２、１０３との界面に、フッ素を含有する絶縁膜１０５に含有されるフッ素を拡散させて導入する。 （もっと読む）

【課題】複数の半導体素子が集積された半導体装置にあって、それら半導体素子における電流分布の偏りを好適に抑制することのできる半導体装置を提供する。
【解決手段】半導体基板の上表面に延設されたトレンチ溝７Ａ，７Ｂと、これらトレンチ溝７Ａ，７Ｂの内部に埋め込まれたドレイン引出電極１５Ａ，１５Ｂとを備えた半導体素子を複数併設して半導体装置を構成した。こうした半導体装置において、半導体素子の形成領域Ｓ全体の下方における半導体基板の内部に、半導体素子の形成領域Ｓの下方全体にわたる面状のＮ型埋込拡散層３をドレイン引出電極１５Ａ，１５Ｂと接続された状態で埋込形成するようにした。 （もっと読む）

【課題】ゲート絶縁膜がいわゆる高比誘電率絶縁膜からなるとともにゲート電極が多結晶シリコン系の材料からなるＭＩＳトランジスタを備える半導体装置を提供する。
【解決手段】少なくとも１対のソース領域１０ａおよびドレイン領域１０ｂが半導体基板１の表層部に形成されている。ソース領域１０ａおよびドレイン領域１０ｂの間において半導体基板１の表面１ａ上に比誘電率が５以上であるゲート絶縁膜５が設けられている。少なくとも１種類の不純物を含む多結晶シリコン系の材料からなるとともに、この多結晶シリコン系の材料からゲート絶縁膜５への不純物の移動を抑制する物質がゲート絶縁膜５との界面付近に設けられているゲート電極６が、ゲート絶縁膜５の表面上に設けられている。 （もっと読む）

【課題】高周波特性を低下させることなくＬＤＭＯＳＦＥＴを有するチップの面積を縮小する。
【解決手段】ＬＤＭＯＳＦＥＴのソース領域と基板１の裏面に形成されたソース裏面電極３６とを電気的に接続するｐ型打ち抜き層４を不純物を高濃度でドープした低抵抗のｐ型多結晶シリコン膜もしくは低抵抗の金属膜から形成する。そして、ＬＤＭＯＳＦＥＴの基本セルのソース同士を電気的に接続するソース配線は配線２４Ａのみとし、ソース配線を形成する配線層数は、ドレイン配線（配線２４Ｂ、２９Ｂ、３３）を形成する配線層数より少なくする。 （もっと読む）

【課題】ゲート電極の下部に（垂直に対して）大きな角度でイオン注入可能な半導体装置の製造方法を提供することを課題とする。また、短チャネル効果抑制の効果を損なうことなく、半導体層下部の空乏化を促進可能な半導体装置の製造方法を提供することを他の課題とする。
【解決手段】 本発明に係る半導体装置の製造方法は、半導体層上にゲート絶縁膜を形成する工程と；前記ゲート絶縁膜上に第１ゲート電極層を形成する工程と；前記第１ゲート電極層の下方にポケットイオン領域を形成する工程と；前記ポケットイオン領域の形成後に、前記第１ゲート電極層の上に第２ゲート電極層を重ねて形成する工程とを含んでいる。 （もっと読む）

【課題】シリンドリカルレンズアレイを用いて線状ビームを形成する際に、原ビームの光軸ずれを防止することでシリンドリカルレンズアレイにおける原ビームの入射位置のずれを防止し、安定的に均一強度分布の線状ビームを形成すること。
【解決手段】レーザ発振器から射出されるレーザビームを偏向する偏向ミラーと、転送レンズと、転送レンズを通過したレーザビームを複数に分割するシリンドリカルレンズアレイと、シリンドリカルレンズアレイで形成されたレーザビームを重ね合わせる集光レンズとを備え、レーザ発振器の射出口から偏向ミラーまでの距離をａ、偏向ミラーから前記転送レンズまでの距離をｂ、転送レンズからシリンドリカルレンズアレイの入射面までの距離をｃ、転送レンズの焦点距離をｆとした場合、これらが次式、
１／ｆ＝１／（ａ＋ｂ）＋１／ｃ
を満たすように配置する。 （もっと読む）

【課題】複数のフィンＦＥＴデバイスを含む半導体構造を形成する方法を提供すること。
【解決手段】具体的には本発明は、複数のフィンＦＥＴデバイスを含む半導体構造を形成する方法であって、長方形のパターンを形成して相対的に細いフィンを画定する際に、これを横切るマスクを、化学的酸化物除去（ＣＯＲ）プロセスとともに使用する方法を提供する。この方法はさらに、シリコンを含む選択的な材料の使用によって隣接するフィンどうしを合併させるステップを含む。本発明はさらに、本発明の方法を利用して形成された半導体構造に関する。 （もっと読む）

【課題】ゲート電極膜とマスク材との界面での剥がれを防止する半導体装置およびその製造方法を提供すること。
【解決手段】本発明の一形態の半導体装置は、半導体基板（１）と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極膜（１０）と、前記ゲート電極膜上に形成された絶縁膜（５）と、を備え、前記絶縁膜を構成するシリコンである第一の元素と第二の元素との組成比が膜厚方向に連続的または不連続に変化している。 （もっと読む）

【課題】 ＭＯＳＦＥＴのオン電流の大きな半導体装置を提供する。
【解決手段】 半導体装置は、半導体基板１を含む。素子領域を区画するトレンチ２が半導体基板の表面に形成される。ＭＯＳＦＥＴは、半導体基板上に設けられたゲート絶縁膜１１と、ゲート絶縁膜上に設けられたゲート電極１２と、ゲート電極の下方のチャネル領域を挟むソース／ドレイン拡散層２１と、を含む。応力膜３１は、ゲート電極上とソース／ドレイン拡散層上およびトレンチ内に連続して形成され、半導体基板に引っ張り応力または圧縮応力を与える。絶縁膜４１はトレンチを応力膜を介して埋め込む。 （もっと読む）

【課題】 本発明は、ミラー容量、すなわち、オーバーラップ容量が低減され、駆動電流が改善された少なくとも１つのＣＭＯＳデバイスを有する半導体構造体を提供する。
【解決手段】 本発明の構造体は、少なくとも１つの重層ゲート導電体を備える半導体基板であって、少なくとも１つの重層ゲート導電体のそれぞれが垂直縁部を有する半導体基板と、少なくとも１つの重層ゲート導電体の下に位置する第１のゲート酸化物であって、少なくとも１つの重層ゲート導電体の垂直縁部を超えて延長しない第１のゲート酸化物と、少なくとも１つの重層ゲート誘電体の少なくとも一部の下に位置する第２のゲート酸化物とを備える。本発明によると、第１のゲート酸化物及び第２のゲート酸化物は、第１のゲート酸化物が高ｋであるとき第２のゲート酸化物は低ｋであり、あるいは前記第１のゲート酸化物が低ｋであるとき前記第２のゲート酸化物は低ｋであるという条件で、高ｋ酸化物含有材料及び低ｋ酸化物含有材料から選択される。 （もっと読む）

【課題】高耐圧電界効果トランジスタのキンク現象を抑制または防止する。
【解決手段】高耐圧ｐＭＩＳＱＨｐ１のチャネル領域のゲート幅方向の両端の溝型の分離部３と半導体基板１Ｓとの境界領域に、高耐圧ｐＭＩＳＱＨｐ１のソースおよびドレイン用のｐ^＋型の半導体領域Ｐ１，Ｐ１とは逆の導電型のｎ^＋型の半導体領域ＮＶｋを、高耐圧ｐＭＩＳＱＨｐ１の電界緩和機能を持つｐ⁻型の半導体領域ＰＶ１，ＰＶ１（特にドレイン側）に接しないように、そのｐ⁻型の半導体領域ＰＶ１，ＰＶ１から離れた位置に形成する。このｎ^＋型の半導体領域ＮＶｋは、溝型の分離部３よりも深い位置まで延在されている。 （もっと読む）

【課題】 トランジスタの耐圧のバラツキや低下を抑制する。
【解決手段】 ロジックトランジスタ１０と高耐圧トランジスタ２０が混載された半導体装置１において、高耐圧トランジスタ２０のゲート電極２２両側のＳｉ基板２内に形成された低濃度ドレイン領域２４ｂ上に、外周部が厚く形成された開口領域２８を有する絶縁膜を形成する。この開口領域２８の外周部は、ゲート絶縁膜２１とサイドウォール絶縁膜２７の積層構造で構成される。開口領域２８の低濃度ドレイン領域２４ｂにイオン注入を行って高濃度ドレイン領域２５ｂを形成する際には、その外周部において不純物の通過が抑制され、その形成位置が開口領域２８から変動することがなくなり、高濃度ドレイン領域２５ｂを低濃度ドレイン領域２４ｂに対しセルフアラインで形成することができる。 （もっと読む）

【課題】 ＬＤＭＯＳ構造を有する半導体装置において、低オン抵抗化と低ゲート・ドレイン間容量化を同時に達成することができる半導体装置およびその製造方法を提供する。
【解決手段】 ｎ⁻シリコン基板１における主表面１ａでの表層部にｐウェル領域２、ｎ^＋ソース領域３、ｎ^＋ドレイン領域４が形成されている。基板１の主表面１ａからトレンチ５が掘られ、その平面構造としてソース領域３からドレイン領域４に向かう方向においてソース領域３とドレイン領域４との間のｐウェル領域２を貫通するように形成されている。トレンチ５の内面および主表面１ａの上にゲート酸化膜を介してゲート電極が形成され、トレンチゲート電極７について、ソース領域３からドレイン領域４に向かう方向におけるｐウェル領域２でのドレイン領域４側の端部の徐々に浅くなっている箇所に対応する部位が、ドレイン領域４に近づくに従い深さを徐々に減少させた形状となっている。 （もっと読む）

【課題】 ゲート電極間の短絡の防止、及びキャパシタ下部電極に起因する容量絶縁膜のリーク電流増大防止が可能な半導体装置の製造方法を提供する。
【解決手段】 半導体基板１００上にアモルファスシリコン膜１０２を形成し、アモルファスシリコン膜１０２の表面に、アモルファスシリコン膜１０２の表面のマイグレーションを防止するストッパ膜１０を形成し、その後、アモルファスシリコン膜１０２の表面からストッパ膜１０を除去する。ストッパ膜１０により、アモルファスシリコン膜１２０形成後に、低圧の反応室内で長時間保持されても、アモルファスシリコン膜の表面マイグレーションを防止し、表面上の微小なシリコン核が２次成長することを抑制する。 （もっと読む）

【課題】欠陥が誘起され難く、水素や水分に対する耐性が強い金属酸化物をゲート絶縁膜として用いたＭＩＳ型電界効果トランジスタの製造方法を提供する。
【解決手段】ＭＩＳ型電界効果トランジスタの製造方法は、シリコン基板上に金属酸化物膜を形成する工程と、金属酸化物膜上にゲート電極を形成する工程と、前記金属酸化物膜にフッ素を導入する工程とを有し、金属酸化物膜としてＨｆの酸化物、Ａｌの酸化物を用いる。例えば、金属酸化物膜へのフッ素の導入は、シリコン基板上へ金属酸化物膜を形成する前にシリコン基板にフッ素またはフッ素を含むイオンを導入し、金属酸化物膜を形成した後にシリコン基板を熱処理してシリコン基板から金属酸化物膜へフッ素を拡散させることにより行う。 （もっと読む）

窒化されたゲート誘電体を形成するための方法及び装置。方法は、プラズマ窒化プロセスを用いて誘電体膜に窒素を取込んで、窒化されたゲート誘電体を形成するステップを含む。第一ステップは、ゲート誘電体膜を備える基板を準備することを含む。第二ステップは、基板上に電圧を誘導することを含む。最後に、電圧を維持しながら窒素源を備えるプラズマに基板を曝して、基板上に窒化されたゲート誘電体を形成する。一実施形態において、基板を支持する静電チャックに電圧を印加することによって電圧を基板上に誘導させる。他の実施形態において、基板に隣接して位置する電極にＤＣバイアス電圧を印加することによって基板上に電圧を誘導させる。 （もっと読む）

【課題】デュアルゲート構造及びその製造方法、デュアルゲート構造を備える半導体素子及びその製造方法を提供する。
【解決手段】半導体素子は、基板上に形成された少なくとも２つのスタックゲート構造を備える。２つのスタックゲート構造は、各々半導体層及び半導体層上に形成された金属層を備える。基板上に形成された２つのスタックゲート構造は、相異なる中間層、すなわち、２つのスタックゲートのうち１つは、オーミック層を備え、２つのスタックゲートのうち他の１つは、オーミック層を備えないことにその特徴がある。 （もっと読む）

【課題】ＭＩＳＦＥＥＤデバイスシステムおよびそれを製造する方法を開示する。
【解決手段】本発明は、ＭＩＳＦＥＥＤデバイス構造のコンテクスト内でソース接続および／またはドレイン接続のためにショットキーバリア接触（３０１、３０２）を利用して、短チャネル効果を制御するためにハロー／ポケット注入および浅いソース／ドレイン拡張部の必要性を除去する。付け加えると、本発明は、ＭＩＳＦＥＥＤ製造と関連した寄生バイポーラ利得を無条件に除去し、製造コストを減らし、デバイス性能パラメータを厳密に制御し、従来技術と比較して優れたデバイス特性を提供する。 （もっと読む）