一態様では、シリコン層（112'）に第１の熱処理を施し、このシリコン層（112'）上に金属積層体（110'）を形成し、この金属積層体に第２の熱処理を施すことによって、トランジスタのゲートを形成する。第１の熱処理は、急速熱アニールステップを含み、第２の熱処理は、急速窒化ステップを含む。本発明により得られたるゲートは、シリコン層と金属積層体との間で比較的低い界面接触抵抗を示し、そのため、このゲートを高速デバイスで使用すると有利である。
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【課題】エピタキシャル成長層によりエクステンション層およびソース・ドレイン層が形成された半導体装置において、合金層と半導体基板間に生じる接合リークを防止して、信頼性を向上させた半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１には、活性領域を区画する素子分離絶縁膜２が形成されており、活性領域における半導体基板１上にゲート絶縁膜４を介してゲート電極５が形成されている。ゲート電極５の両側における半導体基板１上には、エピタキシャル成長層により形成された２つのエクステンション層６と、２つのソース・ドレイン層８が積層されている。ソース・ドレイン層８における素子分離絶縁膜２側の端部には、当該端部における合金層の形成を防止する保護層９が形成されている。保護層９から露出したソース・ドレイン層８には、合金層１０が形成されている。 （もっと読む）

【課題】 ゲート電極の端部近傍領域に自己整合的にオーバーラップし、電界緩和層として働く、低濃度拡散層を有する高耐圧ＭＯＳトランジスタ及びその製造方法を提供することを目的とする。
【解決手段】 第１のＮ⁻低濃度拡散層１０５と、ゲート電極端部１２６を画定する熱酸化膜１０６とは、共に、シリコン窒化膜１０３からなるパターンをマスクとして自己整合的に形成され、更に、第１のＮ⁻低濃度拡散層１０５に隣接する第２のＮ⁻低濃度拡散層１０９は、ゲート電極１０８をマスクとして自己整合的に形成される。結果、電界緩和層として働く第１のＮ⁻低濃度拡散層１０５と、ポリシリコンゲート電極１０８の端部近傍領域に位置する熱酸化膜１０６とは、水平方向位置でみて、互いに自己整合的にオーバーラップしている。ポリシリコンゲート電極１０８の端部近傍領域にオーバーラップし、電界緩和層として働く第１のＮ⁻低濃度拡散層１０５が、ゲート電極端部１２６に自己整合的に形成される。 （もっと読む）

【課題】 ゲート絶縁膜へのダメージを抑制してゲートリーク電流を低減させ、且つｐ型ポリシリコンに近い仕事関数のゲート電極を有する半導体装置の製造方法を提供する。
【解決手段】 シリコン基板１上にゲート絶縁膜３を形成し、ゲート絶縁膜３上に４５０℃以下の温度でＣＶＤ法によりＴｉＮ膜４を形成し、このＴｉＮ膜４をエッチングしてゲート電極５を形成する。 （もっと読む）

【課題】低抵抗で耐熱性を有し、閾値変動もないＣＭＯＳデバイスを提案する。
【解決手段】本発明の例に関わる半導体装置は、Ｎ型半導体層３と、Ｎ型半導体層３上に形成される第１ゲート絶縁層１０と、第１ゲート絶縁層１０上に形成され、金属の炭素化合物を含む第１ゲート電極１２とを有するＰチャネルＭＩＳトランジスタ、及び、Ｐ型半導体層２と、Ｐ型半導体層２上に形成される第２ゲート絶縁層１０と、第２ゲート絶縁層１０上に形成される第２ゲート電極１１とを有するＮチャネルＭＩＳトランジスタを備える。 （もっと読む）

【課題】 簡便な方法で製造することができ、しきい値電圧が適正な範囲に設定された半導体装置を提供する。
【解決手段】 第一の発明の半導体装置は、相補型であり、半導体基板、ｐ型半導体装置およびｎ型半導体装置を具備する。ｐ型半導体装置は、半導体基板上のｎ型半導体層と、ｎ型半導体層上面に形成され、ｎ型半導体層上面から下方に向けてｐ型ドーパントが補誤差関数で分布するｐ型ドーパント拡散領域と、ｐ型ドーパント拡散領域上に形成され、Ｈｆを含む第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成され、ｐ型半導体化合物を有する第１のゲート電極と、ｐ型ドーパント拡散領域をゲート長方向に挟み、ｐ型ドーパント拡散領域に比して深くｎ型半導体層上面に形成された第１のソース・ドレイン領域と、を備えることを特徴とする。 （もっと読む）

基板を用意する工程であって、この基板に形成される誘電体層と、この誘電体層に形成され金属含有ゲート電極層と、を有するゲートスタックを含む当該基板を用意する工程；プラズマ中でプロセスガスから低エネルギー励起ドーパント種を生成する工程；および、前記ゲートスタックにドーパントを取り込むため、前記ゲートスタックを前記励起ドーパント種に晒す工程；を含む、半導体装置の製造工程におけるゲートスタックを処理する方法。この方法は、ゲートスタックの仕事関数を調整するために利用することができる。
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【課題】 隣接するゲート電極を狭ピッチで配置できる上、埋め込みによりシリコン基板面上での微細化を向上させることができる半導体装置及びその製造方法を提供する。
【解決手段】 シリコン半導体基板１上に形成された隣り合うトランジスタのゲート電極と、トランジスタ間に金属層を埋め込んでなり、各ゲート電極９，１０の端部がゲート絶縁膜８を介して金属層の端面に重なるように配置された埋め込み金属層７と、各ゲート電極の他端部側に形成されたＬＤＤ領域１６，１７とを備える。 （もっと読む）

互いに重ねて堆積させたいくつかの金属層（８,９,１３；８,１２,１３）として形成したゲート電極（１５,１６）を有するＭＯＳトランジスタを備える半導体デバイスの製造方法。この方法では、シリコン本体（１）に、ゲート誘電体層（７）を備えるシリコン活性領域（４,５）およびこれらの領域を互いに絶縁するフィールド分離領域（６）を形成する。次いで、第１の金属層（８）を堆積させ、活性領域（４）の一部の位置でその層中に局所的に窒素を導入する。次いで、第１の金属層上に第２の金属層（１３）を堆積させ、その後それらの金属層中にゲート電極をエッチングする。第１の金属層中に窒素を導入する前に、第１の金属層上に窒素透過性の第３の金属補助層（９）を堆積させる。したがって、その下にあるゲート電極に損傷を与える危険なく、第１の金属層を窒化することができる。金属の仕事関数を実質的に変えることが可能であるとともに、ＮＭＯＳおよびＰＭＯＳを備える半導体デバイスが実現される。
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【課題】 Ｎ型ポリメタルゲート電極とＰ型ポリメタルゲート電極の界面抵抗を共に低くすることが可能な半導体装置の製造方法を提供する。
【解決手段】 半導体基板１０１上にシリコン膜を形成する工程と、シリコン膜の領域ＰにＰ型不純物を、領域ＮにＮ型不純物をこの順にイオン注入する工程と、シリコン膜上にシリサイド膜１０６及び金属膜をこの順で形成する工程と、シリコン膜、シリサイド膜１０６及び金属膜をパターニングして領域ＰにＰ型ポリメタルゲート電極を、領域ＮにＮ型ポリメタルゲート電極を形成する工程とを備え、Ｐ型不純物のイオン注入後、Ｎ型不純物のイオン注入前に第１の熱処理を行ってＰ型不純物を活性化させ領域Ｐのシリコン膜をポリシリコン膜１０３Ｐとし、Ｎ型不純物のイオン注入後、第２の熱処理を行い、Ｎ型不純物を活性化させ領域Ｎのシリコン膜をポリシリコン膜１０３ｎにすると共にシリサイド膜１０６に含まれたガスを除去する。 （もっと読む）

半導体基板（１０１）上にゲート絶縁膜（１０２）を介して形成されたゲート電極（１０３）に不純物を導入し、ゲート電極（１０３）に対してレーザ光照射を行って、導入した不純物をゲート電極（１０３）のゲート絶縁膜（１０２）との界面まで拡散させるようにして、ゲート電極（１０３）の空乏化を抑制する。
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【課題】
高誘電率のＳｉＯ_２ゲート積層体上に熱的に安定したｐ型金属炭化物としてＴｉＣを製造する方法を提供する。
【解決手段】
本発明の金属化合物は、ＴｉＣを含み、約４.７５乃至約５.３ｅＶ、望ましくは、約５ｅＶの仕事関数を有し且つ高誘電率の誘電体および界面層を含むゲート積層体上で熱的に安定する。更に、そのＴｉＣ金属化合物は、非常に意欲的な等価酸化膜厚（ＥＯＴ）およびｐ型金属酸化物半導体（ｐＭＯＳ）装置における１４Åよりも小さい反転層厚へのスケーリングを可能にする１０００℃においても非常に効率的な酸素拡散バリアである。 （もっと読む）

【課題】ゲート長が微細化された場合でも、ショートチャネル効果によるしきい値電圧のロールオフの抑制と、ゲートコーナー部におけるチャネルの高抵抗化の抑制とを両立させる。
【解決手段】ゲート絶縁膜１７を介してゲート電極１９と対向し、内部にチャネル層が形成される半導体基板のチャネル形成領域と、当該チャネル形成領域と逆の導電型を有し、チャネル形成領域に各々接し互いに離れて形成されているソース・ドレイン領域１０と、を有する。チャネル形成領域とゲート絶縁膜１７との界面を深さの基準面としたときに、ソース領域（ソース・ドレイン領域１０）とチャネル層との接続箇所に最も近いソース領域の基板深部側の端部Ａにおいて、ソース領域とチャネル形成領域との間に形成されている空乏層とソース領域内の空間電荷の中性領域とが成す界面が、基準面からチャネル層の最大深さの２倍までの深さ範囲内に位置する。
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【課題】０.１５μｍ世代以下のＭＩＳＦＥＴの高速動作を実現することのできる技術を提供する。
【解決手段】ゲート電極１０ｎおよびサイドウォールスペーサ１５をマスクとして、基板１の法線方向からｎ型不純物をイオン注入し、ソース、ドレイン拡散領域１１ｂを形成した後、基板１の法線方向に対して所定の角度を有する斜め打ち込みでｎ型不純物をイオン注入し、基板１の表面から深さ２０〜４０ｎｍ程度の位置にソース、ドレイン拡張領域１１ａよりも相対的に不純物濃度の高いｎ型半導体領域１６を形成する。 （もっと読む）

【課題】 ホウ素及びリンを含むシリコン層を最下層に有するゲート電極の端部の尖りが抑制された半導体装置及びその製造方法を提供する。これによってゲート電流の増加を抑制し、CMOSデバイスのNBTI劣化を抑制する。
【解決手段】 半導体装置１０は、シリコン基板１１と、シリコン基板１１上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成され、ホウ素及びリンを含むポリシリコン層１８ｂを最下層に有するゲート電極１７とを備える。ポリシリコン層１８ｂ中のホウ素の最大濃度と最小濃度との比が１００以下である。 （もっと読む）

【課題】 酸素イオン注入工程とアニール工程を半導体装置の製造方法に応用し
、半導体装置のコストパフォーマンスを著しく向上させた半導体装置とその製造
方法の提供。
【解決手段】 ゲート酸化膜厚の異なる複数のMOSFETおよび素子分離領域を酸素
インプラを用いた新しい製造方法で構築し、パフォーマンスに優れた半導体集積
回路装置を構成する。 （もっと読む）

本発明に係る複数の実施例は、炭素がドーピングされた領域、及び隆起したソース/ドレイン領域を有することで、nMOSトランジスタチャネル中に引っ張り応力を供する。

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【課題】 応力蓄積絶縁膜の製造方法及び半導体装置に関し、高圧縮応力蓄積絶縁膜の剥がれに対する耐性を高める。
【解決手段】 少なくともＳｉを主成分とする半導体基板１上にＳｉソースガスとして、Ｓｉ原子１個当たりのＳｉ−Ｈ結合の数が１以下のアルキルシラン、アルコキシシラン、或いはアルキルシロキサンのいずれかを用いて、圧縮応力５が１ＧＰａ以上になるＳｉソースガス分圧及び印加電力の条件下で応力蓄積絶縁膜４を成膜する。 （もっと読む）

【課題】素子の微細化が可能でスイッチング性能の高い立体構造を有する電界効果型トランジスタである半導体素子を提供する。
【解決手段】ソース領域と、前記ソース領域の上部に配置された半導体機能層と及び、前記半導体機能層の上部に配置されたドレイン領域とを備え、前記半導体機能層は、前記ソース領域に対してほぼ垂直に配列した、複数の柱状あるいは円筒状の半導体物質からなる第１の部材と、前記第１の部材を取り囲み、前記ソース領域と絶縁体を介して配置された第２の部材から構成され、前記第２の部材はゲート領域と、絶縁体領域とから構成されており、前記第１の部材の平均直径が１ｎｍ以上３０ｎｍ以下であり、前記第１の部材の平均間隔が３ｎｍ以上５０ｎｍ以下であり、前記半導体層の酸素を除く主成分がシリコン、またはゲルマニウム、またはシリコンとゲルマニウムの混合物のいずれかである半導体素子を用いる。 （もっと読む）

シリコンウエハ１０１上のゲート酸化膜１０２上に、ポリシリコンを成膜して、ポリシリコン電極層１０３（第一電極層）を形成する。このポリシリコン電極層１０３上に、タングステン層１０５（第二電極層）を形成する。なお、タングステン層１０５を形成する前に、予め導電性のバリア層１０４をポリシリコン電極層１０３の上に形成しておく。その後、窒化シリコン層１０６をエッチングマスクとして、エッチング処理を行う。そして、剥き出しとなったポリシリコン層１０３の露出面に、プラズマ酸化処理により、酸化絶縁膜１０７を形成する。これにより、タングステン層１０５を酸化させずに、ポリシリコン電極層１０３に対して選択的な酸化処理を行うことができる。
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