【課題】高性能の高誘電率ゲート絶縁膜を安価に製造することができる、半導体装置の製造方法を提供する。
【解決手段】半導体基板１０１に、ｐウェル１０３およびｎウェル１０４を形成し、半導体基板１０１の表面に高誘電率膜１０５ａおよびシリコン膜１０５ｂを形成し、さらに、これらの膜を１０００〜１０５０℃でアニールする。そして、高誘電率膜１０５ａおよびシリコン膜１０５ｂをパターニングして、高誘電率ゲート絶縁膜１０６，１０７およびゲート電極１０８，１０９を形成し、エクステンション領域１１１，１１４、サイドウォール１１０，１１３、高濃度不純物領域１１２，１１５等を形成する。 （もっと読む）

ＭＯＳデバイスは、ゲート誘電体上に配置されたゲート電極を有するゲートスタックと、ゲートスタックの両側面に形成された第１のスペーサ及び第２のスペーサと、第１のスペーサに近接するソース領域と、第２のスペーサに近接するドレイン領域と、ゲートスタックの下に位置し且つソース領域とドレイン領域との間に配置されたチャネル領域とを有する。本発明に従ったＭＯＳデバイスは更に、チャネル領域の下に位置し且つソース領域とドレイン領域との間に配置された埋め込み酸化物（ＢＯＸ）領域を含む。ＢＯＸ領域は、サリサイドスパイク不良を防止しながらトランジスタの抵抗及びゲート端部の接合寄生キャパシタンスを低減させるよう、より深いソース及びドレイン領域が形成されることを可能にする。
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【課題】本発明の目的は、ゲート絶縁膜中への不純物混入の抑制と元素欠陥を除去することができ、ゲート絶縁膜の固定電荷フリ−とリ−クの発生等を抑制できる半導体装置の製造法を提供することにある。
【解決手段】本発明は、シリコン単結晶基板上に、ゲート絶縁膜を形成する半導体装置の製造法において、前記ゲート絶縁膜を、水酸化アンモニウムガスと、ハフニウムの化合物ガスとを用いてＯＨ基に交換されたシリコン単結晶基板表面に特定の反応によって形成された金属の酸化−水酸化物を酸化性雰囲気中で熱処理してＳｉとＨｆとの複合酸化物からなる膜を形成することを特徴とする。 （もっと読む）

【目的】同一半導体基板に複数形成されるＴＬＰＭのそれぞれの素子を精度よく最適化を図り、また製造コストの低減を図ることができる半導体装置およびその製造方法を提供する。
【解決手段】相補型のＴＬＰＭのＰｃｈＴＬＰＭの第２トレンチ１２の深さよりＮｃｈＴＬＰＭの第１トレンチの深さを浅くすることで、ＮｃｈＴＬＰＭのチャネル長の最適化を図りオン抵抗を小さくすることができる。また第１トレンチと第１ｎドレイン領域を形成するマスクを同一とし、第２トレンチと第１ｐドレイン領域を形成するマスクを同一とすることで、フォト工程を減らして低コスト化を図ることができる。また、セルフアラインにより第１ｎドレイン領域を高精度に形成できる。 （もっと読む）

【課題】熱処理による基板とゲート絶縁膜形成膜との界面へのフッ素の導入工程の際に、フッ素の外方拡散が起こることを防止する。
【解決手段】半導体基板１００上における素子形成領域にゲート絶縁膜形成膜１０２、１０３を形成した後、ゲート絶縁膜形成膜１０２、１０３上にゲート電極形成膜１０４を形成する。その後、ゲート電極形成膜１０４上にフッ素を含有する絶縁膜１０５を形成する。その後、熱処理により、半導体基板１００とゲート絶縁膜形成膜１０２、１０３との界面に、フッ素を含有する絶縁膜１０５に含有されるフッ素を拡散させて導入する。 （もっと読む）

【課題】長い信頼性寿命を持つhigh-kゲート絶縁膜を実現する。
【解決手段】Ｓｉ基板１１とゲート電極１７との間に形成されるhigh-kゲート絶縁膜は、Ｓｉ基板１１との界面に形成された界面層１５と、界面層１５の上に形成され且つ界面層１５よりも比誘電率が高いhigh-k層１６とを有する。界面層１５の厚さＴ１及びhigh-k層１６の厚さＴ２は、Ｔ１／（Ｔ１＋Ｔ２）≦０．３の関係を満たす。 （もっと読む）

【課題】ゲート電極の劣化特性及び電流の漏れ現象を防止することのできる半導体装置を提供する。
【解決手段】半導体基板１００と、半導体基板１００上に高誘電性物質で形成されるゲート絶縁膜１２０と、ゲート絶縁膜１２０上にアルミニウム合金で形成されるバリア金属膜１３０と、バリア金属膜１３０上に形成されるゲート電極層１４０と、を含む。バリア金属膜１３０は、タンタルアルミニウム窒化膜又はチタンアルミニウム窒化膜で形成される。従って、バリア金属膜を耐酸化性の大きい物質で形成することで、酸素雰囲気の中で半導体装置の後続熱処理工程中のバリア金属膜の酸化を防止し、ゲート電極の劣化特性及び電流漏れ現象を防止することができる。 （もっと読む）

【課題】イオン注入マスク膜として用いられるフォトレジスト膜パターンを残留物なしに除去し、自然酸化膜除去のための洗浄工程で発生するウォーターマークを防止する半導体素子のデュアルゲート形成方法を提供する。
【解決手段】半導体基板３００の第１領域１００及び第２領域２００上にそれぞれｐ型及びｎ型にドーピングされた第１及び第２ポリシリコン膜１１０，２１０を形成する段階と、前記第１及び第２ポリシリコン膜１１０，２１０の表面上に第１湿式洗浄、第２湿式洗浄及び乾式洗浄を順次行う段階と、を含んで半導体素子のデュアルゲート形成方法を構成する。 （もっと読む）

【課題】 半導体装置の電気的特性を損なうことがないように、金属系膜中の炭素濃度を低減できる脱炭素処理方法および成膜方法を提供する。
【解決手段】 半導体基板であるＳｉ基板１上に、ゲート絶縁膜２を形成し、次いでゲート絶縁膜２上に、Ｗ（ＣＯ）_６ガスを含む成膜ガス用いたＣＶＤによって、Ｗ系膜３ａを形成する。その後、還元性ガスの存在下で酸化処理し、Ｗ系膜３ａ中のＷは酸化させずにＣのみを選択的に酸化させてＷ系膜３ａ中に含まれるＣ濃度を減少させる。その後、必要に応じて熱処理を施した後、レジスト塗布、パターニング、エッチング等を行い、さらにイオン注入等によって不純物拡散領域１０を形成し、ＭＯＳ構造の半導体装置を形成する。 （もっと読む）

【課題】 製造方法が容易なデュアルメタルゲート構造を実現することができ、ＣＭＯＳデバイス等の特性向上に寄与する。
【解決手段】 基板上に、ｐチャネルＭＩＳトランジスタ５１とｎチャネルＭＩＳトランジスタ５２を具備した半導体装置であって、ｐチャネルＭＩＳトランジスタ５１のゲート電極３２の膜厚方向に対するＴａＣ（１１１）面の結晶配向比率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］は８０％以上であり、ｎチャネルＭＩＳトランジスタ５２のゲート電極５３の膜厚方向に対するＴａＣ（１１１）面の結晶配向比率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］は６０％以下である。 （もっと読む）

【課題】ウォーターマークの発生を抑制することができる半導体装置を提供する。
【解決手段】本発明の半導体装置は、シリコン基板上に、ゲート絶縁膜と、高濃度リンドープポリシリコン膜及び上層ポリシリコン膜とからなるゲート電極とを順次備え、上層ポリシリコン膜中でのリン濃度は、高濃度リンドープポリシリコン膜から離れるにつれて低下することを特徴とする。 （もっと読む）

【課題】高精度でメタルゲート電極の仕事関数を制御することができる、メタルゲート電極を用いたＭＯＳ型の半導体装置を提供すること。
【解決手段】半導体基板１０と、半導体基板１０の主面に絶縁膜１６を介して形成されたメタルゲート電極２５と、主面にメタルゲート電極を挟んでそれぞれ形成されたソース電極３３およびドレイン電極３４とを有するＭＯＳ型の半導体装置において、メタルゲート電極２５は、金属窒化物膜１７とその金属窒化物の金属と同じ金属からなる金属膜１８との２層構造を形成した後に金属窒化物膜１７の窒素を金属膜に固相拡散させることにより形成される。 （もっと読む）

【課題】複数のフィンＦＥＴデバイスを含む半導体構造を形成する方法を提供すること。
【解決手段】具体的には本発明は、複数のフィンＦＥＴデバイスを含む半導体構造を形成する方法であって、長方形のパターンを形成して相対的に細いフィンを画定する際に、これを横切るマスクを、化学的酸化物除去（ＣＯＲ）プロセスとともに使用する方法を提供する。この方法はさらに、シリコンを含む選択的な材料の使用によって隣接するフィンどうしを合併させるステップを含む。本発明はさらに、本発明の方法を利用して形成された半導体構造に関する。 （もっと読む）

【課題】ｎＦＥＴとｐＦＥＴの両方のためのＳＭＴ（応力記憶技術）を提供すること。
【解決手段】ｎＦＥＴ１０４の上に引っ張り応力層１２０を、ｐＦＥＴ１０６の上に圧縮応力層１２２を形成すること、半導体デバイスに応力を記憶するようにアニール１５０すること、および応力層を除去することを含む。圧縮応力層１２２は、高密度プラズマ（ＨＤＰ）堆積方法を使用して堆積された高応力窒化珪素を含むことができる。アニールするステップは、ほぼ４００〜１２００℃の温度を使用することを含むことができる。高応力圧縮性窒化珪素またはアニール温度あるいはその両方によって、圧縮応力記憶がｐＦＥＴ１０６に維持されることが保証される。 （もっと読む）

【課題】工程数の増加を可及的に防止するとともに製造条件を複雑化させない、メタルゲートを有するＭＩＳトランジスタを備えた半導体装置の提供。
【解決手段】基板１と、基板上に設けられたＰ型半導体層３と、Ｐ型半導体層上に設けられた第１ゲート絶縁膜９と、第１ゲート絶縁膜上に設けられＲｕ、Ｐｔ、Ｒｈからなる群から選択された１つの金属と希土類金属との合金を有する第１ゲート電極１１と、第１ゲート電極の両側のＰ型半導体層に設けられたＮ型不純物領域７，８と、を有するＮチャネルＭＩＳトランジスタ１５を備えている。 （もっと読む）

【課題】 Ｈｉｇｈ−Ｋ材料を含有し、金属酸化物と同等の比誘電率を有するゲート絶縁膜を具備したＭＩＳ型電界効果トランジスタを有する半導体装置を提供する。
【解決手段】 シリコン基板上と、前記シリコン基板上に形成され、窒素および酸素の少なくとも一種と、シリコンとを含有する界面絶縁膜、および、前記界面絶縁膜上に設けられ、ジルコニウムおよびハフニウムの少なくとも１種のみからなる金属原子を含む金属酸窒化膜を含むゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記金属酸窒化膜と前記ゲート電極との間に設けられ、前記ゲート電極の材料と、酸素および窒素の少なくとも一種と含有する上部界面膜とを具備するＭＩＳ型電界効果トランジスタを備えることを特徴とする。 （もっと読む）

【課題】 スペースレスＦＥＴ及びデュアル・ライナ法による歪み強化を増加させる構造体及び方法を提供する。
【解決手段】 歪み強化がｎＦＥＴ及びｐＦＥＴデバイスの両方に対して達成される半導体構造体及びそれを製造する方法を提供する。特に、本発明は、より強い歪み強化及び欠陥削減のための少なくとも１つのスペーサレスＦＥＴを提供する。少なくとも１つのスペーサレスＦＥＴは、ｐＦＥＴ、ｎＦＥＴ又はそれらの組合せとすることができるが、一般に、ｐＦＥＴはｎＦＥＴよりも大きな幅を有するように製造されるので、スペーサレスｐＦＥＴが特に好ましい。少なくとも１つのスペーサレスＦＥＴは、スペーサを有するＦＥＴを含んだ従来技術の構造体よりも、デバイス・チャネルにより接近した応力誘起ライナを設けることを可能にする。スペーサレスＦＥＴは、スペーサレスＦＥＴの下側に侵入しない、対応するシリサイド化ソース／ドレイン拡散コンタクトの抵抗に悪影響を与えることなく達成される。 （もっと読む）

【課題】ポリメタル構造のゲート電極の形成に際して、バーズピーク酸化層を適度な膜厚に形成しつつ、バーズピーク酸化層の端部の尖りを抑制できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１１の表面にゲート絶縁膜１５ａを形成する工程と、ゲート絶縁膜上に、ポリシリコン層１６及びタングステン層１７を順次に堆積する工程と、ポリシリコン層１６及びタングステン層１７をパターニングする工程と、水及び水素を含む酸化性雰囲気中でポリシリコン層１６を酸化する熱酸化工程とをこの順に有する。熱酸化工程は、基板表面温度を８５０℃以上とし、水分濃度が７％以上で２０％以下の雰囲気下で行う。 （もっと読む）

【課題】炭素濃度を十分に高くすることが可能な高融点金属の金属化合物膜よりなる薄膜を形成することが可能な成膜方法を提供する。
【解決手段】真空引き可能になされた処理容器４内に、高融点金属有機材料ガスと窒素含有ガスとを供給して被処理体の表面に高融点金属の金属化合物膜よりなる薄膜を形成する成膜方法において、前記薄膜中に含まれる炭素濃度を高めるために前記窒素含有ガスの分圧を、全圧の１０％以下となるように設定して成膜工程を行うようにする。これにより、炭素濃度を十分に高くし、トランジスタのゲート電極の閾値を低減させる。 （もっと読む）

【課題】トランジスタ特性のばらつきが抑えられた半導体装置の製造方法を提供する。
【解決手段】Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴを有する半導体装置の製造方法であって、半導体基板上にゲート絶縁膜、ノンドープポリシリコン膜、金属シリサイド膜、金属ナイトライド膜、金属膜を形成する工程と、金属シリサイド膜の、Ｐ型ＭＯＳＦＥＴのゲート電極を構成する部分とＮ型ＭＯＳＦＥＴのゲート電極を構成する部分とが互いに分離するように、金属膜、金属ナイトライド膜および金属シリサイド膜を少なくとも加工してゲート形状にパターニングする工程と、Ｐ型およびＮ型のＭＯＳＦＥＴ形成領域内のノンドープポリシリコン膜にそれぞれＰ型およびＮ型不純物を導入する工程と、不純物を拡散させるための熱処理を行う工程と、不純物導入後のポリシリコン膜をゲート形状にパターニングする工程を有する半導体装置の製造方法。 （もっと読む）