【課題】 本発明は、半導体プロセスに関する。より具体的には、本発明は、化学気相成長法によって形成される金属含有膜を半導体素子に集積する方法に関する。
【解決手段】 たとえばゲートスタックのような、半導体素子中の金属含有膜を集積する方法。一の実施例では、当該方法は、処理チャンバ内に基板を供する手順、その基板をタングステンカルボニル含有ガスに曝露することによって、その基板上に、第１基板温度でタングステン含有膜を成膜する手順、第１基板温度よりも高温である第２基板温度でタングステン含有膜を熱処理することで、そのタングステン含有膜から一酸化炭素を除去する手順、及びその熱処理されたタングステン含有膜上にバリヤ層を形成する手順、を有する。タングステン含有膜の例には、Ｗ、ＷＮ、ＷＳｉ、及びＷＣが含まれる。他の実施例は、Ｎｉ、Ｍｏ、Ｃｏ、Ｒｈ、Ｒｅ、Ｃｒ又はＲｕを含む金属含有膜を、各金属元素に対応した金属カルボニル先駆体から堆積する手順を有する。 （もっと読む）

【課題】 ダマシンゲート技術等を用いてゲート電極が作製される半導体装置において、半導体装置の微細化等を可能にする。
【解決手段】 Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲート電極が半導体基板に形成された凹部内にゲート絶縁膜を介して形成されている半導体装置であって、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの一方のゲート電極は第１の金属含有膜Ｆ１及び第１の金属含有膜上の第２の金属含有膜Ｆ２の積層構造によって構成され、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの他方のゲート電極は第３の金属含有膜Ｆ３及び第３の金属含有膜上の第２の金属含有膜Ｆ２の積層構造によって構成されている。 （もっと読む）

【課題】適切なトランジスタ閾値電圧を与えるメタルゲート電極を有し、比較的簡単な製造工程により製造することのできる半導体装置、およびこれを実現可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置は、シリコンを含む半導体基板と、前記半導体基板上に形成された比誘電率が８以上の高誘電材料からなる第１、および第２のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成されたジャーマナイドからなる第１のゲート電極と、前記第２のゲート絶縁膜上に形成されたシリサイドからなる第２のゲート電極と、を備える。 （もっと読む）

【課題】ゲート電極中に含まれる不純物の拡散を防止することができ、さらに、ゲート絶縁膜の信頼性及びホットキャリア耐性を向上させることができる半導体装置及びその製造方法を得る。
【解決手段】Ｎ型シリコン基板１上にゲート酸化膜３６およびＰ+型ゲート電極３５を形成する。Ｐ+型ゲート電極３５の両側にソース／ドレイン領域６を形成する。ゲート酸化膜３６およびＰ+型ゲート電極３５中には窒素がドープされ、窒素ドーピング領域３０が形成される。 （もっと読む）

【課題】ゲート絶縁膜の信頼性が高く、かつ、チャネル長が充分に確保された半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１に設けられてなる溝２１と、ゲート絶縁膜２２を介して溝２１に形成されたゲート電極２５と、溝２１の近傍に形成された拡散層２６とが少なくとも備えられ、溝２１が、半導体基板１の一面上に位置する開口部２１ａと、断面輪郭線が略円弧状である凹曲面部２１ｃと、凹曲面部２１ｃと開口部２１ａとを連結する連結曲面部２１ｄとから構成され、連結曲面部２１ｄと凹曲面部２１ｃとの間に稜線部が介在することなく両曲面部２１ｃ、２１ｄが連続した曲面で一体化されてなるトレンチゲートトランジスタＴｒを採用する。 （もっと読む）

【課題】安価な構成でＭＯＳＦＥＴの動作速度を向上可能な半導体装置を提供する。
【解決手段】ＭＯＳＦＥＴのソース５、ドレイン６、側壁絶縁層４及びゲートを覆うように応力膜７を形成し、その応力膜７に、応力膜７表面から側壁絶縁層４方向に伸びるスリット８を形成することで、ゲート上の応力膜７ａの局所的な応力成分によって、ソース５、ドレイン６上の応力膜７ｂ、７ｃの局所的な応力成分が緩和される作用が、スリット８によって抑制される。 （もっと読む）

【課題】ゲート電極として用いられる導電膜を形成する際、ボールパターンの内部に発生するボイドの成長及び移動を阻止し得るバルブ型埋め込みチャネルを備えた半導体素子及びその製造方法を提供すること。
【解決手段】半導体素子の製造方法は、基板にバルブ型埋め込み領域（２４、２６）を形成するステップと、バルブ型埋め込み領域（２４、２６）の形成された基板（２１Ｂ）の上にゲート絶縁膜（２７）を形成するステップと、ゲート絶縁膜（２７）の上に２つの以上の導電膜からなり、これらの導電膜の間に不連続界面（３０）を有するゲート導電膜（２８Ａ、２９）を形成して、バルブ型埋め込み領域（２４、２６）を埋め込むステップとを含む。 （もっと読む）

【課題】エッチングによるゲート電極の形成にあたり、低抵抗多結晶シリコン膜の結晶粒界の影響を抑えることで、形成されたゲート電極のＬＥＲを低減する。
【解決手段】 先ず、半導体基板上にシリコン酸化膜及び多結晶シリコン膜を順次に形成する。次に、多結晶シリコン膜に不純物を注入した後、熱処理を行うことにより、多結晶シリコン膜を低抵抗化する。次に、低抵抗多結晶シリコン膜上にゲート電極が形成される領域部分を覆い、他の領域部分を露出するレジストパターンを形成する。次に、レジストパターンを用い、かつバイアス電力を１００Ｗ以上としたドライエッチングを行うことにより、露出した低抵抗多結晶シリコン膜の部分を除去してゲート電極を形成する。 （もっと読む）

【課題】製造プロセス上の制約を緩和しつつ、高融点金属シリサイド層の自然酸化による界面抵抗の増大を抑制できる半導体装置を提供する。
【解決手段】半導体装置１０でゲート電極１４は、シリコン基板１１側から、多結晶シリコン層１５、タングステン・シリサイド層１６、タングステン・ナイトライド層１７、及び、タングステン層１８を順次に備える。多結晶シリコン層１５にはリンがドープされ、タングステン・シリサイド層１６には窒素がドープされている。 （もっと読む）

【課題】電極の接触抵抗、電極自身の抵抗の低減によって高性能化した電界効果トランジスタを含む半導体装置およびその製造方法を提供する。
【解決手段】 半導体基板２００に形成されたチャネル領域１０６と、ゲート絶縁膜１０１を介して形成されたゲート電極と、チャネル領域１０６の両側に形成されたソース電極およびドレイン電極を具備するｎ型電界効果トランジスタを含み、ソース電極およびドレイン電極が第１の金属のシリサイド１１０ａで形成され、半導体基板２００と第１の金属のシリサイド１１０ａとの界面に、第２の金属１２０ａを含有する界面層が形成され、第２の金属１２０ａの仕事関数が第１の金属のシリサイド１１０ａの仕事関数よりも小さく、かつ、第２の金属１２０ａのシリサイドの仕事関数が第１の金属のシリサイド１１０ａの仕事関数よりも小さいことを特徴とする半導体装置およびその製造方法。 （もっと読む）

【課題】 簡単化されたデュアル応力ライナ構成を用いる向上した性能をもつ半導体構造体を提供すること。
【解決手段】 ゲート誘電体の下にあるチャネル領域内の応力を強化するために、新しいデュアル応力ライナ構成が用いられる、完全にシリサイド化されたゲート電極を有するｎＦＥＴを含む半導体構造体が提供される。新しいデュアル応力ライナ構成は、ｎＦＥＴの完全にシリサイド化されたゲート電極の上面と実質的に同一平面にある上面を有する第１の応力ライナを含む。本発明によると、第１の応力ライナは、完全にシリサイド化されたゲート電極を含むｎＦＥＴの上には存在しない。代わりに、本発明の第１の応力ライナは、完全にシリサイド化されたゲート電極を有するｎＦＥＴを部分的に包み込む、すなわちその両側を囲む。第１の応力ライナのものと反対の極性を有する（すなわち、反対の応力型の）第２の応力ライナが、第１の応力ライナの上面上及び完全にシリサイド化されたＦＥＴを含むｎＦＥＴの上に配置される。本発明によると、第１の応力ライナは引張応力ライナであり、第２の応力ライナは圧縮応力ライナである。 （もっと読む）

【課題】改善されたリセスチャンネルトランジスタを備えた半導体素子及びその製造方法に関するものである。
【解決手段】本発明は、半導体素子及びその製造方法に関し、特に３次元リセスチャンネル構造を埋め込む下部ゲート電極を第１下部ゲート導電層、リセスチャンネル構造の埋込み時に発生するシームとその移動を防止する支持層及び第２下部ゲート導電層の積層構造で形成するように半導体素子を設計することで、３次元リセスチャンネル構造のトポロジー特性により、リセスチャンネル構造内に生成するシームと後続する熱処理工程によるシームの移動現象を最小化し、素子の動作特性を向上させることのできる技術である。 （もっと読む）

【課題】本発明は、簡単な工程で、完成品のばらつきをより抑制することができる半導体装置の製造方法を提供する。
【解決手段】本発明に係わる半導体装置では、素子形成領域１５０の上面にゲート絶縁膜２ａを介してゲート電極３ａが形成され、また第一のソース・ドレイン領域５が形成され、またスクライブ領域１６０表面内に第一のソース・ドレイン領域５と同等の不純物濃度を有する不純物領域５ｐが形成された、半導体基板１を用意する。次に、不純物領域５ｐの抵抗値を測定する。次に、素子形成領域１５０の表面内に第二のソース・ドレイン領域７を形成する。ここで、当該第二のソースドレイン領域７を形成するための不純物イオン注入処理は、上記不純物領域５ｐの抵抗値の結果に応じて、注入される不純物の濃度を変化させる処理である。 （もっと読む）

【課題】リーク電流が少なく、適切なしきい値を有する半導体装置と製造方法を提供する。
【解決手段】第１ソース・ドレイン領域９，１０の間のｐ型半導体領域上に形成されたアモルファス層またはエピタキシャル層を有する第１ゲート絶縁膜５と、第１ゲート絶縁膜上に形成され４．３ｅＶ以下の仕事関数を有する第１金属の単体層である第１金属層６ａ、および第１金属層上に形成され第１金属と異なる第２金属とIV族半導体との化合物を含む第１化合物層６ｂの積層構造を有する第１ゲート電極６と、を有するｎチャネルＭＩＳトランジスタ１００と、第２ソース・ドレイン領域１９，２０と、第２ソース・ドレイン領域の間のｎ型半導体領域上に形成された第２ゲート絶縁膜１５と、第２ゲート絶縁膜上に形成され、第１化合物層と同じ組成の化合物を含む第２化合物層１６を有する第２ゲート電極１６と、を有するｐチャネルＭＩＳトランジスタ２００と、を備えている。 （もっと読む）

【課題】ＣＶＤ法により上部電極を成膜する際の下地層へのダメージを防止する半導体装置の製造方法および半導体装置を提供する。
【解決手段】半導体基板１１上の層間絶縁膜１６に設けられた凹部１７の内壁を覆う状態で、層間絶縁膜１６上にゲート絶縁膜１８を形成する工程と、ゲート絶縁膜１８上に、仕事関数を制御する第１ゲート電極層１９ａを形成する第１工程と、第１ゲート電極層１９ａ上に、下地層へのバリア性を有する第２ゲート電極層１９ｂを形成する第２工程と、第２ゲート電極層１９ｂが設けられた凹部１７を埋め込む状態で、第２ゲート電極層１９ｂ上に、化学的気相成長法により、第１ゲート電極層１９ａよりも抵抗の低い第３ゲート電極層１９ｃを形成する第３工程とを行うことを特徴とする半導体装置の製造方法と半導体装置である。 （もっと読む）

【課題】ポリメタルゲート配線のシリコン膜のパターニングに際して、ダミーウエハを用いずに、且つ、チャンバー内の下部電極のダメージを伴うことなく、チャンバーのドライクリーニングを行う半導体装置の製造方法を提供する。
【解決手段】ポリシリコン膜の表面にシリコン窒化膜を有するウエハをチャンバー内に搬送し（ステップＳ１）、下部電極上に搭載した後に、まず、チャンバーのドライクリーニングを行い（ステップＳ２）、チャンバー内壁に付着したシリコン系の反応生成物を除去する。次いで、ウエハのドライエッチングを行い、シリコン窒化膜およびポリシリコン膜をパターニングする（ステップＳ３）。パターニング後に下部電極からウエハを取り外し、チャンバー外に搬出する（ステップＳ４）。この処理をウエハ毎に繰り返す。 （もっと読む）

【課題】電界効果トランジスタに用いられる多結晶シリコン膜のみならず、多結晶質の膜からなるゲート電極を形成する工程において、当該ゲート電極に発生する結晶粒を容易に評価することのできる検査技術を提供する。
【解決手段】半導体基板の主面上に形成された多結晶シリコン膜の表面を原子間力顕微鏡を用いてプローブ走査し、入力信号と出力信号との位相遅延を測定することによって得られた位相遅延を濃淡の位相モード像で表した後、位相モード像を画像処理して多結晶シリコン膜のシリコン結晶粒１３の大きさを算出する。得られたシリコン結晶粒１３の大きさから、多結晶シリコン膜を加工して形成されるゲート電極のライン端ラフネスまたはライン幅ラフネスを評価する。 （もっと読む）

【課題】本発明は、トランジスタ特性を向上させることができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上に形成された凸型形状の半導体層４０と、半導体基板上に形成され、半導体層の下部が埋没する程度の膜厚を有する絶縁膜５０と、半導体層のうち対向する１組の両側面に、ゲート絶縁膜６０を介して形成されたゲート電極１００と、半導体層内において、ゲート電極が形成されていない側面側に形成されたソース領域及びドレイン領域２００とを備え、半導体層のうち、少なくともゲート電極によって覆われた中央部の表面より、中央部を除く周辺部の表面が、外側に位置するように形成されている。 （もっと読む）

【課題】ドープしたポリシリコン膜及びチタンシリサイド膜からなるゲート電極表面が再酸化する際、チタンシリサイド膜の非正常的な酸化を防止できる半導体素子のゲート電極形成方法を提供する。
【解決手段】半導体基板上にゲート酸化膜及びポリシリコン膜を形成する段階、前記ポリシリコン膜上に第１ＴｉＳｉｘ膜を蒸着する段階、前記第１ＴｉＳｉｘ膜上にシリコン膜を蒸着する段階、前記シリコン膜上に第２ＴｉＳｉｘ膜を蒸着する段階、熱処理によって、前記第１ＴｉＳｉｘ膜、前記シリコン膜及び前記第２ＴｉＳｉｘ膜からシリコン過剰状態のＴｉＳｉ_２膜を形成する段階、前記ＴｉＳｉ_２膜上に絶縁膜を蒸着する段階、前記絶縁膜、ＴｉＳｉ_２膜、ポリシリコン膜及びゲート酸化膜をパターニングして、ＴｉＳｉ_２膜／ポリシリコン膜の積層構造のゲート電極を形成する段階、ゲート再酸化を行う段階を含む構成とする。 （もっと読む）

【課題】ゲート電極パターニング後の絶縁膜の損傷を簡便に高感度で検出する。
【解決手段】半導体基板１上にゲート絶縁膜３を形成してその上にゲート電極４を形成した後、ゲート電極４上とゲート電極４形成後のゲート絶縁膜３上に測定用電極５を形成する。そして、測定用電極５と半導体基板１の間に電圧を印加し、そのときの電流を測定する。ゲート電極４形成後のゲート絶縁膜３に損傷６が生じている場合には、測定用電極５と半導体基板１の間にリーク電流が流れるようになるため、それを基にゲート絶縁膜３の損傷６の評価を行う。 （もっと読む）