【課題】 トランジスタのソースおよびドレイン層上に形成されたシリサイド膜がソースおよびドレイン層の接合部を突き抜けることを抑制する半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、シリコンを有する半導体基板１０の主面上に半導体領域Ｓと絶縁体領域Ｉとを形成し、半導体領域および絶縁体領域上にシリコンを主成分とする半導体膜９０を堆積し、シリコンと反応することによってシリサイド膜を形成する金属膜１００を半導体膜上に堆積し、半導体基板を熱処理することによって半導体領域では金属膜と半導体膜および該半導体膜の下の半導体領域のシリコンとを反応させて第１のシリサイド膜１１０を形成し、絶縁体領域では金属膜と半導体膜のシリコンとを反応させて第２のシリサイド膜１２０を形成し、第１のシリサイド膜および第２のシリサイド膜におけるシリコンと金属との組成の相違に基づいて、第２のシリサイド膜を選択的に除去する。 （もっと読む）

【課題】ソース・ドレイン領域の占有面積が小さい半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１９１０は、素子分離領域１０１と活性領域１０２とを有する半導体基板１００と、活性領域１０２上にゲート絶縁膜１０３を介して設けられ、側壁の少なくとも一部がゲート電極側壁絶縁膜１０５で覆われたゲート電極１０４と、ゲート電極１０４の両側にゲート電極側壁絶縁膜１０５を介してそれぞれ設けられたソース領域１０６およびドレイン領域１０６とを備えている。ソース領域１０６およびドレイン領域１０６の少なくとも一方は、コンタクト配線と接触するための第２の面を有し、第２の面は、第１の面ＡＡ’に対して傾いており、第２の面は、素子分離領域の表面と８０度以下の角度で交差する。 （もっと読む）

【課題】 半導体基板４上にシリコン酸化膜５を介して例えばゲ−ト電極２を形成するに際し、このゲ−ト電極２を複数の多結晶シリコン層６の積層体で構成する。ゲ−ト電極２の部分は、非晶質層の堆積工程とこの非晶質材料の結晶化（再結晶化）工程とを有する薄膜の製造方法により形成する。この際、１回に成膜する非晶質層の厚さが不良事象に応じて決定される臨界応力値によって規定される厚み以下であるように非晶質層の堆積を複数回に分割して行い、各非晶質層の堆積工程後毎に非晶質材料を結晶化させ、かつ非晶質層堆積工程と非晶質材料結晶化工程を繰り返すことにより必要な膜厚の多結晶層６の積層構造体を得る。
【解決手段】 半導体装置の電気特性の劣化と、層間剥離，層内での割れ等の不良を防止し、かつ多結晶材料層の積層により、所望厚さで小粒径の多結晶層が得られる。 （もっと読む）

単結晶のチタン酸ストロンチウム又はチタン酸バリウム（１０）のボディを有するＭＯＳ（Metal-Oxide-Semiconductor）デバイスが提供され、ボディは、絶縁領域に隣接するドープされた半導体領域（２４）を備えている。ボディは、絶縁領域により、半導体領域から分離した、ドープされた導通領域を、さらに備えていてもよい。様々な手法でドープされた場合の単結晶チタン酸ストロンチウムの材料特性は、ＭＯＳスタックの絶縁構成部、導通構成部、及び、半導体構成部を提供するために、用いられる。有利なことに、単一のボディを用いることにより、スタック構成部の間のインターフェースレイヤの存在を回避することができ、電界効果トランジスタなどのＭＯＳデバイスの特性を改善する。
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【課題】 多結晶Ｓｉ膜と高誘電率絶縁膜との界面特性を簡単な手段を適用することで改善し、高誘電率ゲート絶縁膜を用いたＭＯＳ−ＦＥＴに於ける閾値電圧Ｖ_thがシフトする問題を解消しようとする。
【解決手段】 ＳｉＯ₂ に比較して高い誘電率の材料、例えばＨｆＯ₂ からなるゲート絶縁膜３ＧをもつＭＯＳ−ＦＥＴを製造する工程に於いて、ゲート電極用の多結晶Ｓｉ膜３を成膜後のゲート加工前の状態で高誘電率絶縁膜２と多結晶Ｓｉ膜３との界面特性を改善する為に酸化雰囲気中で熱処理を行う工程が含まれてなることを特徴とする。 （もっと読む）

【課題】 基板バイアス電圧を印加することなく、正確且つ確実な低温動作を実現する構成を有する電界効果トランジスタを提供する。
【解決手段】 本発明の実施の一形態に係る電界効果トランジスタは、３００Ｋ以下の温度条件で動作することが想定された電界効果トランジスタであって、４．０５未満の仕事関数ＷＦｎを有するゲート電極材により形成されたゲート電極を備えているｎチャネル電界効果トランジスタを含むものである。また、本発明の実施の一形態に係る電界効果トランジスタは、５．１７を超える仕事関数ＷＦｐを有するゲート電極材により形成されたゲート電極を備えているｐチャネル電界効果トランジスタを含み得るものである。 （もっと読む）

【課題】半導体装置の製造方法において、高誘電体材料膜を選択的に容易にエッチングできるようにすること。
【解決手段】シリコン基板１０４の上に、少なくとも高誘電体材料膜１０６を含む絶縁膜１０６，１１１を形成し、絶縁膜１０６，１１１上にゲート電極層１０９を形成し、ゲート電極層１０９をパターニングしてゲート電極１０９を形成し、ゲート電極１０９以外の高誘電体材料膜１０６を、フッ素化合物を含む強酸水溶液で除去する半導体装置の製造方法。 （もっと読む）

【課題】 向上した調節能力と高い品質係数Ｑとを有するバラクタ及びその製造方法を提供すること。
【解決手段】 本発明は、向上した調節能力と高い品質係数Ｑとを有するバラクタ２２、及び、バラクタ２２を製造する方法を提供する。本発明の方法は、従来のＣＭＯＳ処理スキーム又はＢｉＣＭＯＳ処理スキームに組み込むことができる。この方法は、第１の導電型の半導体基板１２と、該基板１２の上部領域１１の下方に配置された、第２の導電型のサブコレクタ１４又は分離ウェル（すなわち、ドープ領域）とを含む構造体であって、該第１の導電型は、第２の導電型とは異なる構造体を準備するステップを含む。次に、複数の分離領域１６が、基板１２の上部領域１１内に形成され、次いで、ウェル領域が、基板１２の上部領域１１内に形成される。場合によっては、本発明のプロセスのこの時点で、ドープ領域１４が形成される。ウェル領域は、第２の導電型の外側ウェル領域２０Ａ及び２０Ｃと、第１の導電型の内側ウェル領域２０Ｂとを含む。ウェル領域の各々のウェルは、分離領域１６によって上面で分離される。次に、内側ウェル領域２０Ｂの上方に、少なくとも第１の導電型のゲート導体２６を有する電界効果トランジスタが形成される。 （もっと読む）

【課題】 ボイドのないゲート電極を具備したトランジスタの製造方法を提供する。
【解決手段】 半導体基板上にゲート酸化膜を形成した後、前記ゲート酸化膜の上部にゲート電極用ポリシリコン膜を蒸着する。次いで、前記ポリシリコン膜にｐ型不純物をイオン注入し、前記ポリシリコン膜の所定厚さほどを化学機械的研磨方法で除去する。 （もっと読む）

【課題】 低抵抗でゲート空乏化が起こらず、高温において安定であるとともに、仕事関数が制御されたゲート電極を有するＣＭＩＳデバイスを提供する。
【解決手段】 素子分離領域を有する半導体基板と、前記半導体基板に形成されたソース／ドレイン領域、前記半導体基板上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するｐ型ＭＩＳトランジスタと、前記半導体基板に形成されたソース／ドレイン領域、前記半導体基板上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するｎ型ＭＩＳトランジスタとを具備するＣＭＩＳデバイスである。前記ｐ型ＭＩＳトランジスタにおける前記ゲート電極は、少なくとも前記ゲート絶縁膜との界面に第１の金属を有し、前記ｎ型ＭＩＳトランジスタにおける前記ゲート電極は、少なくとも前記ゲート絶縁膜との界面に、前記第１の金属のホウ化物を有することを特徴とする。 （もっと読む）

本発明は、それぞれ金属及びさらなる元素の両方を含む化合物の第１及び第２の導電材料を有するゲート領域（１Ｄ，２Ｄ）を持つＮＭＯＳＴ１及びＰＭＯＳＴ２を備えるＣＭＯＳ装置（１０）に関する。本発明によれば第１及び第２の導電材料は共に前記金属としてモリブデンとタングステンとを含む群から選択される金属を含む化合物を有し、前記第１の導電材料は前記さらなる元素として酸素を有し、前記第２の導電材料は前記さらなる元素としてカルコゲナイドを有する。本発明はこのような装置の魅力的な製造方法を提供する。
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ゲート誘電体と、アルミナイドを含む金属ゲート電極とを有する半導体デバイスについて示した。
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【課題】 電気的特性に優れた半導体装置を提供する。また、低温でゲートリーク電流量を小さくすることのできる半導体装置の製造方法を提供する。
【解決手段】 シリコン基板１の上には、第１の絶縁膜５と、窒素を含む第２の絶縁膜６とからなるゲート絶縁膜が形成されている。また、ゲート絶縁膜の上にはゲート電極８が形成されている。そして、ゲート絶縁膜およびゲート電極８の側壁部には、第２の絶縁膜６に含まれる窒素濃度よりも高濃度の窒素を含むシリコン酸窒化膜１１が形成されており、第２の絶縁膜６とシリコン酸窒化膜１１が接触するゲート電極８の下端部付近での窒素濃度は周囲の窒素濃度よりも高くなっている。第２の絶縁膜６は５ａｔｍ％〜２０ａｔｍ％の濃度の窒素を含むことが好ましく、シリコン酸窒化膜１１は、第２の絶縁膜６に含まれる窒素濃度の１．１倍〜２．０倍の窒素を含むことが好ましい。 （もっと読む）

【課題】本発明はＰＭＯＳを具備する半導体素子を形成する方法を提供する。
【解決手段】前記方法によると、半導体基板の全面上にポリシリコン膜を形成する。前記ポリシリコン膜にＰ型不純物をドーピングする。熱処理工程を進行する。そして、前記Ｐ型不純物がドーピングされたポリシリコン膜の上部を第１厚さだけ除去する。これによって、漏洩電流を防止して、素子の速度を向上させることができるＰＭＯＳを具備する半導体素子を形成することができる。 （もっと読む）

【課題】シリサイド化金属ゲートと、シリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物と、同ゲート構造物を製造する方法と、を提供する。
【解決手段】シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を提供する。詳しくは、広義に、第一の厚さを有する第一のシリサイド金属のシリサイド化金属ゲートと、隣接する第二の厚さを有する第二の金属のシリサイド化ソース領域およびドレイン領域とを含み、第二の厚さは第一の厚さより薄く、シリサイド化ソース領域およびドレイン領域は少なくともシリサイド化金属ゲートを含むゲート領域の端に位置合わせした半導体構造物を提供する。さらに、シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を製造する方法も提供する。 （もっと読む）

【課題】 ゲート電極材料膜形成時に形成されたゲート電極材料膜／高誘電率ゲート絶縁膜の界面における寄生低誘電率界面層を還元し、ゲート絶縁膜の薄膜化を実現する。
【解決手段】 シリコン基板１上に下部界面層４としてのシリコン酸窒化膜４を形成し、その上に高誘電率ゲート電極５としてのＨｆアルミネート膜を形成する。Ｈｆアルミネート膜５上にゲート電極材料膜７としてのポリシリコン膜をＬＰＣＶＤ法により５７０℃以上の温度で形成する。その後、ゲートドーパント９を注入する前に、９５０℃以上１０５０℃未満の温度で熱処理（ＰＧＡ処理）８を行う。 （もっと読む）

【課題】 メタルゲート及びhigh-kゲート絶縁膜を有するCMOSにおいて、nMOS及びpMOSトランジスタの低しきい値化を実現する。
【解決手段】 ｎ型MISFET形成領域11のゲート絶縁膜3aはHfO₂膜であり、メタルゲート電極4aは、TiN膜と、ゲート絶縁膜との界面に生成されたにゲート電極に含まれるIV族遷移金属と酸素を含むがシリコンは含まない界面層とからなり、その仕事関数はｎ型MISFETのゲート電極材料に適した4.0〜4.2eVである。ｐ型MISFET形成領域１２のゲート絶縁膜3bはHfSiO_２/HfO₂であり、メタルゲート電極4bはTiNと、ゲート絶縁膜との界面に形成されたにゲート電極に含まれるIV族遷移金属と酸素および金属的シリコン（Si⁰）からなる界面層とからなり、その仕事関数は、ｐ型MISFETのゲート電極材料に適した4.9eVとなっている。 （もっと読む）

【課題】 高誘電率ゲート絶縁膜を有する半導体装置の閾値電圧を高精度に制御する。
【解決手段】 シリコン基板１上層にｐ型ウェル３を形成する。ｐ型ウェル３の極表層に砒素イオン４を注入し、熱処理を行うことによりｐ型低濃度層５を形成する。基板１上にＨｆＡｌＯｘ膜７とポリシリコン膜８を積層する。ポリシリコン膜８をパターニングしてゲート電極８ａを形成する。ゲート電極８ａをマスクとして砒素イオン１０を注入してｎ型エクステンション領域１０ａを形成した後、ゲート電極８ａ側壁にサイドウォール１３を形成する。サイドウォール１３及びゲート電極８ａをマスクとして砒素イオン１４を注入してｎ型ソース／ドレイン領域１５ａを形成する。 （もっと読む）

【課題】 半導体装置の性能や信頼性を向上させる。
【解決手段】 ＣＭＩＳＦＥＴを有する半導体装置において、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａは、Ｐ、ＡｓまたはＳｂをドープしたシリコン膜をＮｉ膜と反応させることで形成されたニッケルシリサイド膜からなり、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂは、ノンドープのシリコンゲルマニウム膜をＮｉ膜と反応させることで形成されたニッケルシリコンゲルマニウム膜からなる。ゲート電極３１ａの仕事関数はＰ、ＡｓまたはＳｂをドープすることによって制御され、ゲート電極３１ｂの仕事関数はＧｅ濃度を調節することによって制御される。 （もっと読む）

【課題】 改善されたしきい電圧およびフラットバンド電圧の安定性を有するＣＭＯＳ構造を形成する方法およびそれにより生産されたデバイスを提供することにある。
【解決手段】 発明の方法は、ｎＦＥＴ領域とｐＦＥＴ領域とを有する半導体基板を設けるステップと、高ｋ誘電体の上に絶縁中間層を含む誘電体スタックを半導体基板の上に形成するステップと、ｐＦＥＴ領域から絶縁中間層を除去せずに、ｎＦＥＴ領域から絶縁中間層を除去するステップと、ｐＦＥＴ領域内に少なくとも１つのゲート・スタックを設け、ｎＦＥＴ領域内に少なくとも１つのゲート・スタックを設けるステップとを含む。絶縁中間層はＡｌＮまたはＡｌＯxＮyにすることができる。高ｋ誘電体は、ＨｆＯ2、ハフニウム・シリケート、またはハフニウム酸窒化シリコンにすることができる。絶縁中間層は、ＨＣｌ／Ｈ2Ｏ2過酸化水素溶液を含むウェット・エッチングによりｎＦＥＴ領域から除去することができる。 （もっと読む）