半導体装置及びその製造方法
【課題】 高誘電率ゲート絶縁膜を有する半導体装置の閾値電圧を高精度に制御する。
【解決手段】 シリコン基板１上層にｐ型ウェル３を形成する。ｐ型ウェル３の極表層に砒素イオン４を注入し、熱処理を行うことによりｐ型低濃度層５を形成する。基板１上にＨｆＡｌＯｘ膜７とポリシリコン膜８を積層する。ポリシリコン膜８をパターニングしてゲート電極８ａを形成する。ゲート電極８ａをマスクとして砒素イオン１０を注入してｎ型エクステンション領域１０ａを形成した後、ゲート電極８ａ側壁にサイドウォール１３を形成する。サイドウォール１３及びゲート電極８ａをマスクとして砒素イオン１４を注入してｎ型ソース／ドレイン領域１５ａを形成する。
【解決手段】 シリコン基板１上層にｐ型ウェル３を形成する。ｐ型ウェル３の極表層に砒素イオン４を注入し、熱処理を行うことによりｐ型低濃度層５を形成する。基板１上にＨｆＡｌＯｘ膜７とポリシリコン膜８を積層する。ポリシリコン膜８をパターニングしてゲート電極８ａを形成する。ゲート電極８ａをマスクとして砒素イオン１０を注入してｎ型エクステンション領域１０ａを形成した後、ゲート電極８ａ側壁にサイドウォール１３を形成する。サイドウォール１３及びゲート電極８ａをマスクとして砒素イオン１４を注入してｎ型ソース／ドレイン領域１５ａを形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高誘電率ゲート絶縁膜を有する半導体装置及びその製造方法に係り、特にＭＩＳＦＥＴの閾値電圧の制御に関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）等の半導体デバイスの高速化・微細化を実現するため、ゲート絶縁膜の薄膜化が行われてきた。しかし、従来ゲート絶縁膜として用いられたシリコン酸化膜やシリコン酸窒化膜（以下「シリコン酸化膜等」という。）を薄膜化するとゲートリーク電流が増加してしまうという問題があった。この問題を解決するため、ゲート絶縁膜として高誘電率膜（以下「高誘電率ゲート絶縁膜」という。）を採用する手法が提案されている。
【０００３】
また、Ｐ型不純物領域を形成することにより、ＭＯＳトランジスタの閾値電圧を制御する手法が提案されている（例えば、特許文献１参照。）。
【０００４】
【特許文献１】特開２００２−３１３９５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、本発明者の検討の結果、ＭＩＳＦＥＴのゲート絶縁膜として高誘電率ゲート絶縁膜を用いると、シリコン酸化膜等を用いた場合と比較して、ＭＩＳＦＥＴの閾値電圧が更に高くなってしまうという問題があることが分かった。１つの原因として、高誘電率ゲート絶縁膜に含まれる金属と、ゲート電極に含まれるＳｉとが反応するためと考えられる。また、別の原因として、高誘電率ゲート絶縁膜に含まれる金属が、ソース／ドレイン領域形成用として基板に注入された砒素イオンやボロンイオンと反応するためと考えられる。
ＭＩＳＦＥＴの閾値電圧が高くなってしまうとトランジスタ駆動性能が低下してしまうため、閾値電圧を高精度に制御する必要がある。
【０００６】
本発明は、上記従来の課題を解決するためになされたもので、高誘電率ゲート絶縁膜を有する半導体装置の閾値電圧を高精度に制御することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、基板の上層に形成された第１導電型のウェルと、
前記ウェルのチャネル部分の極表層に形成され、前記ウェルよりも低い不純物濃度を有する第１導電型の低濃度層と、
前記低濃度層上に形成され、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜と、
前記高誘電率ゲート絶縁膜上に形成されたゲート電極と、
前記低濃度層を挟んで前記ウェルの上層に形成された第２導電型のソース／ドレイン領域とを備えたことを特徴とするものである。
【０００８】
本発明に係る半導体装置は、ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置であって、
ｎ型回路領域の基板の上層に形成されたｐ型ウェルと、
ｐ型回路領域の前記基板の上層に形成されたｎ型ウェルと、
前記ｐ型ウェルのチャネル部分の極表層に形成され、前記ｐ型ウェルよりも低い不純物濃度を有するｐ型低濃度層と、
前記ｎ型ウェルのチャネル部分の極表層に形成され、前記ｎ型ウェルよりも低い不純物濃度を有するｎ型低濃度層と、
前記ｐ型及びｎ型低濃度層上に形成され、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜と、
前記高誘電率ゲート絶縁膜上に形成されたゲート電極と、
前記ｐ型低濃度層を挟んで前記ｐ型ウェルの上層に形成されたｎ型ソース／ドレイン領域と、
前記ｎ型低濃度層を挟んで前記ｎ型ウェルの上層に形成されたｐ型ソース／ドレイン領域とを備えたことを特徴とするものである。
【０００９】
本発明に係る半導体装置の製造方法は、基板内に第１導電型の不純物を注入してウェルを形成する工程と、
前記ウェルのチャネル部分の極表層に第２導電型の不純物を注入する工程と、
前記第２導電型の不純物を注入した後、前記基板上にシリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることによりゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記基板に第２導電型の不純物を注入してソース／ドレイン領域を形成する工程とを含むことを特徴とするものである。
【００１０】
本発明に係る半導体装置の製造方法は、ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置の製造方法であって、
前記ｎ型回路領域の基板上層にｐ型ウェルを形成し、前記ｐ型回路領域の基板上層にｎ型ウェルを形成する工程と、
前記ｐ型ウェルのチャネル部分の極表層にｎ型不純物を注入する工程と、
前記ｎ型ウェルのチャネル部分の極表層にｐ型不純物を注入する工程と、
前記ｎ型及びｐ型不純物を注入した後、前記基板上に、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることにより前記ｎ型及びｐ型回路領域にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記ｐ型ウェルにｎ型不純物を注入して、前記ｎ型回路領域にｎ型ソース／ドレイン領域を形成する工程と、
前記ゲート電極をマスクとして前記ｎ型ウェルにｐ型不純物を注入して、前記ｐ型回路領域にｐ型ソース／ドレイン領域を形成する工程とを含むことを特徴とするものである。
【００１１】
本発明に係る半導体装置の製造方法は、ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置の製造方法であって、
前記ｎ型回路領域の基板上層に、ボロンイオンを１×１０１３ａｔｏｍｓ／ｃｍ２のドーズ量で注入してｐ型ウェルを形成する工程と、
前記ｐ型回路領域の基板上層に、リンイオンを１×１０１３ａｔｏｍｓ／ｃｍ２のドーズ量で注入してｎ型ウェルを形成する工程と、
前記ｐ型ウェルのチャネル部分の極表層に、砒素イオン又はリンイオンを５〜８×１０１２ａｔｏｍｓ／ｃｍ２のドーズ量で注入する工程と、
前記ｎ型ウェルのチャネル部分の極表層に、ボロンイオンを３〜５×１０１２ａｔｏｍｓ／ｃｍ２のドーズ量で注入する工程と、
熱処理を行って前記極表層に注入された砒素イオンとボロンイオンを拡散させることにより、前記ｐ型ウェルのチャネル部分の極表層にｐ型低濃度層を形成すると共に、前記ｎ型ウェルのチャネル部分の極表層にｎ型低濃度層を形成する工程と、
前記熱処理を行った後、前記基板上に、ＨｆＡｌＯｘ膜を形成する工程と、
前記ＨｆＡｌＯｘ膜上にゲート電極となるポリシリコン膜を形成する工程と、
前記ポリシリコン膜及び前記ＨｆＡｌＯｘ膜をパターニングすることにより、前記ｐ型及びｎ型低濃度層上に前記ＨｆＡｌＯｘ膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記ｐ型ウェルにｎ型不純物を注入して、前記ｎ型回路領域にｎ型ソース／ドレイン領域を形成する工程と、
前記ゲート電極をマスクとして前記ｎ型ウェルにｐ型不純物を注入して、前記ｐ型回路領域にｐ型ソース／ドレイン領域を形成する工程とを含むことを特徴とするものである。
【発明の効果】
【００１２】
本発明は以上説明したように、ウェル領域のチャネル部分の極表層に低い不純物濃度を有する低濃度層を形成することにより、高誘電率ゲート絶縁膜を有する半導体装置の閾値電圧を高精度に制御することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００１４】
実施の形態１．
図１は、本発明の実施の形態１による半導体装置を説明するための断面図である。具体的には、図１は、ｎ型チャネルＭＩＳＦＥＴを説明するための断面図である。
図１に示すように、シリコン基板１の活性領域を分離する素子分離２が形成されている。シリコン基板１上層にはｐ型ウェル３が形成されている。ｐ型ウェル３のチャネル部分の極表層にはｐ型低濃度層５が形成されている。詳細は後述するが、このｐ型低濃度層５は、ｎ型不純物のカウンタードープにより形成され、周りのｐ型ウェル３よりも低い不純物濃度を有している。チャネル部分の極表層にｐ型低濃度層５を形成することにより、ＭＩＳＦＥＴの閾値電圧の制御を高精度に行うことができる（後述）。ｐ型低濃度層５の深さは、シリコン基板１表面から数ｎｍ〜１０ｎｍ程度である。これよりも深い位置では、ｐ型ウェル３により相殺される。ｐ型低濃度層５上にはシリコン酸化膜６ａが形成され、その上にシリコン酸化膜６ａよりも高い比誘電率を有する高誘電率ゲート絶縁膜７ａとしてのＨｆＡｌＯｘ膜が形成されている。
ＨｆＡｌＯｘ膜７ａ上にはポリシリコン膜からなるゲート電極８ａが形成されている。ゲート電極８ａの側壁にはダメージ防止用のシリコン酸化膜１２を介してシリコン窒化膜からなるサイドウォール１３が形成されている。サイドウォール１３下のウェル３上層には、ｐ型低濃度層５ａを挟むようにｎ型エクステンション領域１１ａが形成されている。さらに、このｎ型エクステンション領域１１ａと接続するｎ型ソース／ドレイン領域１５ａがウェル３上層に形成されている。
【００１５】
次に、上記半導体装置の製造方法について説明する。
図２は、本実施の形態１による半導体装置の製造方法を説明するための工程断面図である。具体的には、図２は、ｎ型チャネルＭＩＳＦＥＴの製造方法を説明するための工程断面図である。
先ず、図２（ａ）に示すように、ｐ型シリコン基板１にＳＴＩ（shallow trench isolation）法を用いて、酸化膜からなる素子分離２を形成する。そして、素子分離２で分離された活性領域にｐ型不純物としてのボロンイオンを、例えば、ドーズ量：１×１０１３ａｔｏｍｓ／ｃｍ２、加速電圧：１３０ｅｋＶで注入し、その後に熱処理を行うことにより、ｐ型ウェル３を形成する。
【００１６】
次に、図２（ｂ）に示すように、ｐ型ウェル３の極表層、すなわち、ｐ型ウェル３のチャネル領域となる部分（以下「チャネル部分」という。）の極表層に、ｎ型不純物４としての砒素イオンを、例えば、ドーズ量：５〜８×１０１２ａｔｏｍｓ／ｃｍ２、加速電圧：８０ｅｋＶで注入する。その後、８５０℃の温度で３０秒程度の熱処理を行うことにより、砒素イオン４が拡散し、図２（ｃ）に示すように、ｐ型ウェル３の極表層に、ｐ型ウェル３よりも低い不純物濃度を有するｐ型低濃度層５が形成される。詳細は後述するが、このｐ型低濃度層５ａが、高誘電率ゲート絶縁膜７を有するＭＩＳＦＥＴの閾値電圧を高精度に制御することを可能にする。
【００１７】
次に、図２（ｃ）に示すように、ｐ型低濃度層５上にシリコン酸化膜６を熱酸化法により、例えば、０．７ｎｍ〜１．０ｎｍの膜厚で形成する。そして、シリコン酸化膜６上に、該シリコン酸化膜６よりも高い比誘電率を有する高誘電率ゲート絶縁膜７としてＨｆＡｌＯｘ膜を、例えば、１．２ｎｍ〜２．５ｎｍの膜厚で形成する。さらに、ＨｆＡｌＯｘ膜７上にゲート電極となるポリシリコン膜８をシランガスを材料として、例えば、１２５ｎｍ程度の膜厚で形成する。図示しないが、ポリシリコン膜８にゲートドーパントとしてのリンイオンを、例えば、ドーズ量：１×１０１６ａｔｏｍｓ／ｃｍ２で注入する。その後、熱処理を行うことにより、ポリシリコン膜８におけるゲートドーパントが拡散する。さらに、ポリシリコン膜８上にレジストパターン９をリソグラフィ技術により形成する。
【００１８】
続いて、レジストパターン９をマスクとしてポリシリコン膜８、ＨｆＡｌＯｘ膜７及びシリコン酸化膜６を順次エッチングする。その後、レジストパターン９を除去すると、図２（ｄ）に示すように、シリコン基板１のｐ型低濃度層５上にゲート絶縁膜６ａ，７ａを介してゲート電極８ａが形成される。すなわち、ゲート絶縁膜６ａ直下のチャネル領域の極表層にｐ型低濃度層５が位置する。そして、ゲート電極８ａをマスクとして用いて、ｎ型不純物としての砒素イオン１０を、例えば、加速電圧：２ｋｅＶ、ドーズ量：１×１０１５ａｔｏｍｓ／ｃｍ２で注入して、ｎ型不純物層１１を形成する。その後、熱処理を行う。これにより、ｎ型不純物層１１における砒素イオンが活性化して、図２（ｅ）に示すように、シリコン基板１上層にｎ型エクステンション領域１１ａが形成される。
【００１９】
次に、基板１全面にダメージ防止用のシリコン酸化膜１２を、例えば、２ｎｍの膜厚で形成する。そして、シリコン酸化膜１２上にシリコン窒化膜１３を、例えば、５０ｎｍ〜８０ｎｍの膜厚で形成する。続いて、シリコン窒化膜１３とシリコン酸化膜１２を異方性エッチングする。これにより、図２（ｅ）に示すように、ゲート電極８ａの側壁を覆うサイドウォール１３が自己整合的に形成される。次に、サイドウォール１３及びゲート電極８ａをマスクとして用いて、ｎ型不純物としての砒素イオン１４を、例えば、加速電圧：３５ｋｅＶ、ドーズ量：５×１０１５ａｔｏｍｓ／ｃｍ２で注入して、ｎ型不純物層１５を形成する。その後、熱処理を行う。これにより、ｎ型不純物層１５における砒素イオンが活性化して、図２（ｆ）に示すように、シリコン基板１上層にｎ型エクステンション領域１１よりも高濃度のｎ型ソース／ドレイン領域１５ａが形成される。
【００２０】
以上説明したように、本実施の形態１では、ｐ型ウェル３を形成した後、ｐ型ウェル３のチャネル部分の極表層に砒素イオン４を注入し熱処理を行うことにより、該極表層にｐ型ウェル３よりも低い不純物濃度を有するｐ型低濃度層５を形成した。これにより、金属を含有するＨｆＡｌＯｘ膜をゲート絶縁膜として用いた場合でも、ＭＩＳＦＥＴの閾値電圧を制御することができる。従って、高誘電率ゲート絶縁膜を有する半導体装置の閾値電圧を高精度に制御することができる。
【００２１】
なお、本実施の形態１では、ｎ型チャネルＭＩＳＦＥＴについて説明したが、ｐ型チャネルＭＩＳＦＥＴに対しても本発明を適用することができる。この場合、素子分離２形成後に、リンイオンをドーズ量：１×１０１３ａｔｏｍｓ／ｃｍ２、加速電圧：３００ｅｋＶで注入し、熱処理を行うことによりｎ型ウェルを形成する。その後、ｎ型ウェルのチャネル部分の極表層にｐ型不純物としてのボロンイオンを、例えば、ドーズ量：３〜５×１０１２ａｔｏｍｓ／ｃｍ２、加速電圧：１５ｅｋＶで注入し、熱処理を行うことによりｐ型低濃度層を形成する。以後、後述する実施の形態２のＰＭＩＳ領域と同様の手法で、ＭＩＳＦＥＴを形成する。
【００２２】
また、本実施の形態１では、ＬＤＤ構造を有するＭＩＳＦＥＴについて説明したが、ＬＤＤ構造を有しないＭＩＳＦＥＴに対しても本発明を適用することができる（後述する実施の形態２についても同様）。この場合、ゲート電極パターニング後に、ゲート電極８ａをマスクとしてｎ型ソース／ドレイン領域形成用のｎ型不純物をシリコン基板１に注入する。
【００２３】
また、シリコン酸化膜６の代わりに、シリコン窒化膜やシリコン酸窒化膜を用いることができる。さらに、高誘電率ゲート絶縁膜７として、ＨｆＡｌＯｘ膜（Ｈｆアルミネート膜）以外に、ハフニア膜（ＨｆＯ２膜）、Ｈｆシリケート膜（ＨｆＳｉＯｘ膜）、或いはアルミナ膜（Ａｌ２Ｏ３膜）、或いはこれらを窒化処理した膜を用いることができる。また、シリコン酸化膜６を形成することなく、シリコン基板１上に高誘電率ゲート絶縁膜７を直接形成してもよい（後述する実施の形態２についても同様）。
【００２４】
また、ゲート電極材料膜８としてポリシリコン膜の代わりに、ポリシリコンゲルマニウム膜を用いることができる（後述する実施の形態２についても同様）。
【００２５】
また、ｐ型低濃度層５を形成するために、砒素イオン４を注入する代わりに、リンイオンを、例えば、ドーズ量：５〜８×１０１２ａｔｏｍｓ／ｃｍ２、加速電圧：３５ｅｋＶで注入することができる（後述する実施の形態２についても同様）。この場合も、同じ深さのｐ型低濃度層が得られる。
【００２６】
実施の形態２．
図３は、本発明の実施の形態２による半導体装置を説明するための断面図である。具体的には、相補型半導体装置であるＣＭＩＳＦＥＴを説明するための断面図である。
図３に示すように、シリコン基板２１の活性領域を分離する素子分離２２が形成されている、この素子分離２２によりＮＭＩＳ領域とＰＭＩＳ領域が区画されている。ＮＭＩＳ領域のシリコン基板２１上層にはｐ型ウェル２３が形成されており、ＰＭＩＳ領域のシリコン基板２１上層にはｎ型ウェル２４が形成されている。ｐ型ウェル２３のチャネル部分の極表層にはｐ型低濃度層２７が形成され、ｎ型ウェル２４のチャネル部分の極表層にはｎ型低濃度層３０が形成されている。詳細は後述するが、ｐ型低濃度層２７及びｎ型低濃度層３０はｎ型及びｐ型不純物のカウンタードープにより形成され、周りのｐ型ウェル２３及びｎ型ウェル２４よりも低い不純物濃度を有している。チャネル部分の極表層にｐ型低濃度層２７及びｎ型低濃度層３０を形成することにより、ｎ型チャネルＭＩＳＦＥＴ及びｐ型チャネルＭＩＳＦＥＴの閾値電圧の制御を高精度に行うことができる（後述）。ｐ型低濃度層２７及びｎ型低濃度層３０の深さは、シリコン基板２１表面から数ｎｍ〜１０ｎｍ程度である。これよりも深い位置では、ｐ型ウェル２３及びｎ型ウェル２４により相殺される。ｐ型低濃度層２７及びｎ型低濃度層３０上にはそれぞれシリコン酸化膜３１ａが形成され、その上にシリコン酸化膜３１ａよりも高い比誘電率を有する高誘電率ゲート絶縁膜３２ａとしてのＨｆＡｌＯｘ膜が形成されている。
【００２７】
ＨｆＡｌＯｘ膜３２ａ上にはポリシリコン膜からなるゲート電極３３ａが形成されている。ゲート電極３３ａの側壁にはダメージ防止用のシリコン酸化膜４１を介してシリコン窒化膜からなるサイドウォール４２が形成されている。
ＮＭＩＳ領域におけるサイドウォール４２下のｐ型ウェル２３上層には、ｐ型低濃度層２７を挟むようにｎ型エクステンション領域３７ａが形成されている。さらに、このｎ型エクステンション領域３７ａと接続するｎ型ソース／ドレイン領域４５ａがｐ型ウェル２３上層に形成されている。
また、ＰＭＩＳ領域におけるサイドウォール４２下のｎ型ウェル２４上層には、ｎ型低濃度層３０を挟むようにｐ型エクステンション領域４０ａが形成されている。さらに、このｐ型エクステンション領域４０ａと接続するｐ型ソース／ドレイン領域４８ａがｎ型ウェル２４上層に形成されている。
【００２８】
次に、上記半導体装置の製造方法について説明する。
図４〜図６は、本実施の形態２による半導体装置の製造方法を説明するための工程断面図である。より詳細には、相補型半導体装置であるＣＭＩＳＦＥＴの製造方法を説明するための工程断面図である。
【００２９】
先ず、図４（ａ）に示すように、ｐ型シリコン基板２１にＳＴＩ法を用いて素子分離２２を形成する。そして、素子分離２２で分離されたｎ型チャネルＭＩＳＦＥＴ領域（以下「ＮＭＩＳ領域」という。）の活性領域に、ｐ型不純物としてのボロンイオンを、ドーズ量：１×１０１３ａｔｏｍｓ／ｃｍ２、加速電圧：１３０ｅｋＶで注入し、熱処理を行うことによりｐ型ウェル２３を形成する。また、ｐ型チャネルＭＩＳＦＥＴ領域（以下「ＰＭＩＳ領域」という。）の活性領域に、ｎ型不純物としてのリンイオンを、例えば、ドーズ量：１×１０１３ａｔｏｍｓ／ｃｍ２、加速電圧：３００ｅｋＶで注入し、その後に熱処理を行うことにより、ｎ型ウェル２４を形成する。なお、１回の熱処理でｐ型不純物とｎ型不純物を拡散させることができる。
【００３０】
次に、図４（ｂ）に示すように、リソグラフィ技術を用いてＰＭＩＳ領域を覆うレジストパターン２５を形成する。そして、ｐ型ウェル２３の極表層、すなわち、ｐ型ウェル２３のチャネル部分の極表層に、ｎ型不純物２６としての砒素イオンを、例えば、ドーズ量：５〜８×１０１２ａｔｏｍｓ／ｃｍ２、加速電圧：８０ｅｋＶで注入する。その後、レジストパターン２５を除去する。
【００３１】
次に、図４（ｃ）に示すように、リソグラフィ技術を用いてＮＭＩＳ領域を覆うレジストパターン２８を形成する。そして、ｎ型ウェル２４の極表層、すなわち、ｎ型ウェル２４のチャネル部分の極表層に、ｐ型不純物２９としてのボロンイオンを、例えば、ドーズ量：３〜５×１０１２ａｔｏｍｓ／ｃｍ２、加速電圧：１５ｅｋＶで注入する。さらに、レジストパターン２８を除去した後に、８５０℃の温度で３０秒程度の熱処理を行うことにより、図５（ａ）に示すように、ｐ型ウェル２３の極表層にｐ型低濃度層２７が形成され、ｎ型ウェル２４の極表層にｎ型低濃度層３０が形成される。
【００３２】
次に、図５（ａ）に示すように、シリコン基板２１上にシリコン酸化膜３１を熱酸化法により、例えば、０．７ｎｍ〜１．０ｎｍの膜厚で形成する。そして、シリコン酸化膜３１上に、該シリコン酸化膜３１よりも高い比誘電率を有する高誘電率ゲート絶縁膜３２としてＨｆＡｌＯｘ膜を、例えば、１．２ｎｍ〜２．５ｎｍの膜厚で形成する。さらに、ＨｆＡｌＯｘ膜３２上にゲート電極となるポリシリコン膜３３をシランガスを材料として、例えば、１２５ｎｍ程度の膜厚で形成する。
その後、図示しないが、ＰＭＩＳ領域をレジストパターンでマスクし、ＮＭＩＳ領域のポリシリコン膜３３にゲートドーパントとしてのリンイオンを、例えば、ドーズ量：１×１０１６ａｔｏｍｓ／ｃｍ２で注入する。同様の手法を用いて、ＮＭＩＳ領域をレジストパターンでマスクし、ＰＭＩＳ領域のポリシリコン膜３３にゲートドーパントとしてのボロンイオンを、例えば、ドーズ量：３×１０１５ａｔｏｍｓ／ｃｍ２で注入する。熱処理を行うことにより、ポリシリコン膜３３におけるゲートドーパントが拡散する。
次に、ポリシリコン膜３３上にリソグラフィ技術を用いてレジストパターン３４を形成する。
【００３３】
そして、レジストパターン３４をマスクとして、ポリシリコン膜３３、ＨｆＡｌＯｘ膜３２及びシリコン酸化膜３１を順次エッチングする。その後、レジストパターン３４を除去すると、図５（ｂ）に示すように、ＮＭＩＳ領域においてｐ型低濃度層２７上にゲート絶縁膜３１ａ，３２ａを介してゲート電極３３ａが形成され、ＰＭＩＳ領域においてｎ型低濃度層３０上にゲート絶縁膜２５ａ，２６ａを介してゲート電極３３ａが形成される。
次に、図５（ｂ）に示すように、リソグラフィ技術を用いてＰＭＩＳ領域を覆うレジストパターン３５を形成し、ＮＭＩＳ領域のゲート電極３３ａをマスクとして用いてｎ型エクステンション領域形成用のｎ型不純物としての砒素イオン３６を、例えば、加速電圧：２ｋｅＶ、ドーズ量：１×１０１５ａｔｏｍｓ／ｃｍ２で注入する。これにより、ＮＭＩＳ領域のシリコン基板２１上層にｎ型不純物層３７が形成される。その後、レジストパターン３５を除去する。
【００３４】
次に、図５（ｃ）に示すように、リソグラフィ技術を用いてＮＭＩＳ領域を覆うレジストパターン３８を形成し、ＰＭＩＳ領域のゲート電極３３ａをマスクとして用いてｐ型エクステンション領域形成用のｐ型不純物としてのボロンイオン３９を、例えば、加速電圧：０．２ｋｅＶ、ドーズ量：１×１０１５ａｔｏｍｓ／ｃｍ２で注入する。これにより、ＰＭＩＳ領域のシリコン基板２１上層にｐ型不純物層４０が形成される。その後、熱処理を行うことにより、図６（ａ）に示すように、ＮＭＩＳ領域のｎ型不純物層３７における砒素イオンが活性化してｎ型エクステンション領域３７ａが形成され、ＰＭＩＳ領域のｐ型不純物層４０におけるボロンイオンが活性化してｐ型エクステンション領域４０ａが形成される。
【００３５】
次に、図６（ａ）に示すように、基板２１全面にシリコン酸化膜４１を、例えば、２ｎｍの膜厚で形成する。そして、シリコン酸化膜４１上にシリコン窒化膜４２を、例えば、５０ｎｍ〜８０ｎｍの膜厚で形成する。続いて、シリコン窒化膜４２とシリコン酸化膜４１を異方性エッチングする。これにより、ゲート電極３３ａの側壁を覆うサイドウォール４２が自己整合的に形成される。
次に、リソグラフィ技術を用いてＰＭＩＳ領域を覆うレジストパターン４３を形成する。そして、ＮＭＩＳ領域のサイドウォール４２及びゲート電極３３ａをマスクとして用いてｎ型ソース／ドレイン領域形成用のｎ型不純物としての砒素イオン４４を、例えば、加速電圧：３５ｋｅＶ、ドーズ量：５×１０１５ａｔｏｍｓ／ｃｍ２で注入する。これにより、ＮＭＩＳ領域のシリコン基板２１上層にｎ型不純物層４５が形成される。その後、レジストパターン４３を除去する。
【００３６】
次に、図６（ｂ）に示すように、リソグラフィ技術を用いてＮＭＩＳ領域を覆うレジストパターン４６を形成する。そして、ＰＭＩＳ領域のサイドウォール４２及びゲート電極３３ａをマスクとして用いてｐ型ソース／ドレイン領域のｐ型不純物としてのボロンイオン４７を、例えば、加速電圧：５ｋｅＶ、ドーズ量：３×１０１５ａｔｏｍｓ／ｃｍ２で注入する。これにより、ＰＭＩＳ領域のシリコン基板２１上層にｐ型不純物層４８が形成される。その後、レジストパターン４６を除去する。
【００３７】
最後に、図６（ｃ）に示すように、１０００℃以上１０５０℃以下の温度で数秒程度の熱処理を行う。これにより、ＮＭＩＳ領域のｎ型不純物層４５における砒素イオンが活性化してｎ型ソース／ドレイン領域４５ａが形成され、ＰＭＩＳ領域のｐ型不純物層４８におけるボロンイオンが活性化してｐ型ソース／ドレイン領域４８ａが形成される。
【００３８】
以上説明したように、本実施の形態２では、ＮＭＩＳ領域にｐ型ウェル２３を形成し、ＰＭＩＳ領域にｎ型ウェル２４を形成した後、ｐ型ウェル２３のチャネル部分の極表層に砒素イオン２６を注入し熱処理を行うことにより、該ｐ型ウェル２３よりも低い不純物濃度を有するｐ型低濃度層２７を形成し、ｎ型ウェル２４のチャネル部分の極表層にボロンイオン２９を注入し熱処理を行うことにより、該ｎ型ウェル２４よりも低い不純物濃度を有するｎ型低濃度層３０を形成した。これにより、金属を含有するＨｆＡｌＯｘ膜をゲート絶縁膜として用いた場合でも、ｎ型チャネルＭＩＳＦＥＴ及びｐ型チャネルＭＩＳＦＥＴの閾値電圧を制御することができる。従って、高誘電率ゲート絶縁膜を有する相補型半導体装置の閾値電圧を高精度に制御することができる。
【００３９】
図７は、本発明において、Ｎ型チャネルＭＩＳＦＥＴの閾値電圧とゲート長との関係を示す図である。
図７に示すように、チャネル部分への不純物濃度制御用のイオン注入を行わない場合にはＮＦＥＴの閾値電圧の上昇が見られ、イオン注入を行うことにより閾値電圧を抑えることができる。現段階で最小値である９０ｎｍ以上のゲート長で、ＮＦＥＴの閾値電圧を好適な範囲、具体的には、３００ｍＶ−６００ｍＶに制御するには、砒素イオンを５〜８×１０１２ａｔｏｍｓ／ｃｍ２のドーズ量で注入することが好適であった。なお、この場合のｐ型ウェルは、ボロンイオンを、ドーズ量：１×１０１３ａｔｏｍｓ／ｃｍ２、加速電圧：１３０ｅｋＶで注入することにより形成した。
【００４０】
図８は、本発明において、Ｐ型チャネルＭＩＳＦＥＴの閾値電圧とゲート長との関係を示す図である。
図８に示すように、上記ＮＦＥＴと同様、チャネル部分への不純物濃度制御用のイオン注入を行わない場合にはＰＦＥＴの閾値電圧の上昇が見られ、イオン注入を行うことにより閾値電圧を抑えることができる。現段階で最小値である９０ｎｍ以上のゲート長で、ＰＦＥＴの閾値電圧を好適な範囲、具体的には、４００ｍＶ−６００ｍＶに制御するには、ボロンイオンを３〜５×１０１２ａｔｏｍｓ／ｃｍ２のドーズ量で注入することが好適であった。なお、この場合のｎ型ウェルは、リンイオンを、ドーズ量：１×１０１３ａｔｏｍｓ／ｃｍ２、加速電圧：３００ｅｋＶで注入することにより形成した。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態１による半導体装置を説明するための断面図である。
【図２】本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である。
【図３】本発明の実施の形態２による半導体装置を説明するための断面図である。
【図４】本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である（その１）。
【図５】本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である（その２）。
【図６】本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である（その３）。
【図７】Ｎ型チャネルＭＩＳＦＥＴの閾値電圧とゲート長との関係を示す図である。
【図８】Ｐ型チャネルＭＩＳＦＥＴの閾値電圧とゲート長との関係を示す図である。
【符号の説明】
【００４２】
１，２１ シリコン基板
２，２２ 素子分離
３，２３ ｐ型ウェル
４，２６ 砒素イオン
５，２７ ｐ型低濃度層
６，３１ シリコン酸化膜
７，３２ 高誘電率ゲート絶縁膜
８，３３ ポリシリコン膜
８ａ，３３ａ ゲート電極
９，３４ レジストパターン
１０，３６ 砒素イオン
１１，３７ ｎ型不純物層
１１ａ，３７ａ ｎ型エクステンション領域
１２，４１ シリコン酸化膜
１３，４２ サイドウォール（シリコン窒化膜）
１４，４４ 砒素イオン
１５，４５ ｎ型不純物層
１５ａ，４５ａ ｎ型ソース／ドレイン領域
２４ ｎ型ウェル
２５，２８，３５，３８，４３，４６ レジストパターン
２９ ボロンイオン
３９ ボロンイオン
４０ ｐ型不純物層
４０ａ ｐ型エクステンション領域
４７ ボロンイオン
４８ ｐ型不純物層
４８ａ ｐ型ソース／ドレイン領域
【技術分野】
【０００１】
本発明は、高誘電率ゲート絶縁膜を有する半導体装置及びその製造方法に係り、特にＭＩＳＦＥＴの閾値電圧の制御に関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）等の半導体デバイスの高速化・微細化を実現するため、ゲート絶縁膜の薄膜化が行われてきた。しかし、従来ゲート絶縁膜として用いられたシリコン酸化膜やシリコン酸窒化膜（以下「シリコン酸化膜等」という。）を薄膜化するとゲートリーク電流が増加してしまうという問題があった。この問題を解決するため、ゲート絶縁膜として高誘電率膜（以下「高誘電率ゲート絶縁膜」という。）を採用する手法が提案されている。
【０００３】
また、Ｐ型不純物領域を形成することにより、ＭＯＳトランジスタの閾値電圧を制御する手法が提案されている（例えば、特許文献１参照。）。
【０００４】
【特許文献１】特開２００２−３１３９５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、本発明者の検討の結果、ＭＩＳＦＥＴのゲート絶縁膜として高誘電率ゲート絶縁膜を用いると、シリコン酸化膜等を用いた場合と比較して、ＭＩＳＦＥＴの閾値電圧が更に高くなってしまうという問題があることが分かった。１つの原因として、高誘電率ゲート絶縁膜に含まれる金属と、ゲート電極に含まれるＳｉとが反応するためと考えられる。また、別の原因として、高誘電率ゲート絶縁膜に含まれる金属が、ソース／ドレイン領域形成用として基板に注入された砒素イオンやボロンイオンと反応するためと考えられる。
ＭＩＳＦＥＴの閾値電圧が高くなってしまうとトランジスタ駆動性能が低下してしまうため、閾値電圧を高精度に制御する必要がある。
【０００６】
本発明は、上記従来の課題を解決するためになされたもので、高誘電率ゲート絶縁膜を有する半導体装置の閾値電圧を高精度に制御することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、基板の上層に形成された第１導電型のウェルと、
前記ウェルのチャネル部分の極表層に形成され、前記ウェルよりも低い不純物濃度を有する第１導電型の低濃度層と、
前記低濃度層上に形成され、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜と、
前記高誘電率ゲート絶縁膜上に形成されたゲート電極と、
前記低濃度層を挟んで前記ウェルの上層に形成された第２導電型のソース／ドレイン領域とを備えたことを特徴とするものである。
【０００８】
本発明に係る半導体装置は、ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置であって、
ｎ型回路領域の基板の上層に形成されたｐ型ウェルと、
ｐ型回路領域の前記基板の上層に形成されたｎ型ウェルと、
前記ｐ型ウェルのチャネル部分の極表層に形成され、前記ｐ型ウェルよりも低い不純物濃度を有するｐ型低濃度層と、
前記ｎ型ウェルのチャネル部分の極表層に形成され、前記ｎ型ウェルよりも低い不純物濃度を有するｎ型低濃度層と、
前記ｐ型及びｎ型低濃度層上に形成され、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜と、
前記高誘電率ゲート絶縁膜上に形成されたゲート電極と、
前記ｐ型低濃度層を挟んで前記ｐ型ウェルの上層に形成されたｎ型ソース／ドレイン領域と、
前記ｎ型低濃度層を挟んで前記ｎ型ウェルの上層に形成されたｐ型ソース／ドレイン領域とを備えたことを特徴とするものである。
【０００９】
本発明に係る半導体装置の製造方法は、基板内に第１導電型の不純物を注入してウェルを形成する工程と、
前記ウェルのチャネル部分の極表層に第２導電型の不純物を注入する工程と、
前記第２導電型の不純物を注入した後、前記基板上にシリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることによりゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記基板に第２導電型の不純物を注入してソース／ドレイン領域を形成する工程とを含むことを特徴とするものである。
【００１０】
本発明に係る半導体装置の製造方法は、ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置の製造方法であって、
前記ｎ型回路領域の基板上層にｐ型ウェルを形成し、前記ｐ型回路領域の基板上層にｎ型ウェルを形成する工程と、
前記ｐ型ウェルのチャネル部分の極表層にｎ型不純物を注入する工程と、
前記ｎ型ウェルのチャネル部分の極表層にｐ型不純物を注入する工程と、
前記ｎ型及びｐ型不純物を注入した後、前記基板上に、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることにより前記ｎ型及びｐ型回路領域にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記ｐ型ウェルにｎ型不純物を注入して、前記ｎ型回路領域にｎ型ソース／ドレイン領域を形成する工程と、
前記ゲート電極をマスクとして前記ｎ型ウェルにｐ型不純物を注入して、前記ｐ型回路領域にｐ型ソース／ドレイン領域を形成する工程とを含むことを特徴とするものである。
【００１１】
本発明に係る半導体装置の製造方法は、ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置の製造方法であって、
前記ｎ型回路領域の基板上層に、ボロンイオンを１×１０１３ａｔｏｍｓ／ｃｍ２のドーズ量で注入してｐ型ウェルを形成する工程と、
前記ｐ型回路領域の基板上層に、リンイオンを１×１０１３ａｔｏｍｓ／ｃｍ２のドーズ量で注入してｎ型ウェルを形成する工程と、
前記ｐ型ウェルのチャネル部分の極表層に、砒素イオン又はリンイオンを５〜８×１０１２ａｔｏｍｓ／ｃｍ２のドーズ量で注入する工程と、
前記ｎ型ウェルのチャネル部分の極表層に、ボロンイオンを３〜５×１０１２ａｔｏｍｓ／ｃｍ２のドーズ量で注入する工程と、
熱処理を行って前記極表層に注入された砒素イオンとボロンイオンを拡散させることにより、前記ｐ型ウェルのチャネル部分の極表層にｐ型低濃度層を形成すると共に、前記ｎ型ウェルのチャネル部分の極表層にｎ型低濃度層を形成する工程と、
前記熱処理を行った後、前記基板上に、ＨｆＡｌＯｘ膜を形成する工程と、
前記ＨｆＡｌＯｘ膜上にゲート電極となるポリシリコン膜を形成する工程と、
前記ポリシリコン膜及び前記ＨｆＡｌＯｘ膜をパターニングすることにより、前記ｐ型及びｎ型低濃度層上に前記ＨｆＡｌＯｘ膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記ｐ型ウェルにｎ型不純物を注入して、前記ｎ型回路領域にｎ型ソース／ドレイン領域を形成する工程と、
前記ゲート電極をマスクとして前記ｎ型ウェルにｐ型不純物を注入して、前記ｐ型回路領域にｐ型ソース／ドレイン領域を形成する工程とを含むことを特徴とするものである。
【発明の効果】
【００１２】
本発明は以上説明したように、ウェル領域のチャネル部分の極表層に低い不純物濃度を有する低濃度層を形成することにより、高誘電率ゲート絶縁膜を有する半導体装置の閾値電圧を高精度に制御することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００１４】
実施の形態１．
図１は、本発明の実施の形態１による半導体装置を説明するための断面図である。具体的には、図１は、ｎ型チャネルＭＩＳＦＥＴを説明するための断面図である。
図１に示すように、シリコン基板１の活性領域を分離する素子分離２が形成されている。シリコン基板１上層にはｐ型ウェル３が形成されている。ｐ型ウェル３のチャネル部分の極表層にはｐ型低濃度層５が形成されている。詳細は後述するが、このｐ型低濃度層５は、ｎ型不純物のカウンタードープにより形成され、周りのｐ型ウェル３よりも低い不純物濃度を有している。チャネル部分の極表層にｐ型低濃度層５を形成することにより、ＭＩＳＦＥＴの閾値電圧の制御を高精度に行うことができる（後述）。ｐ型低濃度層５の深さは、シリコン基板１表面から数ｎｍ〜１０ｎｍ程度である。これよりも深い位置では、ｐ型ウェル３により相殺される。ｐ型低濃度層５上にはシリコン酸化膜６ａが形成され、その上にシリコン酸化膜６ａよりも高い比誘電率を有する高誘電率ゲート絶縁膜７ａとしてのＨｆＡｌＯｘ膜が形成されている。
ＨｆＡｌＯｘ膜７ａ上にはポリシリコン膜からなるゲート電極８ａが形成されている。ゲート電極８ａの側壁にはダメージ防止用のシリコン酸化膜１２を介してシリコン窒化膜からなるサイドウォール１３が形成されている。サイドウォール１３下のウェル３上層には、ｐ型低濃度層５ａを挟むようにｎ型エクステンション領域１１ａが形成されている。さらに、このｎ型エクステンション領域１１ａと接続するｎ型ソース／ドレイン領域１５ａがウェル３上層に形成されている。
【００１５】
次に、上記半導体装置の製造方法について説明する。
図２は、本実施の形態１による半導体装置の製造方法を説明するための工程断面図である。具体的には、図２は、ｎ型チャネルＭＩＳＦＥＴの製造方法を説明するための工程断面図である。
先ず、図２（ａ）に示すように、ｐ型シリコン基板１にＳＴＩ（shallow trench isolation）法を用いて、酸化膜からなる素子分離２を形成する。そして、素子分離２で分離された活性領域にｐ型不純物としてのボロンイオンを、例えば、ドーズ量：１×１０１３ａｔｏｍｓ／ｃｍ２、加速電圧：１３０ｅｋＶで注入し、その後に熱処理を行うことにより、ｐ型ウェル３を形成する。
【００１６】
次に、図２（ｂ）に示すように、ｐ型ウェル３の極表層、すなわち、ｐ型ウェル３のチャネル領域となる部分（以下「チャネル部分」という。）の極表層に、ｎ型不純物４としての砒素イオンを、例えば、ドーズ量：５〜８×１０１２ａｔｏｍｓ／ｃｍ２、加速電圧：８０ｅｋＶで注入する。その後、８５０℃の温度で３０秒程度の熱処理を行うことにより、砒素イオン４が拡散し、図２（ｃ）に示すように、ｐ型ウェル３の極表層に、ｐ型ウェル３よりも低い不純物濃度を有するｐ型低濃度層５が形成される。詳細は後述するが、このｐ型低濃度層５ａが、高誘電率ゲート絶縁膜７を有するＭＩＳＦＥＴの閾値電圧を高精度に制御することを可能にする。
【００１７】
次に、図２（ｃ）に示すように、ｐ型低濃度層５上にシリコン酸化膜６を熱酸化法により、例えば、０．７ｎｍ〜１．０ｎｍの膜厚で形成する。そして、シリコン酸化膜６上に、該シリコン酸化膜６よりも高い比誘電率を有する高誘電率ゲート絶縁膜７としてＨｆＡｌＯｘ膜を、例えば、１．２ｎｍ〜２．５ｎｍの膜厚で形成する。さらに、ＨｆＡｌＯｘ膜７上にゲート電極となるポリシリコン膜８をシランガスを材料として、例えば、１２５ｎｍ程度の膜厚で形成する。図示しないが、ポリシリコン膜８にゲートドーパントとしてのリンイオンを、例えば、ドーズ量：１×１０１６ａｔｏｍｓ／ｃｍ２で注入する。その後、熱処理を行うことにより、ポリシリコン膜８におけるゲートドーパントが拡散する。さらに、ポリシリコン膜８上にレジストパターン９をリソグラフィ技術により形成する。
【００１８】
続いて、レジストパターン９をマスクとしてポリシリコン膜８、ＨｆＡｌＯｘ膜７及びシリコン酸化膜６を順次エッチングする。その後、レジストパターン９を除去すると、図２（ｄ）に示すように、シリコン基板１のｐ型低濃度層５上にゲート絶縁膜６ａ，７ａを介してゲート電極８ａが形成される。すなわち、ゲート絶縁膜６ａ直下のチャネル領域の極表層にｐ型低濃度層５が位置する。そして、ゲート電極８ａをマスクとして用いて、ｎ型不純物としての砒素イオン１０を、例えば、加速電圧：２ｋｅＶ、ドーズ量：１×１０１５ａｔｏｍｓ／ｃｍ２で注入して、ｎ型不純物層１１を形成する。その後、熱処理を行う。これにより、ｎ型不純物層１１における砒素イオンが活性化して、図２（ｅ）に示すように、シリコン基板１上層にｎ型エクステンション領域１１ａが形成される。
【００１９】
次に、基板１全面にダメージ防止用のシリコン酸化膜１２を、例えば、２ｎｍの膜厚で形成する。そして、シリコン酸化膜１２上にシリコン窒化膜１３を、例えば、５０ｎｍ〜８０ｎｍの膜厚で形成する。続いて、シリコン窒化膜１３とシリコン酸化膜１２を異方性エッチングする。これにより、図２（ｅ）に示すように、ゲート電極８ａの側壁を覆うサイドウォール１３が自己整合的に形成される。次に、サイドウォール１３及びゲート電極８ａをマスクとして用いて、ｎ型不純物としての砒素イオン１４を、例えば、加速電圧：３５ｋｅＶ、ドーズ量：５×１０１５ａｔｏｍｓ／ｃｍ２で注入して、ｎ型不純物層１５を形成する。その後、熱処理を行う。これにより、ｎ型不純物層１５における砒素イオンが活性化して、図２（ｆ）に示すように、シリコン基板１上層にｎ型エクステンション領域１１よりも高濃度のｎ型ソース／ドレイン領域１５ａが形成される。
【００２０】
以上説明したように、本実施の形態１では、ｐ型ウェル３を形成した後、ｐ型ウェル３のチャネル部分の極表層に砒素イオン４を注入し熱処理を行うことにより、該極表層にｐ型ウェル３よりも低い不純物濃度を有するｐ型低濃度層５を形成した。これにより、金属を含有するＨｆＡｌＯｘ膜をゲート絶縁膜として用いた場合でも、ＭＩＳＦＥＴの閾値電圧を制御することができる。従って、高誘電率ゲート絶縁膜を有する半導体装置の閾値電圧を高精度に制御することができる。
【００２１】
なお、本実施の形態１では、ｎ型チャネルＭＩＳＦＥＴについて説明したが、ｐ型チャネルＭＩＳＦＥＴに対しても本発明を適用することができる。この場合、素子分離２形成後に、リンイオンをドーズ量：１×１０１３ａｔｏｍｓ／ｃｍ２、加速電圧：３００ｅｋＶで注入し、熱処理を行うことによりｎ型ウェルを形成する。その後、ｎ型ウェルのチャネル部分の極表層にｐ型不純物としてのボロンイオンを、例えば、ドーズ量：３〜５×１０１２ａｔｏｍｓ／ｃｍ２、加速電圧：１５ｅｋＶで注入し、熱処理を行うことによりｐ型低濃度層を形成する。以後、後述する実施の形態２のＰＭＩＳ領域と同様の手法で、ＭＩＳＦＥＴを形成する。
【００２２】
また、本実施の形態１では、ＬＤＤ構造を有するＭＩＳＦＥＴについて説明したが、ＬＤＤ構造を有しないＭＩＳＦＥＴに対しても本発明を適用することができる（後述する実施の形態２についても同様）。この場合、ゲート電極パターニング後に、ゲート電極８ａをマスクとしてｎ型ソース／ドレイン領域形成用のｎ型不純物をシリコン基板１に注入する。
【００２３】
また、シリコン酸化膜６の代わりに、シリコン窒化膜やシリコン酸窒化膜を用いることができる。さらに、高誘電率ゲート絶縁膜７として、ＨｆＡｌＯｘ膜（Ｈｆアルミネート膜）以外に、ハフニア膜（ＨｆＯ２膜）、Ｈｆシリケート膜（ＨｆＳｉＯｘ膜）、或いはアルミナ膜（Ａｌ２Ｏ３膜）、或いはこれらを窒化処理した膜を用いることができる。また、シリコン酸化膜６を形成することなく、シリコン基板１上に高誘電率ゲート絶縁膜７を直接形成してもよい（後述する実施の形態２についても同様）。
【００２４】
また、ゲート電極材料膜８としてポリシリコン膜の代わりに、ポリシリコンゲルマニウム膜を用いることができる（後述する実施の形態２についても同様）。
【００２５】
また、ｐ型低濃度層５を形成するために、砒素イオン４を注入する代わりに、リンイオンを、例えば、ドーズ量：５〜８×１０１２ａｔｏｍｓ／ｃｍ２、加速電圧：３５ｅｋＶで注入することができる（後述する実施の形態２についても同様）。この場合も、同じ深さのｐ型低濃度層が得られる。
【００２６】
実施の形態２．
図３は、本発明の実施の形態２による半導体装置を説明するための断面図である。具体的には、相補型半導体装置であるＣＭＩＳＦＥＴを説明するための断面図である。
図３に示すように、シリコン基板２１の活性領域を分離する素子分離２２が形成されている、この素子分離２２によりＮＭＩＳ領域とＰＭＩＳ領域が区画されている。ＮＭＩＳ領域のシリコン基板２１上層にはｐ型ウェル２３が形成されており、ＰＭＩＳ領域のシリコン基板２１上層にはｎ型ウェル２４が形成されている。ｐ型ウェル２３のチャネル部分の極表層にはｐ型低濃度層２７が形成され、ｎ型ウェル２４のチャネル部分の極表層にはｎ型低濃度層３０が形成されている。詳細は後述するが、ｐ型低濃度層２７及びｎ型低濃度層３０はｎ型及びｐ型不純物のカウンタードープにより形成され、周りのｐ型ウェル２３及びｎ型ウェル２４よりも低い不純物濃度を有している。チャネル部分の極表層にｐ型低濃度層２７及びｎ型低濃度層３０を形成することにより、ｎ型チャネルＭＩＳＦＥＴ及びｐ型チャネルＭＩＳＦＥＴの閾値電圧の制御を高精度に行うことができる（後述）。ｐ型低濃度層２７及びｎ型低濃度層３０の深さは、シリコン基板２１表面から数ｎｍ〜１０ｎｍ程度である。これよりも深い位置では、ｐ型ウェル２３及びｎ型ウェル２４により相殺される。ｐ型低濃度層２７及びｎ型低濃度層３０上にはそれぞれシリコン酸化膜３１ａが形成され、その上にシリコン酸化膜３１ａよりも高い比誘電率を有する高誘電率ゲート絶縁膜３２ａとしてのＨｆＡｌＯｘ膜が形成されている。
【００２７】
ＨｆＡｌＯｘ膜３２ａ上にはポリシリコン膜からなるゲート電極３３ａが形成されている。ゲート電極３３ａの側壁にはダメージ防止用のシリコン酸化膜４１を介してシリコン窒化膜からなるサイドウォール４２が形成されている。
ＮＭＩＳ領域におけるサイドウォール４２下のｐ型ウェル２３上層には、ｐ型低濃度層２７を挟むようにｎ型エクステンション領域３７ａが形成されている。さらに、このｎ型エクステンション領域３７ａと接続するｎ型ソース／ドレイン領域４５ａがｐ型ウェル２３上層に形成されている。
また、ＰＭＩＳ領域におけるサイドウォール４２下のｎ型ウェル２４上層には、ｎ型低濃度層３０を挟むようにｐ型エクステンション領域４０ａが形成されている。さらに、このｐ型エクステンション領域４０ａと接続するｐ型ソース／ドレイン領域４８ａがｎ型ウェル２４上層に形成されている。
【００２８】
次に、上記半導体装置の製造方法について説明する。
図４〜図６は、本実施の形態２による半導体装置の製造方法を説明するための工程断面図である。より詳細には、相補型半導体装置であるＣＭＩＳＦＥＴの製造方法を説明するための工程断面図である。
【００２９】
先ず、図４（ａ）に示すように、ｐ型シリコン基板２１にＳＴＩ法を用いて素子分離２２を形成する。そして、素子分離２２で分離されたｎ型チャネルＭＩＳＦＥＴ領域（以下「ＮＭＩＳ領域」という。）の活性領域に、ｐ型不純物としてのボロンイオンを、ドーズ量：１×１０１３ａｔｏｍｓ／ｃｍ２、加速電圧：１３０ｅｋＶで注入し、熱処理を行うことによりｐ型ウェル２３を形成する。また、ｐ型チャネルＭＩＳＦＥＴ領域（以下「ＰＭＩＳ領域」という。）の活性領域に、ｎ型不純物としてのリンイオンを、例えば、ドーズ量：１×１０１３ａｔｏｍｓ／ｃｍ２、加速電圧：３００ｅｋＶで注入し、その後に熱処理を行うことにより、ｎ型ウェル２４を形成する。なお、１回の熱処理でｐ型不純物とｎ型不純物を拡散させることができる。
【００３０】
次に、図４（ｂ）に示すように、リソグラフィ技術を用いてＰＭＩＳ領域を覆うレジストパターン２５を形成する。そして、ｐ型ウェル２３の極表層、すなわち、ｐ型ウェル２３のチャネル部分の極表層に、ｎ型不純物２６としての砒素イオンを、例えば、ドーズ量：５〜８×１０１２ａｔｏｍｓ／ｃｍ２、加速電圧：８０ｅｋＶで注入する。その後、レジストパターン２５を除去する。
【００３１】
次に、図４（ｃ）に示すように、リソグラフィ技術を用いてＮＭＩＳ領域を覆うレジストパターン２８を形成する。そして、ｎ型ウェル２４の極表層、すなわち、ｎ型ウェル２４のチャネル部分の極表層に、ｐ型不純物２９としてのボロンイオンを、例えば、ドーズ量：３〜５×１０１２ａｔｏｍｓ／ｃｍ２、加速電圧：１５ｅｋＶで注入する。さらに、レジストパターン２８を除去した後に、８５０℃の温度で３０秒程度の熱処理を行うことにより、図５（ａ）に示すように、ｐ型ウェル２３の極表層にｐ型低濃度層２７が形成され、ｎ型ウェル２４の極表層にｎ型低濃度層３０が形成される。
【００３２】
次に、図５（ａ）に示すように、シリコン基板２１上にシリコン酸化膜３１を熱酸化法により、例えば、０．７ｎｍ〜１．０ｎｍの膜厚で形成する。そして、シリコン酸化膜３１上に、該シリコン酸化膜３１よりも高い比誘電率を有する高誘電率ゲート絶縁膜３２としてＨｆＡｌＯｘ膜を、例えば、１．２ｎｍ〜２．５ｎｍの膜厚で形成する。さらに、ＨｆＡｌＯｘ膜３２上にゲート電極となるポリシリコン膜３３をシランガスを材料として、例えば、１２５ｎｍ程度の膜厚で形成する。
その後、図示しないが、ＰＭＩＳ領域をレジストパターンでマスクし、ＮＭＩＳ領域のポリシリコン膜３３にゲートドーパントとしてのリンイオンを、例えば、ドーズ量：１×１０１６ａｔｏｍｓ／ｃｍ２で注入する。同様の手法を用いて、ＮＭＩＳ領域をレジストパターンでマスクし、ＰＭＩＳ領域のポリシリコン膜３３にゲートドーパントとしてのボロンイオンを、例えば、ドーズ量：３×１０１５ａｔｏｍｓ／ｃｍ２で注入する。熱処理を行うことにより、ポリシリコン膜３３におけるゲートドーパントが拡散する。
次に、ポリシリコン膜３３上にリソグラフィ技術を用いてレジストパターン３４を形成する。
【００３３】
そして、レジストパターン３４をマスクとして、ポリシリコン膜３３、ＨｆＡｌＯｘ膜３２及びシリコン酸化膜３１を順次エッチングする。その後、レジストパターン３４を除去すると、図５（ｂ）に示すように、ＮＭＩＳ領域においてｐ型低濃度層２７上にゲート絶縁膜３１ａ，３２ａを介してゲート電極３３ａが形成され、ＰＭＩＳ領域においてｎ型低濃度層３０上にゲート絶縁膜２５ａ，２６ａを介してゲート電極３３ａが形成される。
次に、図５（ｂ）に示すように、リソグラフィ技術を用いてＰＭＩＳ領域を覆うレジストパターン３５を形成し、ＮＭＩＳ領域のゲート電極３３ａをマスクとして用いてｎ型エクステンション領域形成用のｎ型不純物としての砒素イオン３６を、例えば、加速電圧：２ｋｅＶ、ドーズ量：１×１０１５ａｔｏｍｓ／ｃｍ２で注入する。これにより、ＮＭＩＳ領域のシリコン基板２１上層にｎ型不純物層３７が形成される。その後、レジストパターン３５を除去する。
【００３４】
次に、図５（ｃ）に示すように、リソグラフィ技術を用いてＮＭＩＳ領域を覆うレジストパターン３８を形成し、ＰＭＩＳ領域のゲート電極３３ａをマスクとして用いてｐ型エクステンション領域形成用のｐ型不純物としてのボロンイオン３９を、例えば、加速電圧：０．２ｋｅＶ、ドーズ量：１×１０１５ａｔｏｍｓ／ｃｍ２で注入する。これにより、ＰＭＩＳ領域のシリコン基板２１上層にｐ型不純物層４０が形成される。その後、熱処理を行うことにより、図６（ａ）に示すように、ＮＭＩＳ領域のｎ型不純物層３７における砒素イオンが活性化してｎ型エクステンション領域３７ａが形成され、ＰＭＩＳ領域のｐ型不純物層４０におけるボロンイオンが活性化してｐ型エクステンション領域４０ａが形成される。
【００３５】
次に、図６（ａ）に示すように、基板２１全面にシリコン酸化膜４１を、例えば、２ｎｍの膜厚で形成する。そして、シリコン酸化膜４１上にシリコン窒化膜４２を、例えば、５０ｎｍ〜８０ｎｍの膜厚で形成する。続いて、シリコン窒化膜４２とシリコン酸化膜４１を異方性エッチングする。これにより、ゲート電極３３ａの側壁を覆うサイドウォール４２が自己整合的に形成される。
次に、リソグラフィ技術を用いてＰＭＩＳ領域を覆うレジストパターン４３を形成する。そして、ＮＭＩＳ領域のサイドウォール４２及びゲート電極３３ａをマスクとして用いてｎ型ソース／ドレイン領域形成用のｎ型不純物としての砒素イオン４４を、例えば、加速電圧：３５ｋｅＶ、ドーズ量：５×１０１５ａｔｏｍｓ／ｃｍ２で注入する。これにより、ＮＭＩＳ領域のシリコン基板２１上層にｎ型不純物層４５が形成される。その後、レジストパターン４３を除去する。
【００３６】
次に、図６（ｂ）に示すように、リソグラフィ技術を用いてＮＭＩＳ領域を覆うレジストパターン４６を形成する。そして、ＰＭＩＳ領域のサイドウォール４２及びゲート電極３３ａをマスクとして用いてｐ型ソース／ドレイン領域のｐ型不純物としてのボロンイオン４７を、例えば、加速電圧：５ｋｅＶ、ドーズ量：３×１０１５ａｔｏｍｓ／ｃｍ２で注入する。これにより、ＰＭＩＳ領域のシリコン基板２１上層にｐ型不純物層４８が形成される。その後、レジストパターン４６を除去する。
【００３７】
最後に、図６（ｃ）に示すように、１０００℃以上１０５０℃以下の温度で数秒程度の熱処理を行う。これにより、ＮＭＩＳ領域のｎ型不純物層４５における砒素イオンが活性化してｎ型ソース／ドレイン領域４５ａが形成され、ＰＭＩＳ領域のｐ型不純物層４８におけるボロンイオンが活性化してｐ型ソース／ドレイン領域４８ａが形成される。
【００３８】
以上説明したように、本実施の形態２では、ＮＭＩＳ領域にｐ型ウェル２３を形成し、ＰＭＩＳ領域にｎ型ウェル２４を形成した後、ｐ型ウェル２３のチャネル部分の極表層に砒素イオン２６を注入し熱処理を行うことにより、該ｐ型ウェル２３よりも低い不純物濃度を有するｐ型低濃度層２７を形成し、ｎ型ウェル２４のチャネル部分の極表層にボロンイオン２９を注入し熱処理を行うことにより、該ｎ型ウェル２４よりも低い不純物濃度を有するｎ型低濃度層３０を形成した。これにより、金属を含有するＨｆＡｌＯｘ膜をゲート絶縁膜として用いた場合でも、ｎ型チャネルＭＩＳＦＥＴ及びｐ型チャネルＭＩＳＦＥＴの閾値電圧を制御することができる。従って、高誘電率ゲート絶縁膜を有する相補型半導体装置の閾値電圧を高精度に制御することができる。
【００３９】
図７は、本発明において、Ｎ型チャネルＭＩＳＦＥＴの閾値電圧とゲート長との関係を示す図である。
図７に示すように、チャネル部分への不純物濃度制御用のイオン注入を行わない場合にはＮＦＥＴの閾値電圧の上昇が見られ、イオン注入を行うことにより閾値電圧を抑えることができる。現段階で最小値である９０ｎｍ以上のゲート長で、ＮＦＥＴの閾値電圧を好適な範囲、具体的には、３００ｍＶ−６００ｍＶに制御するには、砒素イオンを５〜８×１０１２ａｔｏｍｓ／ｃｍ２のドーズ量で注入することが好適であった。なお、この場合のｐ型ウェルは、ボロンイオンを、ドーズ量：１×１０１３ａｔｏｍｓ／ｃｍ２、加速電圧：１３０ｅｋＶで注入することにより形成した。
【００４０】
図８は、本発明において、Ｐ型チャネルＭＩＳＦＥＴの閾値電圧とゲート長との関係を示す図である。
図８に示すように、上記ＮＦＥＴと同様、チャネル部分への不純物濃度制御用のイオン注入を行わない場合にはＰＦＥＴの閾値電圧の上昇が見られ、イオン注入を行うことにより閾値電圧を抑えることができる。現段階で最小値である９０ｎｍ以上のゲート長で、ＰＦＥＴの閾値電圧を好適な範囲、具体的には、４００ｍＶ−６００ｍＶに制御するには、ボロンイオンを３〜５×１０１２ａｔｏｍｓ／ｃｍ２のドーズ量で注入することが好適であった。なお、この場合のｎ型ウェルは、リンイオンを、ドーズ量：１×１０１３ａｔｏｍｓ／ｃｍ２、加速電圧：３００ｅｋＶで注入することにより形成した。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態１による半導体装置を説明するための断面図である。
【図２】本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である。
【図３】本発明の実施の形態２による半導体装置を説明するための断面図である。
【図４】本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である（その１）。
【図５】本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である（その２）。
【図６】本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である（その３）。
【図７】Ｎ型チャネルＭＩＳＦＥＴの閾値電圧とゲート長との関係を示す図である。
【図８】Ｐ型チャネルＭＩＳＦＥＴの閾値電圧とゲート長との関係を示す図である。
【符号の説明】
【００４２】
１，２１ シリコン基板
２，２２ 素子分離
３，２３ ｐ型ウェル
４，２６ 砒素イオン
５，２７ ｐ型低濃度層
６，３１ シリコン酸化膜
７，３２ 高誘電率ゲート絶縁膜
８，３３ ポリシリコン膜
８ａ，３３ａ ゲート電極
９，３４ レジストパターン
１０，３６ 砒素イオン
１１，３７ ｎ型不純物層
１１ａ，３７ａ ｎ型エクステンション領域
１２，４１ シリコン酸化膜
１３，４２ サイドウォール（シリコン窒化膜）
１４，４４ 砒素イオン
１５，４５ ｎ型不純物層
１５ａ，４５ａ ｎ型ソース／ドレイン領域
２４ ｎ型ウェル
２５，２８，３５，３８，４３，４６ レジストパターン
２９ ボロンイオン
３９ ボロンイオン
４０ ｐ型不純物層
４０ａ ｐ型エクステンション領域
４７ ボロンイオン
４８ ｐ型不純物層
４８ａ ｐ型ソース／ドレイン領域
【特許請求の範囲】
【請求項１】
基板の上層に形成された第１導電型のウェルと、
前記ウェルのチャネル部分の極表層に形成され、前記ウェルよりも低い不純物濃度を有する第１導電型の低濃度層と、
前記低濃度層上に形成され、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜と、
前記高誘電率ゲート絶縁膜上に形成されたゲート電極と、
前記低濃度層を挟んで前記ウェルの上層に形成された第２導電型のソース／ドレイン領域とを備えたことを特徴とする半導体装置。
【請求項２】
ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置であって、
ｎ型回路領域の基板の上層に形成されたｐ型ウェルと、
ｐ型回路領域の前記基板の上層に形成されたｎ型ウェルと、
前記ｐ型ウェルのチャネル部分の極表層に形成され、前記ｐ型ウェルよりも低い不純物濃度を有するｐ型低濃度層と、
前記ｎ型ウェルのチャネル部分の極表層に形成され、前記ｎ型ウェルよりも低い不純物濃度を有するｎ型低濃度層と、
前記ｐ型及びｎ型低濃度層上に形成され、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜と、
前記高誘電率ゲート絶縁膜上に形成されたゲート電極と、
前記ｐ型低濃度層を挟んで前記ｐ型ウェルの上層に形成されたｎ型ソース／ドレイン領域と、
前記ｎ型低濃度層を挟んで前記ｎ型ウェルの上層に形成されたｐ型ソース／ドレイン領域とを備えたことを特徴とする半導体装置。
【請求項３】
基板内に第１導電型の不純物を注入してウェルを形成する工程と、
前記ウェルのチャネル部分の極表層に第２導電型の不純物を注入する工程と、
前記第２導電型の不純物を注入した後、前記基板上にシリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることによりゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記基板に第２導電型の不純物を注入してソース／ドレイン領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項４】
ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置の製造方法であって、
前記ｎ型回路領域の基板上層にｐ型ウェルを形成し、前記ｐ型回路領域の基板上層にｎ型ウェルを形成する工程と、
前記ｐ型ウェルのチャネル部分の極表層にｎ型不純物を注入する工程と、
前記ｎ型ウェルのチャネル部分の極表層にｐ型不純物を注入する工程と、
前記ｎ型及びｐ型不純物を注入した後、前記基板上に、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることにより前記ｎ型及びｐ型回路領域にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記ｐ型ウェルにｎ型不純物を注入して、前記ｎ型回路領域にｎ型ソース／ドレイン領域を形成する工程と、
前記ゲート電極をマスクとして前記ｎ型ウェルにｐ型不純物を注入して、前記ｐ型回路領域にｐ型ソース／ドレイン領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置の製造方法であって、
前記ｎ型回路領域の基板上層に、ボロンイオンを１×１０１３ａｔｏｍｓ／ｃｍ２のドーズ量で注入してｐ型ウェルを形成する工程と、
前記ｐ型回路領域の基板上層に、リンイオンを１×１０１３ａｔｏｍｓ／ｃｍ２のドーズ量で注入してｎ型ウェルを形成する工程と、
前記ｐ型ウェルのチャネル部分の極表層に、砒素イオン又はリンイオンを５〜８×１０１２ａｔｏｍｓ／ｃｍ２のドーズ量で注入する工程と、
前記ｎ型ウェルのチャネル部分の極表層に、ボロンイオンを３〜５×１０１２ａｔｏｍｓ／ｃｍ２のドーズ量で注入する工程と、
熱処理を行って前記極表層に注入された砒素イオンとボロンイオンを拡散させることにより、前記ｐ型ウェルのチャネル部分の極表層にｐ型低濃度層を形成すると共に、前記ｎ型ウェルのチャネル部分の極表層にｎ型低濃度層を形成する工程と、
前記熱処理を行った後、前記基板上に、ＨｆＡｌＯｘ膜を形成する工程と、
前記ＨｆＡｌＯｘ膜上にゲート電極となるポリシリコン膜を形成する工程と、
前記ポリシリコン膜及び前記ＨｆＡｌＯｘ膜をパターニングすることにより、前記ｐ型及びｎ型低濃度層上に前記ＨｆＡｌＯｘ膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記ｐ型ウェルにｎ型不純物を注入して、前記ｎ型回路領域にｎ型ソース／ドレイン領域を形成する工程と、
前記ゲート電極をマスクとして前記ｎ型ウェルにｐ型不純物を注入して、前記ｐ型回路領域にｐ型ソース／ドレイン領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１】
基板の上層に形成された第１導電型のウェルと、
前記ウェルのチャネル部分の極表層に形成され、前記ウェルよりも低い不純物濃度を有する第１導電型の低濃度層と、
前記低濃度層上に形成され、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜と、
前記高誘電率ゲート絶縁膜上に形成されたゲート電極と、
前記低濃度層を挟んで前記ウェルの上層に形成された第２導電型のソース／ドレイン領域とを備えたことを特徴とする半導体装置。
【請求項２】
ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置であって、
ｎ型回路領域の基板の上層に形成されたｐ型ウェルと、
ｐ型回路領域の前記基板の上層に形成されたｎ型ウェルと、
前記ｐ型ウェルのチャネル部分の極表層に形成され、前記ｐ型ウェルよりも低い不純物濃度を有するｐ型低濃度層と、
前記ｎ型ウェルのチャネル部分の極表層に形成され、前記ｎ型ウェルよりも低い不純物濃度を有するｎ型低濃度層と、
前記ｐ型及びｎ型低濃度層上に形成され、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜と、
前記高誘電率ゲート絶縁膜上に形成されたゲート電極と、
前記ｐ型低濃度層を挟んで前記ｐ型ウェルの上層に形成されたｎ型ソース／ドレイン領域と、
前記ｎ型低濃度層を挟んで前記ｎ型ウェルの上層に形成されたｐ型ソース／ドレイン領域とを備えたことを特徴とする半導体装置。
【請求項３】
基板内に第１導電型の不純物を注入してウェルを形成する工程と、
前記ウェルのチャネル部分の極表層に第２導電型の不純物を注入する工程と、
前記第２導電型の不純物を注入した後、前記基板上にシリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることによりゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記基板に第２導電型の不純物を注入してソース／ドレイン領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項４】
ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置の製造方法であって、
前記ｎ型回路領域の基板上層にｐ型ウェルを形成し、前記ｐ型回路領域の基板上層にｎ型ウェルを形成する工程と、
前記ｐ型ウェルのチャネル部分の極表層にｎ型不純物を注入する工程と、
前記ｎ型ウェルのチャネル部分の極表層にｐ型不純物を注入する工程と、
前記ｎ型及びｐ型不純物を注入した後、前記基板上に、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることにより前記ｎ型及びｐ型回路領域にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記ｐ型ウェルにｎ型不純物を注入して、前記ｎ型回路領域にｎ型ソース／ドレイン領域を形成する工程と、
前記ゲート電極をマスクとして前記ｎ型ウェルにｐ型不純物を注入して、前記ｐ型回路領域にｐ型ソース／ドレイン領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置の製造方法であって、
前記ｎ型回路領域の基板上層に、ボロンイオンを１×１０１３ａｔｏｍｓ／ｃｍ２のドーズ量で注入してｐ型ウェルを形成する工程と、
前記ｐ型回路領域の基板上層に、リンイオンを１×１０１３ａｔｏｍｓ／ｃｍ２のドーズ量で注入してｎ型ウェルを形成する工程と、
前記ｐ型ウェルのチャネル部分の極表層に、砒素イオン又はリンイオンを５〜８×１０１２ａｔｏｍｓ／ｃｍ２のドーズ量で注入する工程と、
前記ｎ型ウェルのチャネル部分の極表層に、ボロンイオンを３〜５×１０１２ａｔｏｍｓ／ｃｍ２のドーズ量で注入する工程と、
熱処理を行って前記極表層に注入された砒素イオンとボロンイオンを拡散させることにより、前記ｐ型ウェルのチャネル部分の極表層にｐ型低濃度層を形成すると共に、前記ｎ型ウェルのチャネル部分の極表層にｎ型低濃度層を形成する工程と、
前記熱処理を行った後、前記基板上に、ＨｆＡｌＯｘ膜を形成する工程と、
前記ＨｆＡｌＯｘ膜上にゲート電極となるポリシリコン膜を形成する工程と、
前記ポリシリコン膜及び前記ＨｆＡｌＯｘ膜をパターニングすることにより、前記ｐ型及びｎ型低濃度層上に前記ＨｆＡｌＯｘ膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記ｐ型ウェルにｎ型不純物を注入して、前記ｎ型回路領域にｎ型ソース／ドレイン領域を形成する工程と、
前記ゲート電極をマスクとして前記ｎ型ウェルにｐ型不純物を注入して、前記ｐ型回路領域にｐ型ソース／ドレイン領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００６−１３０９２（Ｐ２００６−１３０９２Ａ）
【公開日】平成１８年１月１２日（２００６．１．１２）
【国際特許分類】
【出願番号】特願２００４−１８７２４０（Ｐ２００４−１８７２４０）
【出願日】平成１６年６月２５日（２００４．６．２５）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成１８年１月１２日（２００６．１．１２）
【国際特許分類】
【出願日】平成１６年６月２５日（２００４．６．２５）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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