【課題】ソース電極とドレイン電極の磁気抵抗変化率が十分大きなスピントランジスタ及びこのようなスピントランジスタを使用した半導体メモリを提供する。
【解決手段】本発明に係るスピントランジスタ１は、強磁性体からなるソース電極層Ｓと、強磁性体からなるドレイン電極層Ｄと、ソース電極層Ｓ及びドレイン電極層Ｄが設けられ、ソース電極層Ｓにショットキー接触した半導体ＳＵＢと、半導体ＳＵＢ上に直接又はゲート絶縁層ＧＩを介して設けられたゲート電極層ＧＥと、半導体ＳＵＢ上にソース電極層Ｓを介して設けられ、ソース電極層Ｓを構成する強磁性体の磁化方向ＳＭと同方向にスピン偏極した電子ｅｍを注入するスピンフィルタ層Ｆとを備えることを特徴とする。 （もっと読む）

【課題】素子抵抗の低抵抗化とMR比の向上とを同時に実現する。
【解決手段】本発明の例に係るスピンＦＥＴは、ソース・ドレイン部に、少なくとも半導体基板１１／トンネルバリア１２／低仕事関数材料１３／強磁性体１４からなる積層構造を有し、低仕事関数材料１３は、未酸化のＭｇ，Ｋ，Ｃａ，Ｓｃのうちの１つ、又は、その１つを原子数比で５０％以上含む合金から構成される。 （もっと読む）

【課題】トランジスタの側壁絶縁膜に関連する新たな提案を行う。
【解決手段】基板と、前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側面に形成された第１の側壁絶縁膜と、前記第１の側壁絶縁膜の表面及び前記基板の上面に形成された第２の側壁絶縁膜と、前記第２の側壁絶縁膜の表面に形成された第３の側壁絶縁膜と、前記第２の側壁絶縁膜の一部が除去されて前記第１の側壁絶縁膜と前記第３の側壁絶縁膜との間に形成された溝、に埋め込まれている絶縁膜とを備えることを特徴とする半導体装置。 （もっと読む）

【課題】ポリシリコン／メタル積層電極構造のポリシリコン／メタル界面における界面抵抗を低減し、動作速度の低下を防止する。
【解決手段】半導体基板１００と、領域Ｎ１にチャネル領域１０２を挟むように形成された拡散層１０３と、ゲート絶縁膜１０４と、金属膜１０５ａ、１０５ｂ及びｎ型ポリシリコン膜１０５ｃを含むゲート電極１０５と、を有するｎチャネルＭＩＳＦＥＴと、領域Ｐ１にチャネル領域２０２を挟むように形成されボロンをドーパントして含む拡散層２０３と、ゲート絶縁膜２０４と、金属膜２０５ａ〜ｃ及び窒素を含む金属膜２０５ｃとの界面部におけるボロン濃度が５Ｅ１９ｃｍ^−３以下であるｎ型ポリシリコン膜２０５ｄを含むゲート電極２０５と、を有するｐチャネルＭＩＳＦＥＴと、を備える。 （もっと読む）

【課題】表面ドレイン電極型の縦型ＭＯＳＦＥＴを有する半導体装置のオン抵抗を小さくすることは容易でなかった。
【解決手段】Ｎ^＋型のシリコン基板１およびＮ型のせり上がり層２９にてドレイン領域が形成され、その上にＮ⁻型のドリフト領域２１が形成されている。ドリフト領域２１の一部にドレインコンタクトトレンチ３０を形成し、その中にドレイン電極１５を埋め込み、ドレインコンタクトトレンチ３０とドレイン領域との間にドリフト領域２１よりも高い不純物濃度を有するドレインコンタクト領域２５、２６を形成することで、オン抵抗を小さくできる。 （もっと読む）

【課題】スピンＦＥＴ／スピンメモリの低消費電力と高信頼性を実現する。
【解決手段】本発明の例に係るスピンＦＥＴは、第１ソース／ドレイン領域11a-1上に配置され、磁化方向が膜面に対して垂直方向となる上方向又は下方向に固定される第１強磁性膜12と、第２ソース／ドレイン領域11a-2上に配置され、磁化方向が上方向又は下方向に変化する第２強磁性膜13と、第２強磁性膜13上に配置される反強磁性強誘電膜15と、第１ソース／ドレイン領域11a-1と第１強磁性膜12との間及び第２ソース／ドレイン領域11a-2と第２強磁性膜13との間の少なくとも１つに配置されるトンネルバリア膜20,21とを備える。反強磁性強誘電膜15の抵抗は、第１及び第２ソース／ドレイン領域11a-1, 11a-2がチャネル領域11cを介して導通したときのオン抵抗よりも大きい。 （もっと読む）

【課題】サリサイドプロセスで金属シリサイド層を形成した半導体装置の性能を向上させる。
【解決手段】半導体基板１にＳＴＩ法で素子分離領域４を形成し、ゲート絶縁膜７を形成し、ゲート電極８ａ，８ｂを形成し、ソース・ドレイン用のｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂを形成し、半導体基板１上に金属膜１２を形成し、金属膜１２上にバリア膜１３を形成する。それから、第１の熱処理を行って金属膜１２とゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂとを反応させて金属シリサイド層を形成してから、バリア膜１３および未反応の金属膜１２を除去し、前記金属シリサイド層を残す。素子分離領域４は半導体基板１に圧縮応力を作用させる。バリア膜１３は半導体基板１に引張応力を生じさせる膜であり、第１の熱処理では、金属膜１２を構成する金属元素ＭのモノシリサイドＭＳｉからなる金属シリサイド層が形成される。 （もっと読む）

【課題】シリコン基板などの導電性基板を使って大素子を形成する場合でも、基板に流れるリーク電流を低減でき、大電流でかつ高耐圧の大素子を実現可能にしたＧａＮ系半導体デバイスおよびその製造方法を提供する。
【解決手段】ＧａＮ系半導体デバイス２０は、シリコン（１１１）基板１上に、複数のＧａＮ系HFET１０を形成し、各ＧａＮ系HFET１０の電極同士を多層配線で連結して作製された大素子である。シリコン基板１上の半導体動作層（チャネル層３と電子供給層４）を複数の半導体動作層領域に電気的に絶縁分離するイオン注入領域９が形成されている。絶縁分離された各半導体動作層領域と電極５〜７により、複数のＧａＮ系HFET（ユニット素子）１０がそれぞれ形成される。各ＧａＮ系HFET１０の電極同士を電気的に接続して、複数のＧａＮ系HFETが１素子として機能する。 （もっと読む）

【課題】ゲート電極の上方に層間絶縁層を形成するときに、ゲート電極に対向する基体の部分が酸化されることが無い、絶縁ゲート電界効果トランジスタの製造方法を提供する。
【解決手段】絶縁ゲート電界効果トランジスタの製造方法は、（ａ）ソース／ドレイン領域１３、チャネル形成領域１２、チャネル形成領域１２上に形成されたゲート絶縁膜３０、ソース／ドレイン領域１３を覆う絶縁層２１、及び、チャネル形成領域１２の上方の絶縁層２１の部分に設けられたゲート電極形成用開口部２２を備えた基体を準備し、（ｂ）ゲート電極形成用開口部２２内を導電材料層３１，３２で埋め込むことでゲート電極２３を形成し、次いで、（ｃ）絶縁層２１を除去し、その後、（ｄ）全面に、第１の層間絶縁層４１、第２の層間絶縁層４２を、順次、成膜する工程を備え、前記工程（ｄ）において、酸素原子を含まない成膜雰囲気中で第１の層間絶縁層４１を成膜する。 （もっと読む）

【課題】 素子領域のエッジコーナー部における電界集中を緩和し、トランジスタの特性劣化を防止することを可能とする。
【解決手段】半導体基板上に、ゲート絶縁膜及びゲート電極を設け、それらの側面にダミー側壁を形成し、その周囲を層間絶縁膜で囲み、前記ゲート電極及びダミー側壁の上面が露出する構造を提供する工程と、
前記ダミー側壁を除去して空洞を形成する工程と、
前記空洞内を側壁材料で埋め、側壁を形成する工程と
を具備する半導体装置の製造方法。 （もっと読む）

【課題】ノーマリオフ動作が可能な絶縁ゲート電界効果トランジスタを提供する。
【解決手段】このヘテロ接合電界効果トランジスタ(ＭＩＳＨＦＥＴ)は、ＡｌＧａＮバリア層１０４の上にソースオーミック電極１０５とドレインオーミック電極１０６が形成されている。ＡｌＧａＮバリア層１０４上にＳｉＮｘゲート絶縁膜１０８、ｐ型多結晶ＳｉＣ層１０９、オーミック電極であるＰｔ／Ａｕゲート電極１１０が順次形成されている。ｐ型多結晶ＳｉＣ層１０９は仕事関数が相対的に大きいので、ゼロバイアス状態でもＭＩＳＨＦＥＴのチャネルが空乏化されて、ノーマリオフ動作が生じる。 （もっと読む）

本発明は、半導体デバイス（１）の製造中に、少なくとも一つの半導体デバイス層（４）から該半導体デバイス層（４）を用いて不純物を除去する方法を提供し、上記少なくとも一つの半導体デバイス層（４）は、化合物半導体材料及び／又はゲルマニウムを備え、少なくとも一つの半導体デバイス層（４）を準備した後、半導体デバイス（１）の製造中に実行される各加熱工程は、９００℃以下の温度で、５分以下の時間により決定される低サーマルバジェットを有する。上記方法は、半導体デバイス層（４）よりも不純物に関して高い溶解度を有するゲルマニウム・ゲッタリング層（３）を設けることを備え、ゲルマニウム・ゲッタリング層（３）は、少なくとも一つの半導体デバイス層（４）に直接又は間接に接触して少なくとも部分的に設けられ、これにより、不純物は、少なくとも一つの半導体デバイス層（４）からゲルマニウム・ゲッタリング層（３）へ拡散することができる。本発明は、また、発明の実施態様による不純物の除去方法を用いて半導体デバイスを形成する方法を提供し、及びそれにて得られる半導体デバイスを提供する。
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【課題】コンタクト底部の酸化膜の発生が抑制された高品質な半導体装置およびその製造方法を得ること。
【解決手段】ソース・ドレイン領域上に形成された第１のシリサイド膜と接続する第１のコンタクトと、ゲート電極上に形成された第２のシリサイド膜と接続する第２のコンタクトと、を備え、第１のコンタクトは、層間絶縁膜中に設けられた凹部の内側壁に第１のシリサイド膜の酸化を防止する酸化防止膜と、該酸化防止膜の内面側に設けられたバリアメタルと、該バリアメタルの内面側に設けられたコンタクトプラグと、を備えてなり、第２のコンタクトは、層間絶縁膜中に設けられた凹部の内側壁に第２のシリサイド膜の酸化を防止する酸化防止膜と、該酸化防止膜の内面側に設けられたバリアメタルと、該バリアメタルの内面側に設けられたコンタクトプラグと、を備えてなる。 （もっと読む）

【課題】熱処理による基板とゲート絶縁膜形成膜との界面へのフッ素の導入工程の際に、フッ素の外方拡散が起こることを防止する。
【解決手段】半導体基板１００上における素子形成領域にゲート絶縁膜形成膜１０２、１０３を形成した後、ゲート絶縁膜形成膜１０２、１０３上にゲート電極形成膜１０４を形成する。その後、ゲート電極形成膜１０４上にフッ素を含有する絶縁膜１０５を形成する。その後、熱処理により、半導体基板１００とゲート絶縁膜形成膜１０２、１０３との界面に、フッ素を含有する絶縁膜１０５に含有されるフッ素を拡散させて導入する。 （もっと読む）

【課題】異なる高さのコンタクト線を有する高密度ＭＯＳＦＥＴ回路を製造するための構造、方法などを提示すること。
【解決手段】このＭＯＳＦＥＴ回路は、コンタクト線（５００、１３００）と、コンタクト線（５００、１３００）の近くに位置するゲート（３１０、１２１０）とを含む。コンタクト線（５００、１３００）は、ゲート（３１０、１２１０）の高さよりも低い高さを含む。このＭＯＳＦＥＴ回路はさらに、ゲート（３１０、１２１０）の近くに位置するゲート・スペーサ（７１０、７１５、１６１０、１６１５）を含み、コンタクト線（５００、１３００）とゲート（３１０、１２１０）との間のコンタクト線（５００、１３００）の近くに位置するコンタクト線スペーサを含まない。 （もっと読む）

【課題】 従来の半導体装置、例えば、ＭＯＳトランジスタでは、バックゲート領域の不純物濃度、その拡散形状により、寄生トランジスタ動作し易いという問題がった。
【解決手段】 本発明の半導体装置、例えば、ＭＯＳトランジスタでは、Ｎ型のエピタキシャル層４には、バックゲート領域としてのＰ型の拡散層５と、ドレイン領域としてのＮ型の拡散層８とが形成されている。Ｐ型の拡散層５には、ソース領域としてのＮ型の拡散層７と、Ｐ型の拡散層６とが形成されている。Ｐ型の拡散層６は、コンタクトホール１５の形状に合わせて、２回のイオン注入工程により形成され、その表面部と深部との不純物濃度が調整されている。この構造により、デバイスサイズが縮小され、寄生ＮＰＮトランジスタ動作が抑止されている。 （もっと読む）

【課題】電界効果トランジスタ型のガスセンサにおいて、あらかじめトランジスタ構造を形成した後、検知対象のガスに対応した感応材料の電極を形成する際に、ゲート絶縁膜を損なうことなく、かつ、閾値ばらつきを抑制する製造方法を供給する。
【解決手段】ゲート絶縁膜を少なくともSiO₂とSRN（Si Rich Nitride）膜との積層構造とする。SRN膜が層間絶縁膜を加工してゲート絶縁膜を露出する場合の加工のストッパ膜となる。ゲート絶縁膜の耐圧はSiO₂で保持する。SRN膜はSi₃N₄膜に比べて低電圧で膜のチャージを除去することができるため、ガスセンサトランジスタの閾値ばらつきを抑制することができる。 （もっと読む）

ナノスケールチャネルデバイスのコンタクトアーキテクチャは、複数の並列半導体本体を有するデバイスのソースまたはドレイン領域に結合されかつその間に延びるコンタクト構造を有する。コンタクト構造は、サブリソグラフィックピッチを有する並列半導体本体と接触することができる。 （もっと読む）

【課題】 カーボンナノチューブを用いた配線を高価なエッチング装置などを用いることなく、簡易な方法で実現することができる配線技術を提供する。
【解決手段】 基板１１の表面にＡｌなどからなる下層配線１２を形成した後（図２（ａ）参照）、下層配線１２のうちカーボンナノチューブ１６を配置すべき箇所に触媒金属含有層１４を形成する。次に、熱ＣＶＤ法などにより触媒金属含有層１４の上にカーボンナノチューブ１６を形成し、触媒金属含有層１４からカーボンナノチューブ１６を垂直方向に選択的に成長させる（図２（ｂ）参照）。さらに、カーボンナノチューブ１６を選択成長させた基板１１の上に塗布法を用いて層間絶縁膜１３を形成した後（図２（ｃ）参照）、スパッタ法などによりカーボンナノチューブ１６の上端部及び層間絶縁膜１３を覆う上層配線層１５を形成する（図２（ｄ）参照）。 （もっと読む）

【課題】熱的安定性に優れ、素子破壊もないスピン注入ＦＥＴを提供する。
【解決手段】本発明の例に関わるスピン注入ＦＥＴは、磁化方向が固定される第１強磁性体１１ａと、スピン注入電流により磁化方向が変化する第２強磁性体１１ｂと、第１及び第２強磁性体１１ａ，１１ｂ間のチャネル上に形成されるゲート電極１５と、チャネルに流れるスピン注入電流の向きを制御し、第２強磁性体１１ｂの磁化方向を決定する第１ドライバ／シンカーＰＡ，ＰＢ，ＮＡ，ＮＢと、第２強磁性体１１ｂの磁化容易軸方向の磁場を発生させるアシスト電流を流す配線ＢＬ（Ｒ）と、配線ＢＬ（Ｒ）を流れるアシスト電流の向きを制御する第２ドライバ／シンカーＰＣ，ＰＤ，ＮＣ，ＮＤとを備える。 （もっと読む）