【課題】トランジスタの閾値電圧のばらつきを小さくすることができる半導体装置の製造方法を提供する。
【解決手段】面方位が（１００）であるシリコンウェハ１に対して、シリコンウェハ１に対して垂直な軸から７°傾けた方向であり、かつシリコンウェハ１の中心を回転軸とした場合にノッチ又はオリフラの中心から２７°回転させた方向から、注入深さが０．５〜１μｍとなるように不純物イオンを注入することにより、素子領域にウェル１０を形成する。ウェル１０を形成するときのイオン注入角度を適切な範囲に設定しているため、注入された不純物の濃度分布のばらつきが抑制される。このため、熱拡散後のウェル１０における不純物の濃度分布もばらつきが抑制され、トランジスタの閾値電圧のばらつきが抑制される。 （もっと読む）

【課題】所望の仕事関数を有するフルシリサイドゲート電極を形成する。
【解決手段】半導体基板上にゲート絶縁膜を介してポリシリコンを形成して（ステップＳ１）、ボロンやヒ素等の不純物をイオン注入した後（ステップＳ２）、そのポリシリコンにレーザを照射する（ステップＳ３）。このレーザ照射後のポリシリコンをフルシリサイド化し（ステップＳ４）、フルシリサイドゲート電極を形成する。イオン注入後のレーザ照射により、不純物を固溶限界の制限を受けずにゲート電極材料内に分布させることが可能になるため、導入した不純物の量に応じた仕事関数を有するフルシリサイドゲート電極を形成することが可能になる。 （もっと読む）

【課題】Ｎ型シリコン層上に優れた耐熱性を持つＮｉシリサイド層を形成できるようにする。
【解決手段】ゲート電極４の上及びソース・ドレイン拡散層７の上にＡｌ膜８及びＮｉ膜９を順次堆積した後、熱処理を実施し、ゲート電極４及びソース・ドレイン拡散層７を構成するＮ型シリコン層の上部にＡｌ含有Ｎｉシリサイド層１０を形成する。 （もっと読む）

【課題】超高速昇降温アニールによるスリップ転位や脆性破壊に対するウェハ強度を確保できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、バルク内部の酸素析出物密度が５×１０^６〜５×１０^７ｃｍ^−３で、そのサイズが１００ｎｍより小さく、且つ溶存酸素濃度が１．１×１０^１８〜１．２×１０^１８ｃｍ^−３のＳｉ基板の主表面に不純物をイオン注入する工程と、前記Ｓｉ基板に昇降温速度が１×１０^５℃／ｓｅｃより高い超高速昇降温アニールを施し、前記不純物を電気的に活性化して半導体素子の少なくとも一部を形成する工程とを具備する。 （もっと読む）

【課題】チャネル長さ方向が＜100＞結晶軸方向に設置されたｎ型ＭＩＳトランジスタを有する半導体装置において、電流特性の向上を効果的に実現する。
【解決手段】（100）結晶面を主面とするシリコン半導体基板の表面領域に、ＭＩＳトランジスタを構成するための活性領域１と、活性領域１を囲む素子分離領域２とが形成されている。活性領域１の上には、ゲート絶縁膜７およびゲート電極３が形成されている。活性領域１およびゲート電極３の上には、引っ張り応力を有する応力制御膜５が形成されている。応力制御膜５のうちチャネル領域８からゲート幅方向の両側方に位置する部分は、応力制御膜加工領域６となっている。応力制御加工領域６とは、応力制御膜５が非設置の領域、または応力制御膜５が他の領域よりも薄い膜厚で形成されている領域のことをいう。 （もっと読む）

【課題】ｎ型ＭＩＳＦＥＴのソース・ドレインのコンタクト抵抗を低減することを可能にする。
【解決手段】ｐ型半導体基板１，３と、半導体基板上に設けられたゲート絶縁膜５と、ゲート絶縁膜上に設けられたゲート電極６と、第１ゲート電極の両側の半導体基板に設けられたｎ型拡散層１０と、このｎ型拡散層上に形成され真空仕事関数が４．６ｅＶ以上である第１金属元素を主成分とするシリサイド層１８_２と、ｎ型拡散層とシリサイド層との界面に形成された、スカンジウム族元素及びランタノイドの群から選択された少なくとも一種類の第２金属元素を含む層２０_２とを有するソース・ドレイン領域と、を備え、前記第２金属元素を含む層は、最大面密度が１ｘ１０^１４ｃｍ^−２以上である偏析層を含み、前記偏析層は１ｘ１０^１４ｃｍ^−２以上の面密度を有する領域の厚さが１ｎｍより薄い。 （もっと読む）

【課題】高性能の高誘電率ゲート絶縁膜を安価に製造することができる、半導体装置の製造方法を提供する。
【解決手段】半導体基板１０１に、ｐウェル１０３およびｎウェル１０４を形成し、半導体基板１０１の表面に高誘電率膜１０５ａおよびシリコン膜１０５ｂを形成し、さらに、これらの膜を１０００〜１０５０℃でアニールする。そして、高誘電率膜１０５ａおよびシリコン膜１０５ｂをパターニングして、高誘電率ゲート絶縁膜１０６，１０７およびゲート電極１０８，１０９を形成し、エクステンション領域１１１，１１４、サイドウォール１１０，１１３、高濃度不純物領域１１２，１１５等を形成する。 （もっと読む）

【課題】しきい値電圧を低くすることが可能な半導体装置を提供する。
【解決手段】この半導体装置は、シリコン基板１にチャネル領域３（１３）を挟むように形成された一対のソース／ドレイン領域４（１４）と、チャネル領域３（１３）上にゲート絶縁膜５を介して形成され、ゲート絶縁膜５との界面近傍に配置された金属含有層７を含むゲート電極６（１６）とを備えている。そして、金属含有層７は、ゲート絶縁膜５の表面を部分的に覆うようにドット状に形成されており、金属含有層７のドット間の平均距離は、金属含有層７のドットの直径以下に設定されている。 （もっと読む）

【課題】イオン注入を行うことに起因する電気的特性の低下およびしきい値電圧の変動を抑制することが可能な半導体装置を提供する。
【解決手段】この半導体装置は、シリコン基板１にチャネル領域３を挟むように形成された一対のソース／ドレイン領域４と、チャネル領域３上にゲート絶縁膜５を介して形成されたゲート電極６とを備えている。そして、ゲート電極６は、金属含有層７と、金属含有層７上に形成された金属含有層９と、金属含有層７と金属含有層９との間に形成されたポリシリコン層８とを含む。 （もっと読む）

【課題】ｐチャネルトランジスタと共に形成される抵抗体の抵抗値をより安定化できるようにした半導体装置の製造方法を提供する。
【解決手段】ゲート電極５が形成されたシリコン基板１上にレジストパターン７を形成し、当該レジストパターン７とゲート電極５とをマスクにシリコン基板１にＰ⁺を斜めイオン注入することによってｈａｌｏ層９を形成する。次に、抵抗体５１の両端部分にｐ⁺層５２を形成した後で、抵抗体５１上にプロテクト酸化膜１５を形成する。そして、このプロテクト酸化膜１５をマスクにシリコン基板１に向けてＡｓ⁺をイオン注入することによって、ｐ⁺層５２表面をアモルファス化し、その上にＴｉを形成し熱処理することによってＴｉシリサイド１７を形成する。レジストパターン７とプロテクト酸化膜１５は、抵抗体５１の中央部分の真上全体と、その両端部分のうちの中央部分と接する隣接部位の真上とを連続して覆う形状を有する。 （もっと読む）

【課題】ソース・ドレイン領域及びゲート電極を高不純物密度化し、且つゲートリーク電流を抑制した半導体装置及びその製造方法を提供する。
【解決手段】第１導電型の半導体領域２と、半導体領域２の一部を挟んだ第２導電型のソース領域９ａ及びドレイン領域９ｂと、ソース領域９ａと半導体領域２との間のソース領域９ａより浅い第２導電型のソースエクステンション領域１１ａと、ドレイン領域９ｂと半導体領域２との間のドレイン領域９ｂより浅い第２導電型のドレインエクステンション領域１１ｂと、半導体領域２の上の第１ゲート絶縁膜７１ｎと、この第１ゲート絶縁膜７１ｎの上の窒素濃度２０〜５７％の第２ゲート絶縁膜７２ｎと、この第２ゲート絶縁膜７２ｎの上の第２導電型の半導体多結晶膜からなるゲート電極７７ｎとを備える。 （もっと読む）

【課題】ＭＯＳＦＥＴのＦＵＳＩプロセスによりＭＯＳＦＥＴと共存する抵抗素子及びその製造方法を提供し、特に、抵抗素子の抵抗値精度に優れた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板と、半導体基板上に形成されたシリサイド化されたゲート電極を有するＭＯＳＦＥＴと、半導体基板上に形成された抵抗領域、及び抵抗領域の電極取出し面上でシリサイド化されて形成された電極取出し領域を有する抵抗素子とを有する構成としたので、抵抗素子の抵抗値精度に優れた半導体装置及びその製造方法を可能にできる。 （もっと読む）

【目的】同一半導体基板に複数形成されるＴＬＰＭのそれぞれの素子を精度よく最適化を図り、また製造コストの低減を図ることができる半導体装置およびその製造方法を提供する。
【解決手段】相補型のＴＬＰＭのＰｃｈＴＬＰＭの第２トレンチ１２の深さよりＮｃｈＴＬＰＭの第１トレンチの深さを浅くすることで、ＮｃｈＴＬＰＭのチャネル長の最適化を図りオン抵抗を小さくすることができる。また第１トレンチと第１ｎドレイン領域を形成するマスクを同一とし、第２トレンチと第１ｐドレイン領域を形成するマスクを同一とすることで、フォト工程を減らして低コスト化を図ることができる。また、セルフアラインにより第１ｎドレイン領域を高精度に形成できる。 （もっと読む）

【課題】応力制御膜に生ずる複数の歪によって異なる複数種のトランジスタのチャネル移動度を向上させる。
【解決手段】シリコン基板２１上にｎ型ＦＥＴ素子領域３０aとｐ型ＦＥＴ素子領域３０bとを形成し、ゲート電極２５a,２５bおよびソース・ドレイン領域２８a,２８bを内包すると共に、ｐ型ＦＥＴ素子領域３０bに対して最適化された真性応力を有する応力制御膜３１を形成し、ｎ型ＦＥＴ素子領域３０a上の応力制御膜３１に対して化学反応処理を施すことによって、ｎ型ＦＥＴ素子領域３０a上に他とは異なる真性応力を有する応力制御膜３１aにす。こうして、互いに異なる応力を両ＦＥＴ素子領域３０a,３０bに作用させてチャネル領域の電子移動度を向上させ、ドレイン電流を向上させる。 （もっと読む）

【課題】ゲート絶縁膜がいわゆる高比誘電率絶縁膜からなるとともにゲート電極が多結晶シリコン系の材料からなるＭＩＳトランジスタを備える半導体装置を提供する。
【解決手段】少なくとも１対のソース領域１０ａおよびドレイン領域１０ｂが半導体基板１の表層部に形成されている。ソース領域１０ａおよびドレイン領域１０ｂの間において半導体基板１の表面１ａ上に比誘電率が５以上であるゲート絶縁膜５が設けられている。少なくとも１種類の不純物を含む多結晶シリコン系の材料からなるとともに、この多結晶シリコン系の材料からゲート絶縁膜５への不純物の移動を抑制する物質がゲート絶縁膜５との界面付近に設けられているゲート電極６が、ゲート絶縁膜５の表面上に設けられている。 （もっと読む）

【課題】 ゲート絶縁膜に接するゲート電極の空乏化を抑制しながら、ゲート電極の仕事関数の調整を効率的に行うことが可能な半導体装置およびその製造方法を提供する。
【解決手段】 ｐ型シリコン基板１、埋め込み酸化膜２、及び単結晶シリコン層３から構成されるＳＯＩ基板４において、単結晶シリコン層３にソース領域１０およびドレイン領域１１を備える。また、ソース領域１０とドレイン領域１１との間の単結晶シリコン層３の表面側はチャネル層３ａとして機能する。単結晶シリコン層３（チャネル層３ａ）の上にはゲート絶縁膜５が形成される。ゲート絶縁膜５上には、窒化チタン（ＴｉＮ）からなる金属粒子６ａ，６ｂ、及びポリシリコン膜７から構成されるポリシリコンゲート電極８が設けられる。ここで、ＴｉＮからなる金属粒子は、ゲート絶縁膜５に接する部分６ａと接しない部分６ｂからなる。 （もっと読む）

半導体の製造方法は、半導体デバイス層中に浅溝隔離構造１４の形成を具える。前記浅溝隔離構造は、前記半導体デバイス層を形成するフィールド領域を囲んだＵ字形又はＯ字形であり、前記半導体デバイス層は、導電性を得るためにドープ及び／又は自滅される。前記半導体デバイスは、延在したドレイン領域５０又はドリフト領域、及び、ドレイン領域４２を有する。絶縁ゲート２６は、本体領域の上部に設けられる。ソース領域３４、４０は、深ソース領域４０及び浅ソース領域３４を有するように加工されている。前記本体と同じ導電型のコンタクト領域６０は、前記深ソース領域４０に隣接して設けられる。前記本体は、前記浅ソース領域３４の下で、前記コンタクト領域６０と接触するように延在している。
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【課題】電界効果トランジスタの電気的特性を安定化することができ、信頼性が高く、さらに設計の自由度が向上した半導体装置および半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置は、半導体基板１０２上に、ゲート絶縁膜１２４と、ポリシリコン粒子１２５からなるゲート電極１２６と、を順に積層してなるゲート電極部を備える電界効果トランジスタを有し、ゲート絶縁膜１２４の膜厚は１．６ｎｍ以下であり、ゲート絶縁膜１２４近傍のポリシリコン粒子１２５の平均グレインサイズは１０ｎｍ以上１５０ｎｍ以下である。 （もっと読む）

【課題】酸化膜へのサイドエッチを防止でき、Ｌ型サイドウォールスペーサーの半導体基板の主面に沿って外方に伸びている部分の寸法を精度よく制御できるＭＯＳ型半導体装置の製造方法を提供する。
【解決手段】ゲート電極表面に絶縁膜と該絶縁膜に対して十分なエッチング選択比が得られる異種膜を形成する工程と、前記異種膜と前記絶縁膜を異方性エッチングし、前記異種膜のみを除去して、前記ゲート電極の側面にＬ型サイドウォールスペーサーを形成する工程と、前記ゲート電極、前記Ｌ型サイドウォールスペーサーをマスクとして、前記半導体基板の素子形成領域に不純物イオンを注入して、高濃度不純物層と低濃度不純物層を形成する工程と、前記半導体基板を熱処理して、高濃度不純物層と低濃度不純物層を活性化する工程とを含むことを特徴とするＬＤＤ構造を有する構造のＭＯＳ型半導体装置の製造方法。 （もっと読む）

【課題】Ｌ字形スペーサを埋め込んだ半導体デバイスを形成する方法を提供する。
【解決手段】この方法は、基板のゲート領域の各側にＬ字形スペーサを画成するステップと、Ｌ字形スペーサを酸化膜に埋め込んで、酸化膜がＬ字形スペーサの側縁から所定の距離まで基板の一部を覆うようにするステップとを含む。さらに、酸化膜を除去して、Ｌ字形スペーサを露出させる。 （もっと読む）