【課題】 リーク電流及び接合キャパシタンスを除去又は減少させるために、半導体デバイスにおける新規な構造体を提供する。
【解決手段】 半導体装置の構造体及び該構造体を製造するための方法が開示される。半導体構造体は、第１及び第２のソース／ドレイン領域、該第１及び第２のソース／ドレイン領域の間に配置されたチャネル領域、該チャネル領域と物理的に接する埋め込みウェル領域、該埋め込みウェル領域と該第１のソース／ドレイン領域との間に配置され、かつ、該埋め込みウェル領域と該第２のソース／ドレイン領域との間に配置される埋め込みバリア領域とを含み、該埋め込みバリア領域が、該埋め込みウェル領域と該第１のソース／ドレイン領域との間のリーク電流及びドーパント拡散、並びに該埋め込みウェル領域と該第２のソース／ドレイン領域との間のリーク電流及びドーパント拡散を防止する。 （もっと読む）

【課題】 従来のＰＦＥＴに比べて減少されたシリコン面積および電力消費での高速のスイッチング速度をもつ改良されたＰＦＥＴと、改良されたＰＦＥＴと同時に製造されることができるＮＦＥＴとの両方を提供すること。
【解決手段】 電界効果トランジスタ（１００）及び電界効果トランジスタを製造する方法である。電界効果トランジスタは、ゲート誘電体層（１５５）の上面（１７０）に形成されたゲート電極（１６５）と、単結晶シリコン・チャネル領域（１１０）の上面（１６０）のゲート誘電体層と、Ｇｅ含有層（１３５）の上面の単結晶シリコン・チャネル領域と、単結晶シリコン基板（１５０）の上面のＧｅ含有層と、単結晶シリコン基板の上面における第１誘電体層（２１５Ａ）と第２誘電体層（２１５Ｂ）との間のＧｅ含有層とを含む。 （もっと読む）

【課題】 パンチスルー現象を抑えた半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法が、シリコン基板を準備する工程と、シリコン基板に、ゲート電極と、ゲート電極の両側に配置されるソース領域およびドレイン領域を形成し、ソース領域とドレイン領域で挟まれた領域をチャネル領域とするチャネル領域形成工程と、ソース領域とドレイン領域を覆う金属膜を形成する金属膜形成工程と、金属膜と、ソース領域およびドレイン領域とを反応させ、ソース領域およびドレイン領域の表面に金属シリサイド層を形成するシリサイド工程と、金属シリサイド層をイオン注入マスクに用いてチャネル領域にイオンを注入し、ソース領域およびドレイン領域とは導電型の異なるパンチスルーストッパ領域を、ソース領域およびドレイン領域に隣接するように形成する注入工程とを含む。 （もっと読む）

【課題】 短波長光の照射による活性化により、浅接合の拡散層を形成する際の、ゲート絶縁膜中のトラップの発生を抑える。
【解決手段】 半導体装置の製造において、まず、基板に、ゲート絶縁膜を介して、ゲート電極を形成する。少なくともゲート電極をマスクとして、不純物を注入し、拡散層を形成する。また、この拡散層形成のための不純物注入の前又は後に、少なくともゲート電極をマスクとして、フッ素イオンを注入する。更に、波長約１０００nm以下の光を、約１ミリ秒以内の時間照射する。 （もっと読む）

【課題】エレベイテッドサリサイドソース／ドレイン領域の形成方法及びＴ型素子分離膜を有する半導体素子を提供する。
る。
【解決手段】本発明に係るエレベイテッドサリサイドソース／ドレイン領域８０の形成方法には、拡幅トレンチ領域の深さを調節することによってソース／ドレイン領域８０を形成するためのイオン注入段階で、前記Ｔ型素子分離膜７１のヘッド部を構成し、前記狭幅トレンチ領域の上端部から左右側に延長された前記拡幅トレンチ領域の下部８１にも導電型不純物を注入可能にする。 （もっと読む）

【課題】 シリサイド膜を有する半導体装置において配線抵抗を低減し、また配線抵抗のばらつきを低減する。
【解決手段】 コバルトシリサイドあるいはニッケルシリサイドを使う超高速半導体装置において、シリサイド膜形成のためシリコン表面に金属膜を堆積する前に、シリコン表面から自然酸化膜をウェットエッチングプロセスで除去した後、化学酸化膜を形成する。 （もっと読む）

【課題】 プラズマ処理によりシリコン表面に形成される、ＳｉＣを含む変質層を、シリコン表面の侵食を最小限に抑止しながら除去する。
【解決手段】 前記変質層を、酸素ラジカルに、前記半導体表面のＳｉ原子に結合してＳｉ原子と酸素原子との間の二重結合の形成を阻害するような元素の活性種を添加して改質し、形成された改質層をウェットエッチングにより除去する。 （もっと読む）

【課題】低電気抵抗化および高信頼性化可能なコンタクトを備え、高速伝送が可能で信頼性の高い半導体装置およびその製造方法を提供する。
【解決手段】 コンタクト２０、２３を、ＣＶＤ法を用いて、シリサイド膜１９、２２、シリコン窒化膜１５ａおよび第１層間絶縁膜１５ｂの内壁に接する表面に、表面からコンタクト内部方向への距離に応じて窒素含有量が減少する組成勾配を有する窒化タングステン部２４を形成し、その内側にタングステンが充填されたタングステン部２５を形成する。窒化タングステン部２４とタングステン部２５との界面の酸化や汚染を防止する。 （もっと読む）

【課題】 性能が向上されたＣＭＯＳ素子及びその製造方法を提供する。
【解決手段】 本発明のＣＭＯＳ素子は、第１の幅領域と、該第１の幅より広い第２の幅領域を有するとともにコンタクト形成領域になる少なくとも一つの多幅アクティブ領域対と、を含む第１のアクティブ領域と、第１のアクティブ領域上に配列された第１のゲートと、第１のアクティブ領域内に形成された第１の導電型ソース／ドレーン領域と、を含む第１の導電型ＭＯＳトランジスタ、および、第１の幅より広い第３の幅を有する第２のアクティブ領域と、第２のアクティブ領域上に配列された第２のゲートと、第２のアクティブ領域内に形成された第２の導電型ソース／ドレーン領域と、を含む第２の導電型ＭＯＳトランジスタを備える。そして、ＣＭＯＳ素子の製造方法もまた提供される。これにより、電子と正孔の移動度の均衡が得られてＣＭＯＳ素子の性能を向上することができる。 （もっと読む）

【課題】 絶縁ゲート型半導体装置及びその駆動方法に関し、高駆動電流化及び微細化構造においても基板バイアス効果によってオフリークＩ_off を低減して低消費電力化を実現する。
【解決手段】 幅が３〜２０ｎｍの第１のサイドウォール４、幅が３０ｎｍ〜６０ｎｍの第２のサイドウォール５、及び、その外側に第３のサイドウォール６を有するとともに、第１のサイドウォール４の直下に第１のサイドウォール４と自己整合する長さのエクスエンション領域７を設けるとともに、第２のサイドウォール５の直下に第２のサイドウォール５と自己整合する長さで且つエクステンション領域７と深接合のソース・ドレイン領域９の中間の深さのバッファ領域８を設けてソース・ドレイン構造を３重構造にする。 （もっと読む）

【課題】本発明は、半導体デバイスの製造方法及び半導体デバイスを含む集積回路の製造方法を提供する。
【解決手段】本発明の半導体デバイス（１００）を製造する方法は、とりわけ、基板（１１０）上にゲート構造（１２０）を形成するステップオ、及びゲート構造（１２０）の近くの基板（１１０）にソース／ドレイン領域（１９０）を形成するステップを含む。本方法は、更に、ゲート構造（１２０）及び基板（１１０）をドライエッチングするステップ、及びゲート構造（１２０）及び基板（１１０）をドライエッチングするステップに続いて、ソース／ドレイン領域にフッ素を配置して、フッ化したソース／ドレインを形成するステップを含む。その後、本方法は、ゲート構造（１２０）とフッ化したソース／ドレインに金属スイサイド領域（５１０,５２０）を形成するステップを含む。 （もっと読む）

ソース側のハロー領域を有する絶縁ゲート電界効果半導体コンポーネント（１００）と、半導体コンポーネント（１００）の製造方法である。ゲート構造（１１２）は半導体基板（１０２）に形成される。ソース側のハロー領域（１２０）は半導体基板（１０２）に形成される。ソース側のハロー領域形成後、スペーサ（１２７、１２８、１５２、１５４）が、ゲート構造（１１２）の対辺に隣接して形成される。ソースエクステンション領域（１３６Ａ）及びドレインエクステンション領域（１３８Ａ）は、傾斜注入を用いて半導体基板（１０２）に形成される。ソースエクステンション領域（１３６Ａ）は、ゲート構造（１１２）の下に延在する。一方で、ドレインエクステンション領域（１３８Ａ）は、ゲート構造（１１２）の下に延在してもよく、あるいは、ゲート構造（１１２）から横方向に離間してもよい。ソース領域（１５６）及びドレイン領域（１５８）は、半導体基板（１０２）に形成される。
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【課題】 低コストで歩留り良く製造でき、ゲート絶縁膜の信頼性が高く、しきい値電圧のばらつきが小さい半導体装置及びその製造方法を提供する。
【解決手段】 金属シリサイド膜４は、ゲート絶縁膜３上にアモルファスＳｉ膜、金属膜及びＳｉ膜５を順次形成し、熱処理によって金属膜をシリサイド化することにより得られる。金属膜の上にＳｉ膜５を形成し、ゲート電極のゲート絶縁膜３側からのシリサイド化反応により金属シリサイド膜４を形成するため、不純物イオンがゲート電極とゲート絶縁膜３との界面に濃縮することが無い。これにより、不純物イオンのゲート絶縁膜３中又はチャネル領域への拡散を抑制し、ＭＩＳＦＥＴのしきい値のばらつきを低減できる。また、ゲート絶縁膜３とゲート電極との界面における不純物の偏析を抑制し、ゲート電極の剥離を防止することができるため、ゲート絶縁膜３の信頼性が高い。 （もっと読む）

金属酸化膜トランジスタなどの半導体デバイスを基板上に形成する際に材料を堆積するための方法が提供される。一実施形態では、本発明は概して、第１の導電性を有する基板上にゲート誘電体を形成するステップと、該ゲート誘電体上にゲート電極を形成するステップと、該ゲート電極の横方向に対向する側壁に沿って第１の対の側壁スペーサを形成するステップと、該電極の対向する側に１対のソース／ドレイン領域限定部をエッチングするステップと、該ソース／ドレイン領域限定部にシリコンゲルマニウム材料を選択的に堆積するステップと、該堆積されたシリコンゲルマニウム材料にドーパントを注入して、第２の導電性を有するソース／ドレイン領域を形成するステップと、を含む基板を処理する方法を提供する。 （もっと読む）

【課題】 本発明はゲート構造物として高誘電率を有する物質として、高誘電率を有する物質からなるゲート絶縁膜を含む半導体装置及びその製造方法に関する。
【解決手段】 半導体装置及びその製造方法において、基板上に形成され、ハフニウムシリコン酸化物含有固体物質を含むゲート絶縁膜パターンと前記ゲート絶縁膜パターン上に形成される第１ゲート導電膜パターンを含むゲート構造物及び前記ゲート構造物と隣接する基板の表面部位に配置されており、ｎ型不純物がドーピングされたソース／ドレイン領域を含むことを特徴とする。 （もっと読む）

【課題】 安定した低抵抗のシリサイド膜を形成する技術を提供する。
【解決手段】 半導体基板１上にゲート絶縁膜５を形成する工程、ゲート絶縁膜５上にシリコン膜７を形成する工程、シリコン膜７と半導体基板１との表面にＢＦ₂イオンおよびＢイオンを注入し、ｐチャネル型ＭＩＳトランジスタＱｐのゲート電極１１ｐと高濃度ｎ型半導体領域１５からなるソース／ドレインとを形成する工程、ゲート電極１１ｐの上部に第１コバルトシリサイド膜を形成し、ソース／ドレインの上部に第２コバルトシリサイド膜を形成する工程を有する。 （もっと読む）

【課題】
酸化シリコン層、窒化シリコン層の積層ライナを備えたＳＴＩを有し、帯電を低減できる半導体装置およびその製造方法を提供する。
【解決手段】
半導体装置は、シリコン基板と、前記シリコン基板の表面から下方に向かって形成され、前記シリコン基板の表面に活性領域を画定するトレンチと、前記トレンチの内壁を覆う酸化シリコン層の第１ライナ層と、前記第１ライナ層の上に形成された窒化シリコン層の第２ライナ層と、前記第２ライナ層の上に形成され、前記トレンチを埋める絶縁物の素子分離領域と、前記活性領域に形成されたｐチャネルＭＯＳトランジスタと、前記ｐチャネルＭＯＳトランジスタを覆って，前記シリコン基板上方に形成され，紫外光遮蔽能を有さない窒化シリコン層のコンタクトエッチストッパ層と、前記コンタクトエッチストッパ層の上方に形成され、紫外光遮蔽能を有する窒化シリコン層の遮光膜と、を有する。 （もっと読む）

【課題】
活性領域と素子分離領域を別個の対象として応力を制御し，半導体装置の性能を向上する。
【解決手段】
半導体装置は、ｐ−ＭＯＳ領域を有する半導体基板と、半導体基板表面部に形成され、ｐ−ＭＯＳ領域内にｐ−ＭＯＳ活性領域を画定する素子分離領域と、ｐ−ＭＯＳ活性領域を横断して，半導体基板上方に形成され、下方にｐ−ＭＯＳチャネル領域を画定するｐ−ＭＯＳゲート電極構造と、ｐ−ＭＯＳゲート電極構造を覆って、ｐ−ＭＯＳ活性領域上方に選択的に形成された圧縮応力膜と、ｐ−ＭＯＳ領域の素子分離領域上方に選択的に形成され，圧縮応力膜の応力を解放している応力解放領域と、を有し、ｐ−ＭＯＳチャネル領域にゲート長方向の圧縮応力とゲート幅方向の引張応力を印加する。 （もっと読む）

【課題】 不純物のプロファイルを精度よく制御することが可能な半導体装置の製造方法を提供する。
【解決手段】 半導体領域１に不純物元素のイオンを注入する工程と、半導体領域に、所定元素としてIV族の元素又は不純物元素と同一導電型であって不純物元素よりも質量数が大きい元素のイオンを注入してアモルファス状態の結晶欠陥領域５を形成する工程と、不純物元素及び所定元素が注入された領域にフラッシュランプの光を照射してアニールを行い、アモルファス状態の結晶欠陥領域の結晶欠陥を回復させるとともに不純物元素を活性化する工程と、を備え、フラッシュランプの光を照射してアニールを行う工程を、結晶欠陥領域のアモルファス状態が維持される温度で半導体領域を予め加熱した状態で行う。 （もっと読む）

【課題】静電破壊耐性を向上し得る半導体装置及びその製造方法を提供する。
【解決手段】ゲート電極とドレイン領域とソース領域とを有する半導体装置であって、ドレイン領域は、ゲート電極の第１の側に形成された第１導電型の第１の不純物拡散領域１８ａと；第１の不純物拡散領域より深く形成された第１導電型の第２の不純物拡散領域２０ａと；第１の不純物拡散領域より浅く形成され、不純物拡散層より不純物濃度が高い第１導電型の第３の不純物拡散領域２８ａ、２８ｂと；第３の不純物拡散領域上に形成され、ドレインコンタクト部２２Ｄに接続されるシリサイド膜３２ａ、３２ｂとを有し、ドレインコンタクト部とサイドウォール絶縁膜との間にシリサイド膜が形成されていない領域が存在しており、ドレインコンタクト部の下方の半導体基板内に第２の不純物拡散領域が形成されていない。 （もっと読む）