【課題】ゲート電極を形成してからチャネル形成用半導体部を形成する方法において、結晶品質の良い単結晶Ｓｉを用いて良質なゲート絶縁膜を形成した縦型半導体装置を提供する。
【解決手段】単結晶半導体基板に少なくとも第１絶縁層を有する積層体を形成する工程Ｓ１と、前記積層体に、前記単結晶半導体基板が露出する孔を形成する工程Ｓ２と、前記孔の底面に露出している前記単結晶半導体基板を種結晶領域とすることにより、前記第１絶縁層の上にゲート電極となる単結晶半導体部を形成する工程Ｓ３と、前記孔内に埋められた前記単結晶半導体部を除去することで、前記孔の底面に前記単結晶半導体基板を再び露出させる工程Ｓ４と、前記単結晶半導体部の前記孔の側面に露出している部分にゲート絶縁膜を形成する工程Ｓ５と、前記孔にチャネル形成用半導体部を形成する工程Ｓ６と、を有する半導体装置の製造方法。 （もっと読む）

【課題】 ＤＭＯＳトランジスタのオン抵抗のバラツキをなくすために、チャネル抵抗のバラツキが生じない製造方法を提供する。
【解決手段】 半導体基板上に第１ボディー領域を形成した後、ゲート酸化膜上にゲート電極膜を積層する。第２ボディー領域を形成するためフォトレジストをマスクとして使用し、開口を形成する。本発明は、フォトレジストを残したまま開口内に不純物イオンを注入し、チャネル領域を構成する第２ボディー領域を形成する。さらに同じマスクを使用して第１ソース領域を形成する。次に、ゲート電極を形成し、サイドスペーサーを形成した後、第２ソース領域とドレイン領域とを同時に形成する。 （もっと読む）

【課題】トランジスタの面積を小さくしてもフリッカノイズを低減できる半導体装置を提供する。
【解決手段】本発明の一態様の半導体装置は、シリコン基板１に形成された第１及び第２のＰ型低濃度不純物層３ａ，３ｂと、シリコン基板１に埋め込まれて形成され、第１及び第２のＰ型低濃度不純物層の相互間に位置する埋め込みチャネル層５と、埋め込みチャネル層の上方に位置するシリコン基板の表面上にゲート絶縁膜６を介して形成され、Ｎ型不純物が導入されたポリシリコン膜からなるゲート電極と、第１のＰ型低濃度不純物層３ａ内における深さが浅い領域に形成されたソース領域及びドレイン領域の一方のＰ型層１３ａと、第２のＰ型低濃度不純物層３ｂ内における深さが浅い領域に形成されたソース領域及びドレイン領域の他方のＰ型層１３ｂと、を具備することを特徴とする。 （もっと読む）

【課題】ＭＩＰＳ構造等のゲート電極と同時形成が可能であり且つ抵抗が高い抵抗素子を有する半導体装置及びその製造方法を提供する。
【解決手段】基板上に金属含有膜１０８及びポリシリコン膜１０９を順次形成する工程と、前記金属含有膜及び前記ポリシリコン膜を抵抗素子形状にパターニングする工程と、前記金属含有膜の少なくとも一部分を除去することにより、前記ポリシリコン膜の下に中空領域１１９を形成する工程とを備えている。 （もっと読む）

【課題】ゲート電極の下部からゲート電極の形成されていない基板上の領域に斜め方向のイオン注入を行って形成される不純物拡散領域を有する半導体装置において、半導体装置のサイズを従来に比して縮小化することができる半導体装置を提供する。
【解決手段】Ｎ型半導体層１３の表面に形成されるＰ型のベース領域２１と、ベース領域２１内に形成されるＰ＋型ソース領域２２およびＮ＋型ソース領域２３を有するソース領域と、Ｎ型半導体層１３の表面にベース領域２１から離れて形成されるＮ＋型のドレイン領域２６と、ソース領域とドレイン領域２６との間にゲート絶縁膜４１を介して形成されるゲート電極４２と、ドレイン領域２６からゲート電極４２の下部にかけて、ドレイン領域２６に隣接して形成されるＮ型のドリフト領域と、を備え、ゲート電極４２とゲート絶縁膜４１との積層体のソース領域側側面の高さが、ドレイン領域側側面の高さよりも高く形成される。 （もっと読む）

【課題】 ゲートとドレインの間で生じる電界集中を緩和する半導体装置を提供する。
【解決手段】本発明によれば，半導体基板上にゲート絶縁膜を介して形成された第１のゲート電極と、前記半導体基板上に前記ゲート絶縁膜を介して形成され、かつ、第１のゲート電極の側面に絶縁性のスペーサを介して配置された第２のゲート電極と、第１及び第２のゲート電極を挟むように前記半導体基板上に形成されたソース領域及びドレイン領域と、第１のゲート電極下方における前記半導体基板の一部の領域を挟むように形成され、第２のゲート電極及び前記ソース領域及びドレイン領域と重なるように形成された電界緩和領域と、を備える半導体装置が提供される。 （もっと読む）

【課題】ＭＯＳＦＥＴの性能をより向上する。
【解決手段】半導体装置の製造方法は、半導体基板１１上に、ゲート絶縁膜材料とメタルゲート電極材料とを含む積層膜を堆積する工程と、マスク層１９を用いて積層膜を加工し、半導体基板１１上にゲート絶縁膜１５及びメタルゲート電極１６を含むゲート構造を形成する工程と、ゲート構造の側面に、絶縁物からなる側壁２０を形成する工程と、側壁２０をマスクとして半導体基板１１に不純物を導入し、エクステンション領域２１及びハロー領域２２を形成する工程と、側壁２０をマスクとして半導体基板１１を掘り下げ、半導体基板１１にリセス領域２６を形成する工程と、リセス領域２６にＳｉＧｅ層２７を形成する工程と、側壁２０の側面に、絶縁物からなる側壁２８を形成する工程と、マスク層１９をドライエッチングする工程とを含む。 （もっと読む）

【課題】
微細化したＭＯＳトランジスタを含む半導体装置において、リーク／ショートの可能性を抑制する。
【解決手段】
半導体装置の製造方法は、活性領域上に、ゲート絶縁膜とシリコン膜とを形成し、シリコン膜上方にゲート電極用レジストパターンを形成し、レジストパターンをマスクとして、シリコン膜を厚さの途中までエッチングしてレジストパターン下方に凸部を残し、レジストパターンを除去した後シリコン膜を覆うダミー膜を形成し、ダミー膜を異方性エッチングして、凸部の側壁にダミー膜を残存させつつ、平坦面上のダミー膜を除去し、ダミー膜をマスクとして、シリコン膜の残りの厚さをエッチングしてゲート電極を形成し、ゲート電極両側の半導体基板に、ソース／ドレイン領域を形成し、シリコン領域にシリサイドを形成する。 （もっと読む）

【課題】
活性領域と素子分離領域を別個の対象として応力を制御し，半導体装置の性能を向上する。
【解決手段】
半導体装置は、ｐ−ＭＯＳ領域を有する半導体基板と、半導体基板表面部に形成され、ｐ−ＭＯＳ領域内にｐ−ＭＯＳ活性領域を画定する素子分離領域と、ｐ−ＭＯＳ活性領域を横断して，半導体基板上方に形成され、下方にｐ−ＭＯＳチャネル領域を画定するｐ−ＭＯＳゲート電極構造と、ｐ−ＭＯＳゲート電極構造を覆って、ｐ−ＭＯＳ活性領域上方に選択的に形成された圧縮応力膜と、ｐ−ＭＯＳ領域の素子分離領域上方に選択的に形成され，圧縮応力膜の応力を解放している応力解放領域と、を有し、ｐ−ＭＯＳチャネル領域にゲート長方向の圧縮応力とゲート幅方向の引張応力を印加する。 （もっと読む）

【課題】ゲート電極中に含まれる不純物の拡散を防止することができ、さらに、ゲート絶縁膜の信頼性及びホットキャリア耐性を向上させることができる半導体装置及びその製造方法を得る。
【解決手段】Ｎ型シリコン基板１上にゲート酸化膜３６およびＰ+型ゲート電極３５を形成する。Ｐ+型ゲート電極３５の両側にソース／ドレイン領域６を形成する。ゲート酸化膜３６およびＰ+型ゲート電極３５中には窒素がドープされ、窒素ドーピング領域３０が形成される。 （もっと読む）

【課題】高誘電率ゲート絶縁膜およびメタルゲート電極を備えたＣＭＩＳＦＥＴの性能を向上させる。
【解決手段】高誘電率ゲート絶縁膜として機能するＨｆ含有絶縁膜４ａ，４ｂ上にメタルゲート電極であるゲート電極ＧＥ１，ＧＥ２が形成され、ゲート電極ＧＥ１，ＧＥ２は、金属膜７ａ，７ｂ，７ｃの積層膜からなる金属膜７とその上のシリコン膜８との積層構造を有している。金属膜７の最下層の金属膜７ａは、窒化チタン膜、窒化タンタル膜、窒化タングステン膜、炭化チタン膜、炭化タンタル膜または窒化タングステン膜からなり、金属膜７ｂは、ハフニウム膜、ジルコニウム膜またはアルミニウム膜からなり、金属膜７ｃは、金属膜７ａと同種の材料からなる膜である。 （もっと読む）

【課題】トランジスタ特性を向上させる。
【解決手段】ＳＴＩ１０９と、ＳＴＩ１０９によって互いに分離されたｐ型ウェル１０２及びｎ型ウェル１０３と、ｐ型ウェル１０２及びｎ型ウェル１０３上に形成されたＳｉＧｅ膜１０８とを有するＳｉ基板１０１を用意する工程と、ｎ型ウェル１０３上に位置するＳｉＧｅ膜１０８をＳｉＯ_２膜１１６で被覆する工程と、ＳｉＯ_２膜１１６をマスクとして酸化処理を行うことによりｐ型ウェル１０２上に形成されたＳｉＧｅ膜１０８を酸化し、Ｓｉ_ｘＧｅ_ｙＯ_ｚ膜１１７を形成する工程（（ｃ））と、Ｓｉ_ｘＧｅ_ｙＯ_ｚ膜１１７を除去する工程（（ｄ））と、を行い、半導体装置を製造する。 （もっと読む）

【課題】高誘電率ゲート絶縁膜およびメタルゲート電極を備えたＣＭＩＳＦＥＴの性能を向上させる。
【解決手段】ｎチャネル型ＭＩＳＦＥＴＱｎは、半導体基板１のｐ型ウエルＰＷの表面上に、ゲート絶縁膜として機能するＨｆ含有絶縁膜３ａを介して形成されたゲート電極ＧＥ１を有し、ｐチャネル型ＭＩＳＦＥＴＱｐは、ｎ型ウエルＮＷの表面上に、ゲート絶縁膜として機能するＨｆ含有絶縁膜３ｂを介して形成されたゲート電極ＧＥ２を有している。ゲート電極ＧＥ１，ＧＥ２は、金属膜７とその上のシリコン膜８との積層構造を有している。Ｈｆ含有絶縁膜３ａは、Ｈｆと希土類元素とＳｉとＯとＮとからなる絶縁材料膜またはＨｆと希土類元素とＳｉとＯとからなる絶縁材料膜であり、Ｈｆ含有絶縁膜３ｂは、ＨｆとＡｌとＯとＮとからなる絶縁材料膜またはＨｆとＡｌとＯとからなる絶縁材料膜である。 （もっと読む）

【課題】ゲート電極中の不純物がゲート絶縁膜を突き抜けてチャネル領域に拡
散するのを抑制し、ソース・ドレイン領域の不純物イオンが部分的にチャネル領
域方向に異常拡散するのを防ぐ。
【解決手段】ゲート絶縁膜３上に、ポリシリコン膜４を被着してゲート電極５
パターンにパターンニングした後、ソース・ドレイン領域９を形成する前に、窒
素を含む雰囲気中で窒化処理を行って、ゲート電極５端部付近のゲート絶縁膜３
中に新たに窒素を導入する。または、ゲート電極５のパターンニング後、ソース
・ドレイン領域９を形成する前に、酸化処理を行うことによってゲート電極５の
パターンニングの際に生じるダメージや汚染の一部を酸化膜中に取り込んで基板
から除去する。その後、窒化処理を行うことにより、酸化処理によってゲート電
極５端部付近に形成され、ダメージを含む酸化膜に積極的に窒素を導入する。 （もっと読む）

【課題】所望のＭＯＳトランジスタのみにチャネル領域に引っ張り応力を印加してキャリア移動度を向上させ、且つ、製造工程の複雑化を抑える。
【解決手段】シリコン基板１０上にｎＭＯＳトランジスタのゲート絶縁膜１３およびゲート電極１４を非単結晶シリコンで形成し、ゲート電極１４をマスクとして例えばＡｓやＳｂ等の比較的質量数が大きい（質量数７０以上）ｎ型ドーパントを注入することで、ｎＭＯＳトランジスタのソースドレイン領域を形成する。それにより、ゲート電極１４は非晶質化する。そして、ゲート電極１４が再結晶化する温度（約５５０℃）以下の温度条件でゲート電極１４を覆うようにシリコン酸化膜４０を形成し、その後１０００℃程度の加熱処理を行う。それにより、ゲート電極１４内に強い圧縮応力が残留すると共に、その下のチャネル領域には強い引っ張り応力が印加され、当該ｎＭＯＳトランジスタのキャリア移動度は向上する。 （もっと読む）

【課題】従来の光学素子に電界効果トランジスタを適用するとき、ＰＮ接合部の光リークを抑えるために、トランジスタの周囲に遮光領域を設定する必要が有り、回路面積が大きくなるという課題があった。また、反射光に対して遮光性が十分でないという問題があった。
【解決手段】本発明の電界効果トランジスタは、ゲート電極上に、ＰＮ接合部に平面的に重なるように遮光部材を有する。この遮光部材により、ＰＮ接合部を遮光することができる。また、電界効果トランジスタ面積が増大しないため、回路の面積を小さく設定できる。 （もっと読む）

【課題】ＭＩＰＳ構造を有する電界効果トランジスタにおいて、金属ゲート電極とポリシリコンゲート電極との接触抵抗を低減することにより、ＡＣ動作を向上させる。
【解決手段】半導体装置１は、半導体基板１０上に電界効果トランジスタを有する。電界効果トランジスタは、ゲート絶縁膜２５、２７とゲート電極６３、７１と、を備える。さらに、ゲート電極６３、７１は第１金属からなる第１電極層２２と、第２金属からなる第２電極層２６、３４と、シリコン層からなる第３電極層６２、７０と、を含む積層構造である。第２金属は、シリコン層の多数キャリアに対する第１電極層２２と第３電極層６２、７０とのバンド不連続を緩和する仕事関数を有する材料である。 （もっと読む）

【課題】 半導体ボディの上部表面に沿って設けられている非対称的絶縁ゲート電界効果トランジスタ（１００Ｕ又は１０２Ｕ）は、該トランジスタボディ物質のチャンネルゾーン（２４４又は２８４）によって横方向に分離された第１及び第２ソース／ドレインゾーン（２４０及び２４２又は２８０及び２８２）を包含している。
【解決手段】 ゲート電極（２６２又は３０２）がチャンネルゾーン上方でゲート誘電体層（２６０又は３００）の上側に位置している。該ボディ物質の横方向に隣接した物質よりも一層高度にドープした該ボディ物質のポケット部分（２５０又は２９０）が該Ｓ／Ｄゾーンの内のほぼ第１のもののみに沿って該チャンネルゾーン内に延在している。該ポケット部分の垂直ドーパント分布は、互いに離隔されている夫々の位置（ＰＨ−１乃至ＰＨ−３）において複数個の局所的最大（３１６−１乃至３１６−３）に到達すべく調節されている。該調節は、典型的に、該ポケット部分の垂直方向ドーパント分布が上部半導体表面近くで比較的平坦であるように実施される。その結果、該トランジスタのリーク電流は減少されている。 （もっと読む）

【課題】 拡張型ドレイン絶縁ゲート電界効果トランジスタ（１０４又は１０６）が、第１ウエル領域（１８４Ａ又は１８６Ａ）の一部によって構成されているチャンネル（３２２又は３６２）ゾーンによって横方向に分離されている第１及び第２ソース／ドレインゾーン（３２４及び１８４Ｂ又は３６４及び１８６Ｂ／１３６Ｂ）を包含している。
【解決手段】 ゲート誘電体層（３４４又は３８４）が該チャンネルゾーンの上側に存在している。該第１ソース／ドレインゾーンは、通常は、ソースである。通常はドレインである該第２Ｓ／Ｄゾーンは、少なくとも部分的には第２ウエル領域（１８４Ｂ又は１８６Ｂ）で構成されている。該半導体ボディのウエル分離部分（１３６Ａ又は２１２Ｕ／１３６Ｂ）が該ウエル領域の間を延在しており且つ各ウエル領域よりも一層軽度にドープされている。該ウエル領域の構成は、該半導体ボディのＩＧＦＥＴの部分における最大電界をして上部半導体表面の十分に下側、典型的には該ウエル領域同士が互いに最も近い箇所におけるか又はその近くで発生させる。該ＩＧＦＥＴの動作特性は動作時間と共に安定である。 （もっと読む）

【課題】 リーク電流の低減を実現しながらも従来に比べて更に素子サイズを縮小させることが可能な、高耐圧ＭＯＳトランジスタを実現する。
【解決手段】 Ｐ型ウェル１０上に、チャネル領域ｃｈを隔てて、ドレイン領域１２及びドレイン側ドリフト領域７を含むＮ型の第一不純物拡散領域と、ソース領域１２及びそース側ドリフト領域８を含むＮ型の第二不純物拡散領域が形成されている。また、第一不純物拡散領域の一部上方、前記チャネル領域の上方、及び前記第二不純物拡散領域の一部上方にわたってゲート酸化膜６を介してゲート電極２０が形成されている。ゲート電極２０は、Ｎ型にドープされており、第一及び第二不純物拡散領域の上方に位置する部分の電極２０ｂの不純物濃度が、前記チャネル領域の上方に位置する部分２０ａの不純物濃度よりも低濃度である。 （もっと読む）