【課題】ゲート電極の高抵抗化を防ぐとともに、Ｐｏｌｙ−Ｓｉからなるゲート電極を形成する場合と設計事項を変えることなく、不純物イオンのチャネリング現象を防止することが可能な半導体装置の製造方法を提供する。
【解決手段】基板１１上に、ポリシリコンからなるゲート電極１４を形成する工程と、ゲート電極１４の表面を露出させる状態で、基板１１上にレジストマスクＲを形成する工程と、イオン注入法により、レジストマスクＲから露出したゲート電極１４の表面側にＳｉを注入することで、ゲート電極１４の表面側に選択的に非晶質層２１を形成する工程と、レジストマスクＲを除去した後、ゲート電極１４の両側の基板１１の表面側に不純物イオンを注入して、ＳＤ領域を形成する工程と、熱処理を行うことで、ＳＤ領域の前記不純物イオンを活性化させるとともに、非晶質層２１をポリシリコンに変化させる工程とを有することを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】 ＳＡＬＩＣＩＤＥ技術を容易に適用することが可能な半導体装置およびその製造方法を提供する。
【解決手段】 半導体装置１は、半導体基板１１に形成された一対の拡散層２１と、一対の拡散層２１に挟まれた領域上に形成されたゲート電極２３と、ゲート電極２３の側面に形成された一層以上の絶縁膜２５と、絶縁膜３５を挟んでゲート電極２３側面に形成されたサイドウォール２６と、拡散層２１の上部であって絶縁膜２５下およびサイドウォール２６下を含まない領域に形成された高濃度拡散層２４とより構成された高耐圧ＭＯＳＦＥＴ２０を有する。絶縁膜２５は例えば窒化シリコンで形成される。サイドウォール２６は例えば酸化シリコンで形成される。 （もっと読む）

【課題】高電圧用トランジスタの製造方法においてシリコン窒化膜を不純物注入時に防護膜とすることによってスペース酸化膜を形成しなくてもソース／ドレイン拡散領域を二重拡散ドレインジャンクション構造とし一度のパターン工程及びイオン注入工程により安定した二重拡散構造のソース／ドレイン拡散領域を形成する。
【解決手段】本方法は(a)半導体基板にゲート酸化膜、多結晶シリコン層及びシリコン窒化膜を順番に形成する段階と(b)前記シリコン窒化膜、前記多結晶シリコン層及び前記ゲート酸化膜をフォトリソグラフィ工程及び等方性エッチング工程によりパターニングして窒化膜シェード及び多結晶シリコンゲート電極を形成する段階と(c)前記窒化膜シェードをイオン注入に対する防護膜として前記基板に不純物をイオン注入するとともに熱処理することで二重拡散構造のソース−ドレイン拡散領域を形成する段階と(d)前記窒化膜シェードを除去する段階とを備える。 （もっと読む）

ゲート電極にイオン注入されるホウ素のゲート絶縁膜突き抜けを抑制し、チャネル領域の移動度の低下を抑制することのできる半導体装置の製造方法を提供する。 半導体装置の製造方法は、半導体基板の活性領域上にゲート絶縁層を形成する工程と、上記ゲート絶縁層表面側から活性窒素により窒素を導入する工程と、窒素を導入したゲート絶縁層内の、表面側で高く、半導体基板との界面で低い窒素濃度分布を保つようにＮＯガス雰囲気中でのアニール処理を施す工程と、を含む。
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不純物のゲート絶縁膜突き抜けを抑制できると共にソース／ドレイン領域の容量増大、リーク電流増大を抑制できる半導体装置の製造方法を提供する。 半導体装置の製造方法は、ｎ型ウェル内にｎ型閾値調整領域を有する半導体基板上にゲート絶縁膜を介して、ゲート電極を形成し、低い加速エネルギで、ｐ型不純物をイオン注入してゲート電極両側の半導体基板内にエクステンション領域を形成し、ゲート電極の側壁上に、サイドウォールスペーサを形成し、ゲート電極内で実質的異常テーリングを生じない低いドーズ量、比較的高い加速エネルギで、ｐ型不純物をイオン注入して閾値調整領域より深いｐ型ソース／ドレイン領域を形成し、半導体基板に原子をイオン注入し、ゲート電極とソース・ドレイン領域の上層をアモルファス化し、高ドーズ量で、ｐ型不純物をイオン注入し、ソース／ドレイン領域内に高濃度領域を形成し、イオン注入した不純物を活性化する。
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【課題】半導体装置の性能を向上させることが可能な技術を提供する。
【解決手段】ゲート構造２０及びオフセットスペーサ５ａ，５ｂを覆って半導体基板１上に下層膜８、中層膜９及び上層膜１０を順に形成する。下層膜８及び上層膜１０は、ＬＰＣＶＤ法を用いてＴＥＯＳを分解することにより形成されるシリコン酸化膜である。そして、下層膜８、中層膜９及び上層膜１０を部分的に除去して半導体基板１を露出させ、ゲート構造２０の側面上に下層膜８、中層膜９及び上層膜１０を含むサイドウォールスペーサをオフセットスペーサ５ａを介して形成する。 （もっと読む）

【課題】ソース電位（ＶＳＳ）との間に低不純物濃度のウェル領域を具備することにより、容量素子と他の回路素子との容量結合を抑制する。
【解決手段】Ｎ型の基板１０上にＰ型のウェル領域１１とＮ型のウェル領域１２を形成する。Ｎ型ウェル領域１２の表面にゲート電極１４、ソース・ドレイン領域１３、Ｎ型の拡散領域１５を形成し、ゲート酸化膜１６を誘電体として容量素子を形成する。Ｐ型のウェル領域１１にはソース電位（ＶＳＳ）を印加する。ゲート電極１４を一方の端子Ａとし、ソース・ドレイン領域１３とＮ型の拡散領域１２とを他方の端子Ｂとする。Ｎ型ウェル領域１２とＰ型ウェル領域１１とが低濃度ＰＮ接合となるので、他方の端子Ｂとソース電位（ＶＳＳ）間の寄生容量を低減できる。 （もっと読む）

本発明に係る複数の実施例は、炭素がドーピングされた領域、及び隆起したソース/ドレイン領域を有することで、nMOSトランジスタチャネル中に引っ張り応力を供する。

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【課題】閾値電圧およびドレイン電流の経時的変化を抑制できる半導体装置の製造方法を提供することを目的とする。
【解決手段】本発明における第１形態の半導体装置の製造方法では、半導体基板１０にフッ素をイオン注入した後に、半導体基板１０の上にゲート絶縁膜１４Ａ、ゲート電極１５Ａおよび保護膜１６Ａを形成し、再度フッ素をイオン注入する。さらに、ｐ型ソース・ドレインエクステンション領域１８およびソース・ドレイン領域１９を形成する。 （もっと読む）

【課題】 イオン化水素化ホウ素分子から形成されたイオンビームの注入によってＰ型ドーピングが達成される半導体製造法を提供する。
【解決手段】 イオン化された水素化ホウ素分子クラスターがＰ型トランジスタ構造を形成するために注入される、イオン注入装置及び半導体素子を製造する方法。例えば、相補型金属酸化膜半導体（ＣＭＯＳ）素子の製造において、このクラスターは、ソース及びドレーン構造及びポリゲートに対してＰ型ドーピングを提供するために注入され、これらのドーピング段階は、ＰＭＯＳトランジスタの形成に極めて重要である。分子クラスターイオンは、化学形態Ｂ_nＨ_x⁺及びＢ_nＨ_x^-を有し、ここで、１０＜ｎ＜１００及び０≦ｘ≦ｎ＋４である。
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【課題】 高誘電体膜上にシリコン含有の電極を有し、長期信頼性の優れたＭＩＳＦＥＴ、ＭＩＳキャパシタで成る高性能な半導体装置の製造を可能にする。
【解決手段】 半導体基板上に高誘電体膜を形成する工程、この高誘電体膜に対して酸化性雰囲気中の第１の熱処理（第１のＰＤＡ）を施す工程、第１のＰＤＡ後に、前記高誘電体膜表面に窒化シリコン層を形成する工程、前記窒化シリコン層により被覆された高誘電体膜および窒化シリコン層に対して第２の熱処理（第２のＰＤＡ）を施す工程、窒化シリコン層上にシリコン含有の半導体膜もしくは導電体膜を形成する工程、を通して高誘電体ゲート絶縁膜およびゲート電極等を形成することで、長期信頼性の優れた高性能のＭＩＳＦＥＴ等が実現できる。 （もっと読む）

【課題】 本発明は、ゲート電極の空乏化を抑制すると共に、シリサイドの高抵抗化を防止することができる半導体装置及びその製造方法を提供する。
【解決手段】 ゲート絶縁膜上に、所定の半導体材料とゲルマニウムとを含む膜を形成するステップと、膜を酸化することにより、ゲート絶縁膜上に、当該膜よりもゲルマニウム濃度が高くかつ膜厚が薄い第１の膜を形成すると共に、第１の膜上に酸化膜を形成するステップと、酸化膜を除去するステップと、第１の膜上に、半導体材料を含み、第１の膜よりもゲルマニウム濃度が低い第２の膜を形成するステップと、第２の膜及び第１の膜にエッチングを行うことにより、ゲート電極を形成するステップとを備えることを特徴とする。 （もっと読む）

【課題】ゲートの空乏化問題の解消と共に、仕事関数の調整が容易な金属シリサイドのみからなるゲート電極を備え、既存プロセスとのインテグレーション性が高い、コスト的にも優位性がある電界効果トランジスタからなる半導体装置の製造方法を提供することを課題とする。
【解決手段】半導体基板１と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極１９と、前記ゲート電極１９を挟んでエレベーテッド構造を有するソース・ドレイン８とからなる半導体装置の製造方法であって、前記ゲート電極１９を金属シリサイド化する工程を含むことを特徴とする。 （もっと読む）

【課題】 トランジスタのソースおよびドレイン層上に形成されたシリサイド膜がソースおよびドレイン層の接合部を突き抜けることを抑制する半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、シリコンを有する半導体基板１０の主面上に半導体領域Ｓと絶縁体領域Ｉとを形成し、半導体領域および絶縁体領域上にシリコンを主成分とする半導体膜９０を堆積し、シリコンと反応することによってシリサイド膜を形成する金属膜１００を半導体膜上に堆積し、半導体基板を熱処理することによって半導体領域では金属膜と半導体膜および該半導体膜の下の半導体領域のシリコンとを反応させて第１のシリサイド膜１１０を形成し、絶縁体領域では金属膜と半導体膜のシリコンとを反応させて第２のシリサイド膜１２０を形成し、第１のシリサイド膜および第２のシリサイド膜におけるシリコンと金属との組成の相違に基づいて、第２のシリサイド膜を選択的に除去する。 （もっと読む）

【課題】ＣＭＯＳトランジスタにおけるドーパントプロフィールの改善のためのシステム及び方法を提供する。
【解決手段】本発明の一実施形態によると、半導体装置を形成する方法は、半導体本体（１４）の外面上にゲートスタック（２２）を形成する段階を含む。第１及び第２の側壁本体（３４）が、ゲートスタックの対向する側に形成される。ゲートスタックのゲート導電体（２４）の外面に第１の凹部（３６ａ）が形成され、この第１の凹部が形成された後にゲートスタックの中に第１のドーパント（４０）が注入される。第１のドーパントは、第１の凹部を形成するゲートスタックの外面から内向きに拡散する。第１のドーパントは、ゲートスタックと半導体本体の間のインタフェースに向って拡散する。第１の凹部は、インタフェースにおいて第１のドーパントの濃度を増加させる。 （もっと読む）

【課題】コンパクト・パッドの生成について改善された方法を提供する。
【解決手段】領域（５１）は、該領域の表面の少なくとも一部に伸長する区域（５１０）であって、該領域に対して選択的に除去することが可能な材料から形成される区域を作成するよう、局所的に変更される。該領域は、絶縁材料（７）で覆われており、該区域の表面に出現するオリフィス（９０）が、該絶縁材料内に形成される。該選択的に除去が可能である材料は、該区域に代わってキャビティ（５２０）を形成するように、該区域から、オリフィスを介して除去される。キャビティおよびオリフィスは、少なくとも１つの導電性材料（９１）で充填される。 （もっと読む）

ＭＯＳ型トランジスタの浅く急峻な傾斜ドレイン拡張部を製造するための方法（７０）を説明する。この方法では、半導体製品の製造におけるレーザＳＰＥＲアニール・プロセスを用いて、ドレイン拡張部内で固相エピタキシャル成長再結晶化が成される。一つの方法（７０）は、基板のチャネル領域に隣接する基板の拡張領域内深くにゲルマニウムなどの重イオン種を打ち込んで深い非晶化領域を形成し、その後、チャネル領域に隣接する基板の拡張領域内にボロン又は別のこのようなドーパント種を打ち込む、事前非晶化プロセス（７４）を含む。打ち込んだドーパントを、その後、低温でプレアニール（７８）して接合深さ及びドーピング濃度を定める。その後、拡張部及び／又は深いソース／ドレイン領域を、チャネル領域に近接する領域の固相エピタキシャル成長再結晶化を提供する高温のレーザでアニールして（８４）、急峻な傾斜を有する超高ドーピング濃度及び活性化レベルを達成する。
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【課題】ソース・ドレイン領域の占有面積が小さい半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１９１０は、素子分離領域１０１と活性領域１０２とを有する半導体基板１００と、活性領域１０２上にゲート絶縁膜１０３を介して設けられ、側壁の少なくとも一部がゲート電極側壁絶縁膜１０５で覆われたゲート電極１０４と、ゲート電極１０４の両側にゲート電極側壁絶縁膜１０５を介してそれぞれ設けられたソース領域１０６およびドレイン領域１０６とを備えている。ソース領域１０６およびドレイン領域１０６の少なくとも一方は、コンタクト配線と接触するための第２の面を有し、第２の面は、第１の面ＡＡ’に対して傾いており、第２の面は、素子分離領域の表面と８０度以下の角度で交差する。 （もっと読む）

【課題】完全なシリサイドゲートを伴うＭＯＳトランジスタの新規構造を得ることである。
【解決手段】本発明は、ＭＯＳトランジスタに関し、そのゲートは絶縁層（３１）、金属シリサイド層（５０）、導電性封入材料層（５３）、及びポリシリコン層（５５）を連続的に含む。 （もっと読む）

【課題】短チャネル効果を抑制できる構造であり、しきい値電圧を制御でき、電流駆動力に優れ、高速動作が可能なマルチフィンＦＥＴを有する半導体装置及びその製造方法を提供することである。
【解決手段】上記の課題を解決した半導体装置の１態様は、半導体基板上に設けられたソース領域及びドレイン領域と、前記ソース領域及びドレイン領域を接続する複数のフィンと、前記半導体基板の上方に設けられ、前記各フィンの一方の側面側に設けられた第１のゲート電極と、前記半導体基板の上方に設けられ、前記フィンに対して前記第１のゲート電極と対向して前記各フィンの他方の側面側に設けられ、前記第１のゲート電極と分離された第２のゲート電極と、前記各々の第１のゲート電極に接続する複数の第１のパッド電極と、前記複数の第１のパッド電極を接続する第１の配線と、前記各々の第２のゲート電極に接続する複数の第２のパッド電極と、前記複数の第２のパッド電極を接続する第２の配線とを具備する。 （もっと読む）