【課題】トランジスタの性能向上を図ってスペーサを形成できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、ゲートを覆って、半導体基板上に、高誘電体材料を含むバリア絶縁膜を形成する工程と、バリア絶縁膜上に、スペーサ絶縁膜を形成する工程と、スペーサ絶縁膜を、異方性エッチングして、ゲートの側壁上にスペーサを残して除去する工程と、露出したバリア絶縁膜を除去する工程と、ゲート及びスペーサをマスクとして、半導体基板に不純物を注入し、エクステンションを形成する工程と、さらにサイドウォールを形成し、ゲート、スペーサ、及びサイドウォールをマスクとして、ソース／ドレイン領域を形成する工程とを有する。 （もっと読む）

【課題】応力を調整した多層シリコン膜を形成する方法を提供する。
【解決手段】シリコンソースガスを備える第１のプロセスガスを該プロセスチャンバ内に流入させることによって、非晶質シリコン膜４０６が該基板上に形成される。シリコンソースガスを備える第１のプロセスガス混合物と、Ｈ_２及び不活性ガスを備える第１の希釈ガス混合物とを第１の温度で堆積チャンバ内に流入させることによって、多結晶シリコン膜４０８が該非晶質シリコン膜上に形成される。 （もっと読む）

【課題】ゲート電極をフルシリサイド化したＭＩＳＦＥＴを有する半導体装置及びその製造方法に関し、ＭＩＳＦＥＴの特性劣化を引き起こすことなくゲート電極をフルシリサイド化しうる半導体装置の製造方法、並びに、そのような製造方法を用いて形成された優れた特性のＭＩＳＦＥＴを有する半導体装置を提供する。
【解決手段】半導体基板１０上に形成されたゲート絶縁膜１８と、ゲート絶縁膜１８上に形成された金属シリサイド膜５６ｂと、金属シリサイド膜５６ｂ上に形成された金属シリサイド膜５６ａとを有し、金属シリサイド膜５６ｂにおける金属元素に対するシリコンの組成が、金属シリサイド膜５６ａにおける金属元素に対するシリコンの組成よりも大きいゲート電極２６ｎと、ゲート電極２６ｎの両側の半導体基板１０内に形成された不純物拡散領域対５４とを含むトランジスタを有する。 （もっと読む）

【課題】ゲート長に依存する仕事関数の変動を抑えることができる半導体装置の製造方法を提供する。
【解決手段】ゲート絶縁膜１４上の多結晶シリコン膜を露出した後、半導体基板１１を４００℃まで加熱し、その温度が安定した後に、その温度を保持したまま、例えばスパッタリング法によりニッケル膜２１を全面に形成する。ニッケル膜２１の厚さは、シリコン酸化膜２０上で６０ｎｍとする。この結果、シリコン酸化膜２０上にはニッケル膜２１が形成されるが、多結晶シリコン膜の表面に到達してきたニッケルは、そこに堆積するのではなく、多結晶シリコン膜と反応し、多結晶シリコン膜の全体がニッケルシリサイド膜２２に変化する。従って、ｐＭＯＳ領域１には、ｐ型不純物を含有するニッケルシリサイド膜２２からなるゲート電極が形成され、ｎＭＯＳ領域２には、ｎ型不純物を含有するニッケルシリサイド膜２２からなるゲート電極が形成される。 （もっと読む）

【課題】ソース・ドレイン領域の占有面積が小さい半導体装置およびそれを製造する方法を提供する。
【解決手段】本発明の半導体装置は、素子分離領域と活性領域を有する半導体装置であって、活性領域とゲート酸化膜が接する第１の面より上に、ソース領域およびドレイン領域の一部が存在し、該ソース領域および／または該ドレイン領域と、該ソース領域および／または該ドレイン領域に電気的に接続される電極とが接する第２の面が、該第１の面に対して傾いている。 （もっと読む）

【課題】歪み技術を利用した性能のよい半導体装置を低コストで製造する。
【解決手段】シリコン基板１０上のｎＭＯＳ形成領域１２ａ及びｐＭＯＳ形成領域１２ｂにそれぞれゲート電極１５ａ，１５ｂを形成し、ｐＭＯＳ形成領域１２ｂを覆い、フォトレジストマスク１８を形成して、イオン注入によりｎＭＯＳのソース／ドレイン領域１７ａを形成するとともに、ゲート電極１５ａをアモルファス化し、フォトレジストマスク１８を除去した後に、シリコン基板１０上に、ゲート電極１５ａ，１５ｂを覆うように、引っ張り歪みを有するキャップ膜１９を形成し、ｎＭＯＳ形成領域１２ａを覆うようにフォトレジストマスク２０を形成し、ｐＭＯＳ形成領域１２ｂのキャップ膜１９に不純物をイオン注入し、フォトレジストマスク２０を除去した後に、アニール処理を行い、ｎＭＯＳのゲート電極１５ａ下のチャネルに対し、チャネル深さ方向の圧縮歪みを加える。 （もっと読む）

【課題】半導体装置の製造方法に関し、光吸収膜を利用して実行する新たな製造方法を提供する。
【解決手段】基板上に光吸収膜を堆積し、前記光吸収膜を加工して、第１の膜厚の前記光吸収膜で覆われた第１領域と、前記第１の膜厚よりも薄い第２の膜厚の前記光吸収膜で覆われた第２領域と、前記第２の膜厚よりも薄い第３の膜厚の前記光吸収膜で覆われた第３領域とを形成し、前記基板に光を照射することにより、前記基板をアニールすることを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】製造コストを抑えつつ、ソース又はドレインと基板との間に生じる接合容量を低減できるようにした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】シリコン基板１にＭＯＳトランジスタを形成する半導体装置の製造方法であって、シリコン基板１に素子分離膜３を形成する工程と、シリコン基板１上にゲート絶縁膜５を介してゲート電極７を形成する工程と、ゲート電極７と離間して、シリコン基板１上から素子分離膜３上にかけて引出電極９を形成する工程と、ゲート電極７と引出電極９とにより平面視で挟まれた領域のシリコン基板１に不純物を導入してＳ／Ｄ層１１を形成する工程と、Ｓ／Ｄ層１１上から引出電極９の少なくとも側面にかけてシリサイド２３を形成する工程と、を含む。 （もっと読む）

【課題】 化学機械研磨を行うことなく、比較的低コストでフルシリサイドゲート電極を形成することができる半導体装置の製造方法を提供する。
【解決手段】 半導体基板の表面上に第１の膜(27)及び第２の膜(28)を形成する。第２の膜をパターニングすることにより、内部に開口(41c)または凹部(41d)が配置された第１のパターン(41a)と、一方向に長い第２のパターン(31a)とを形成する。第１及び第２のパターンを覆い、それらのパターンの上面上の部分の膜厚が、半導体基板の表面上の部分の膜厚よりも薄くなるように、半導体基板の上に塗布法により、第３の膜(51)を形成する。第３の膜をエッチバックすることにより、第１及び第２のパターンの上面を露出させる。全面に第４の膜(55)を形成する。第１及び第２のパターンと、第４の膜とを反応させることにより、第１及び第２のパターンを、その底面まで、金属シリサイド化物にする。 （もっと読む）

【課題】 簡便な方法で{１１１}結晶面にトランジスタを形成することが可能な半導体装置を提供する。
【解決手段】 表面が｛１００｝結晶面で構成されたシリコンを有する基板(20)に、活性領域を画定する素子分離絶縁膜(21)が形成されている。この基板に、少なくとも側面の一部が、｛１１１｝結晶面が表れた第１の斜面で構成された凹部(36)が形成されている。第１の斜面上に、第１のトランジスタ(TL1)が形成されている。第１のトランジスタは、第１のゲート電極(41b)、第１のソース、及び第１のドレインを有する。 （もっと読む）

【課題】歪み技術を適用した半導体装置のシリサイド化に起因したリーク電流の発生を抑制する。
【解決手段】半導体基板２の素子分離領域３で画定された素子領域２０上に、ゲート絶縁膜５を介してゲート電極６を形成し、そのゲート電極６の両側の素子領域２０内に、エクステンション領域８およびソース・ドレイン領域９を形成すると共に、半導体基板２と格子定数の異なる半導体層１０を素子分離領域３の少なくとも一部と離間して形成する。これにより、シリサイド層１１の形成を行った場合にも、素子分離領域３の近傍でのスパイクの形成が抑えられ、そのようなスパイクに起因したリーク電流の発生が抑えられるようになる。 （もっと読む）

【課題】応力源となるＳｉＧｅ混晶層のエピタキシャル成長の際に生じる、ポリシリコンゲート電極パターン上のＳｉＧｅ混晶異常成長を抑制する半導体装置製造方法の提供。
【解決手段】ｐチャネルＭＯＳトランジスタの製造方法は、（Ａ）シリコン単結晶基板表面に、ゲート絶縁膜２２Ａ，２２Ｂを介してポリシリコンゲート電極２３Ａ，２３Ｂを、上面に絶縁膜が形成された状態で形成する工程と、（Ｂ）ゲート電極の合対向する側壁面に、側壁絶縁膜を形成する工程と、（Ｃ）基板表面を、各側壁面外側においてエッチングし、溝部を形成する工程と、（Ｄ）溝部にそれぞれＳｉＧｅ領域を、基板に対してエピタキシャルに成長させる工程と、を含み、さらに工程（Ｂ）の後で工程（Ｄ）の前に、ポリシリコンゲート電極に不純物元素をイオン注入法により導入し、ポリシリコンゲート電極の少なくとも上部をアモルファス状態に変化させる工程（Ｅ）を含む。 （もっと読む）

【課題】チャネル領域に格子歪を導入したＭＩＳＦＥＴを有する半導体装置の製造方法に関し、効率よくチャネル領域に格子歪みを導入してＭＩＳＦＥＴ特性を向上しうる半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上に、ポリシリコンよりなるゲート電極２６ｎを形成し、ゲート電極２６ｎの側壁部分にサイドウォールスペーサ２８，３８，４０を形成し、ゲート電極２６ｎの上端部がサイドウォールスペーサ２８，３８，４０の上端部よりも低くなるように、ゲート電極２６ｎをエッチングし、ゲート電極２６ｎの一部をアモルファス化しゲート電極２６ｎを覆うようにキャップ絶縁膜を形成し、アモルファス化したゲート電極２６ｎを再結晶化するための熱処理を行う。 （もっと読む）

【課題】導電型が異なるＭＩＳトランジスタにそれぞれ異なる応力を生じさせる半導体装置をより簡便に製造できるようにする。
【解決手段】半導体基板１１のｎ型トランジスタ領域Ａの上に、サイドウォール２４ａ及びｎ型ゲート電極１６を覆うように応力歪み生成膜２７を形成する。その後、半導体基板１１を加熱することにより、応力歪み生成膜２７によりｎ型トランジスタ領域Ａの活性領域１１ａに応力歪みを与える。続いて、ｎ型トランジスタ領域Ａにおいては応力歪み生成膜２７をマスクとし、ｐ型トランジスタ領域Ｂにおいてはｐ型ゲート電極１７及びサイドウォール２４ｂをマスクとして、活性領域１１ｂの上部をエッチングすることにより、活性領域１１ｂにおけるサイドウォール２４ｂの外側方にリセス部１４ａを形成する。その後、形成されたリセス部１４ａに、シリコンゲルマニウムからなる半導体層２８Ａを形成する。 （もっと読む）

【課題】ピン電界効果トランジスタ及びその製造方法を提供する。
【解決手段】ピン電界効果トランジスタは、基板１００上に具備されるアクティブピン１０２と、アクティブピン１０２の表面に具備されるゲート酸化膜パターン１０４と、ゲート酸化膜パターン１０４上に具備され、アクティブピン１０２と交差するように延長される第１電極パターン１０６ｂと、第１電極パターン１０６ｂ上に積層され、第１電極パターン１０６ｂに対して広い線幅を有する第２電極パターン１０８ａ及び第１電極パターン１０６ｂ両側のアクティブピン１０２表面下に具備されるソース／ドレイン拡張領域１１０を含む。このようなピン電界効果トランジスタは、優れた性能を有するのみならず、ＧＩＤＬ電流が減少される。 （もっと読む）

【課題】本発明は、素子性能を向上させて工程を単純化させることができる半導体素子の製造方法を提供できる。
【解決手段】本発明による半導体素子の製造方法は、半導体基板にウェルを形成する段階と、半導体基板にゲートオキサイドを形成する段階と、ゲートオキサイドの上にゲートを形成する段階と、ゲート下部にポケット(pocket)を形成する段階と、半導体基板に対して第１スパイクアニール(spike anneal)を行なう段階と、半導体基板に深いソース／ドレインインプラント工程を行なう段階及び半導体基板に対して第２スパイクアニールを行なう段階と、を含む方法とする。 （もっと読む）

【課題】簡単な工程を通じて優れた動作特性を有するＰＭＯＳトランジスタ及びＣＭＯＳトランジスタの製造方法を提供する。
【解決手段】 ＰＭＯＳトランジスタの製造方法において、基板上にゲート酸化膜パターン及び該ゲート酸化膜パターン上に積層されるゲート電極を含むゲート構造物を形成する段階と、前記ゲート構造物に隣接する両側の基板表面下に周期表第３族からなる不純物を注入させて複数の不純物領域を形成する段階と、前記基板の表面及びゲート構造物表面上に不純物拡散防止膜を形成する段階と、前記不純物拡散防止膜上にシリコン窒化膜を形成する段階と、前記不純物領域に含まれる不純物を活性化させながら前記不純物領域間に歪みシリコン領域（ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ ｒｅｇｉｏｎ）が形成されるように前記基板を熱処理する段階とを有することを特徴とする。 （もっと読む）

【課題】Ｐ型ＭＯＳトランジスタにおいて優れたＮＢＴＩ信頼性が得られ、また、簡易な工程で製造することができる半導体装置及びその製造方法を提供することを目的とする。
【解決手段】Ｎ型ＭＯＳトランジスタ４ａとＰ型ＭＯＳトランジスタ４ｂを有する半導体装置において、Ｐ型ＭＯＳトランジスタ４ｂのゲート電極６ｂを、Ｐ型ドーパントを含有するポリシリコンを主材料とし、少なくともゲート絶縁膜５との界面近傍にＮ型ドーパントを含有するように構成する。このような半導体装置は、ゲート絶縁膜５が形成されたＮＭＯＳトランジスタ形成領域２ａ及びＰ型ＭＯＳトランジスタ形成領域２ｂに、ゲート電極となるポリシリコン層を、Ｎ型ドーパントを含有する第１ポリシリコン層とドーパントを実質的に含まない第２ポリシリコン層のスタック構造で形成し、各領域に、それぞれ、Ｎ型ドーパント、Ｐ型ドーパントをイオン注入する工程を用いて製造できる。 （もっと読む）

【課題】傾斜型積み上げソース／ドレイン構造のＭＩＳトランジスタを高速化する。
【解決手段】ＭＩＳトランジスタは、基板１上のゲート電極４と、基板１上にゲート電極４の側壁に沿う側壁絶縁膜６ａと、基板１の主面に一端がゲート電極４の側壁下のソース／ドレイン半導体領域３と、ソース／ドレイン半導体領域３上に第１の側壁絶縁膜６ａに接する積み上げ層５ａと、積み上げ層５ａ上に側壁絶縁膜６ａに沿う側壁絶縁膜６ｂと、積み上げ層５ａ上に側壁絶縁膜６ｂに接する積み上げ層５ｂと、を備える。 （もっと読む）

【課題】半導体素子及びその製造方法を提供する。
【解決手段】実施の形態の半導体素子は、半導体基板１０上に形成された第１導電型ウェル１５と、前記第１導電型ウェル１５上に形成された第２導電型ウェル１７と、前記第２導電型ウェル１７及び第１導電型ウェル１５の一部が除去されて形成されたトレンチと、前記トレンチにゲート絶縁膜を介在して形成されたゲートと、前記第２導電型ウェル１７上に形成され、前記ゲートの側面を取り囲むように形成された第１導電型ソース領域及び第２導電型ボディー領域７０と、前記ゲートの間に位置し、前記第１導電型ウェル１５に接触される共通ドレイン３５と、を備える。 （もっと読む）