【課題】
本発明は、その都度異なる格子構造を有する基板上に１つ又は多数の層を有する単結晶応力緩和層構造を形成する方法に関する。特殊な構造では、この方法は、好ましくは応力緩和したＳｉ−Ｇｅ層構造上にひずみシリコンを形成するために使用される。さらに本発明は、このような層組織を、例えばＭＯＳＦＥＴ，ＭＯＤＦＥＴ，共振トンネルダイオード，フォト検出器や量子カスケード・レーザのような素子で使用することに関する。
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【課題】 表面の凹凸および反りが低減され、結晶性に優れた高品質な面方位（１１１）の３Ｃ−ＳｉＣ単結晶薄膜を備えた半導体、および、Ｓｉ単結晶基板上に、格子不整合を緩和し、かつ、エッチングを防止して、確実かつ容易に、面方位（１１１）の３Ｃ−ＳｉＣ単結晶薄膜を形成することができるＳｉＣ半導体の製造方法を提供する。
【解決手段】 面方位（１１０）のＳｉ単結晶基板１上に、有機化合物ガスを用いて、３００Ｔｏｒｒ以下の減圧雰囲気下、７８０〜９５０℃で、水素が１０¹⁹ａｔｏｍｓ／ｃｍ³以上含まれる３Ｃ−ＳｉＣ低温成長層２を気相成長させた後、その上に面方位（１１１）の３Ｃ−ＳｉＣ単結晶層３を形成することにより、ＳｉＣ半導体を得る。 （もっと読む）

【課題】 ＳＯＩ基板を用いることなく、絶縁体上に形成される半導体層の面積を拡大する。
【解決手段】 開口部７を介して空洞部９内の半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９に埋め込み絶縁膜１０を形成した後、ソース／ドレイン層２５ａ、２５ｂの表面に露出している埋め込み絶縁膜１０、１３および第２半導体層３をパターニングすることにより、開口部７の周囲のソース／ドレイン層２５ａ、２５ｂの側壁を露出させるコンタクトホール２６を形成し、コンタクトホール２６を介してソース／ドレイン層２５ａ、２５ｂにそれぞれ接続された配線層２７ａ、２７ｂを形成する。 （もっと読む）

【課題】エピタキシャル成長させるＳｉＣ層の結晶性を良好にして表面平坦性を向上させることができる単結晶ＳｉＣ基板の製造方法を提供する。
【解決手段】所定厚さの表面Ｓｉ層と埋め込み絶縁層とを有するＳＯＩ基板を準備し、上記ＳＯＩ基板を炭化水素系ガス雰囲気中で加熱して上記表面Ｓｉ層を単結晶ＳｉＣ膜に変成させ、上記単結晶ＳｉＣ膜をシード層としてエピタキシャル成長させることにより単結晶ＳｉＣ層を形成する方法であって、上記エピタキシャル成長を、相対的に低温の成長温度に設定した第１段階と、相対的に高温の成長温度に設定した第２段階を含む少なくとも２段階の処理で段階的にエピタキシャル成長させることにより、エピタキシャル成長過程での昇華による部分的なシード層の消滅が防止され、結晶性と表面の平坦性の良好な単結晶ＳｉＣ層を形成することができる。 （もっと読む）

組成変動を有する半導体層を備えている半導体構造を形成する。この半導体層の最上表面は、実質的にヘイズを有していない。
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【課題】 反り及び変形が発生せず、熱拡散性及び放熱性が優れた半導体装置用積層基板の製造方法及び半導体装置を提供する。
【解決手段】 シリコン基板５の一方の主面上にＣＶＤ法によりダイヤモンド層３を気相合成した後、このダイヤモンド層３上にＳｉＯ_２層２を形成する。また、熱酸化法により、シリコン基板１の表面にＳｉＯ_２層２を形成する。そして、ダイヤモンド層３及びシリコン基板１の双方に形成されたＳｉＯ_２層２を介してダイヤモンド層３とシリコン基板１とを接合する。次に、エッチングによりシリコン基板５を溶解除去して、ダイヤモンド層３の表面を露出させる。その後、ＣＶＤ法により、ダイヤモンド層３上に、半導体層となるシリコン層４を形成する。 （もっと読む）

【課題】 大口径かつこれまでのシリコンプロセスを流用可能な窒化ガリウム系化合物半導体および製造方法を提案する。
【解決手段】 半導体材料として優れた特性を持つ窒化ガリウム系化合物を比較的安価なＳｉ基板上に形成することを特徴とする。Ｓｉ基板上へ形成することにより、これまでのシリコンプロセスを活用することが可能となる。 （もっと読む）

【課題】歪みシリコン層における貫通転位密度の一層の低減化を図る歪みシリコンウェーハを提供する。
【解決手段】単結晶シリコン基板上に格子不整合性のあるエピタキシャル層と歪みＳｉ層の構造を有し、前記シリコン基板の結晶表面が面方位（１００）面から結晶方位＜１００＞方向および＜０−１０＞方向に対して０．０１°〜０．０５°傾斜したオフカット面を用いる。 （もっと読む）

【課題】歪みシリコン層における貫通転位密度の一層の低減化を図る歪みシリコンウェーハを提供する。
【解決手段】単結晶シリコン基板上に格子不整合性のあるエピタキシャル層と歪みＳｉ層の構造を有し、前記シリコン基板の結晶表面が面方位（１００）面から結晶方位＜１００＞方向および＜０−１０＞方向に対して０．２°〜１°傾斜したオフカット面を用いる。 （もっと読む）

【課題】 ＳＯＩウエハ及びそのウエハの製造方法の提供。
【解決手段】 ＳＯＩウエハは、前方表面及び後方表面、前記前方表面と後方表面との間の中央平面、及び前記前方表面と後方表面とを連絡する周囲縁部を有してなり、第１の材料を含んでなるヘテロエピタキシャル半導体ウエハであって、該ウエハの前方表面を形成し、前記第１の材料の結晶構造と異なる結晶構造を有する第２の材料を含むヘテロエピタキシャル層；前記第１の材料を含み、前記第２の材料を含まず、前記ヘテロエピタキシャル層に隣接する表面層；並びに前記第１の材料を含み、前記第２の材料を含まず、前記表面層に隣接して、中央平面を通って延びるバルク層を有してなるヘテロエピタキシャル半導体ウエハである。 （もっと読む）

【課題】 デバイスの基本構造であるダイオードにおける漏れ電流を低減し、かつ、エネルギー損失を低減し得る化合物半導体を提供する。
【解決手段】 結晶面方位｛１１１｝、原子段差の無い又は偶数個の原子段差を有する表面、キャリア濃度１０^16〜21／ｃｍ³（≒抵抗率１〜０．００００１Ωｃｍ）、伝導型ｎ型又はｐ型のＳｉ単結晶基板２上に、厚さ０．１〜１００ｎｍ、キャリア濃度１０^16〜21／ｃｍ³、上記Ｓｉ単結晶基板と同じ伝導型の３Ｃ−ＳｉＣ単結晶バッファー層３、厚さ０．１ｎｍ〜１０μｍ、キャリア濃度１０^16〜21／ｃｍ³、前記Ｓｉ単結晶基板と同じ伝導型の３Ｃ−ＳｉＣ単結晶層４、及び厚さ０．０１〜１００μｍ、キャリア濃度１０^11〜16／ｃｍ³（≒抵抗率１〜１０００００Ωｃｍ）、伝導型ｎ型又はｐ型の化合物半導体単結晶膜５を順に積層させる。 （もっと読む）

【課題】
基体上に歪んだ層を作製する新規の方法及び作製された層構造物の提供。
【解決手段】
この課題は、歪み層（２）を作製する方法において、
− 層（２）を基体（１）の上に配置しそして歪ませ、
− 歪んだ層（２）を構造化し、
− その層（２）を緩和し、
− 歪めるべき層（２）において方向転位を生じさせる
各段階を含むことを特徴とする、上記方法によって解決される。このようにして作製した層構造は三軸的に歪んだ層を有する。
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【課題】ヘテロエピタキシャル成長膜の、応力の緩和と、緩和に伴って発生し表面へ貫通する結晶欠陥の密度の抑制を両立させるために要求される、膜厚に対する制限を低減し、プロセス設計の自由度を向上させる。
【解決手段】半導体基板の製造方法は、第１単結晶半導体１０の上に第２単結晶半導体１２を成長させる成長工程と、第２単結晶半導体１２に阻止層１２ａを形成する阻止層形成工程と、阻止層１２ａよりも深い部分に結晶欠陥１５を発生させて第２単結晶半導体１２に作用する応力を緩和する緩和工程とを含む。阻止層１２ａは、例えば多孔質層で構成され、阻止層１２ａよりも深い部分の結晶欠陥が第２単結晶半導体１２の表面に伝播することを防止する。 （もっと読む）

【課題】 炭素ドープシリコンベースの膜の熱的安定性を引っ張り応力と圧縮応力との両方を用いて様々な半導体用途において使用するために改善すること。
【解決手段】 層はＳｉ_{１−ｘ−ｙ}Ｇｅ_ｘＣ_ｙを含み、層内の炭素は安定した状態にあり、半導体デバイス内の層を提供する方法は、シリコン基板（１２）を準備することと、ＳｉＧｅＣ前駆物質を準備することと、前駆物質からシリコン基板上にＳｉ_{１−ｘ−ｙ}Ｇｅ_ｘＣ_ｙ層（１４）を形成することと、Ｓｉ_{１−ｘ−ｙ}Ｇｅ_ｘＣ_ｙ層上に最上位シリコン層（１６）を形成することと、半導体デバイスを完成することとを包含する。 （もっと読む）

半導体装置を形成するプロセス。プロセスは、ストレインドシリコン層（３０５）を形成するためにテンプレート層（２０７）を形成することを含む。１例では、下部ではゲルマニウムの濃度がより高く、上部ではゲルマニウムの濃度がより低い、勾配シリコンゲルマニウム層（１０７）が形成される。凝縮プロセスを受けると、層の上部のゲルマニウムは、シリコンゲルマニウム層の残りの部分に拡散する。シリコンゲルマニウム層は下部でゲルマニウムの濃度がより高いため、シリコンゲルマニウム層の残りの部分の上部では凝縮後のゲルマニウムの集積が低減され得る。
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【課題】Ｓｉまたはシリコン・オン・インシュレータ（ＳＯＩ）基板上に、薄い（３００ｎｍ未満）歪み緩和Ｓｉ_1-xＧｅ_xバッファ層を形成する方法を提供する。
【解決手段】これらのバッファ層は、歪みを緩和し、著しく平坦な表面を有し、貫通転位（ＴＤ）密度が低い、すなわち１０⁶ｃｍ^-2未満である、一様な分布の不整合転位を有する。この手法は、擬似格子整合またはほぼ擬似格子整合したＳｉ_1-xＧｅ_x層すなわち不整合転位が存在しない層を成長させることから開始し、次いでＨｅまたは他の軽元素を注入し、続いてアニーリングを行って、実質的な歪み緩和を得る。この方法によって機能する極めて有効な歪み緩和機構は、Ｓｉ／Ｓｉ_1-xＧｅ_x界面の下に、Ｓｉ（００１）表面に平行な、Ｈｅが誘導した小板（泡でない）における転位核化である。
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ワイドバンドギャップ材料内に、接合温度低下、動作中の高電力密度化、及び定格電力密度における信頼性向上を達成する高電力デバイスを形成する方法を、結果的に得られる半導体構造及びデバイスと共に開示する。本方法は、ダイアモンドの層を炭化珪素ウェハに添加して、得られる複合ウェハの熱伝導率を高め、その後、炭化珪素の上におけるエピタキシャル成長を支持するためにその十分な厚さを保持しつつ、複合ウェハの炭化珪素部分の厚さを削減し、複合ウェハの炭化珪素面を、その上におけるエピタキシャル成長のために、準備し、第ＩＩＩ族窒化物ヘテロ構造を、ウェハの準備した炭化珪素面に添加することを含む。
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【課題】より費用効果が高くより簡略な、大きな引張り応力および圧縮応力をそれぞれｎＦＥＴおよびｐＦＥＴのチャネル中で生成する方法を提供すること。半導体構造および製造方法を提供すること。
【解決手段】この製造方法は、基板中に浅いトレンチ分離（ＳＴＩ）（２５）を形成するステップと、基板上に第１の材料（３０）および第２の材料（４０）を設けるステップとを含む。第１の材料（３０）および第２の材料（４０）は、熱アニール・プロセスによって基板中に混合され、それぞれｎＦＥＴ領域の第１のアイランド（５０）、およびｐＦＥＴ領域の第２のアイランド（５５）を形成する。第１のアイランド（５０）および第２のアイランド（５５）の上に、材料層を形成する。ＳＴＩは、緩和して、第１のアイランド（５０）および第２のアイランド（５５）の緩和を促進する。第１の材料（３０）は、堆積または成長させたＧｅ材料とすることができ、第２の材料（４０）は、堆積または成長させたＳｉ：ＣまたはＣとすることができる。第１のアイランド（５０）および第２のアイランド（５５）の少なくとも一方の上に、歪みＳｉ層を形成する。 （もっと読む）

ひずみ半導体層を形成するためのプロセス。かかるプロセスは、ウェハを加熱しながら、当該ウェハの上にわたって塩素ベアリングガス（例えば、塩化水素、塩素、四塩化炭層、及び、トリクロロエタン）を流すことを含む。ある実施例では、ひずみ半導体層（例えば、ひずみシリコン）を形成するためのテンプレート層として使用される半導体層に圧縮プロセスをする間、塩素ベアリングガスが流される。他の実施例では、圧縮操作の後、前記ウェハのポストベーク中、塩素ベアリングガスが流される。

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本発明は、半導体材料からなる部分と電気絶縁材料からなる部分とを含み、これらの材料が互いにボンディングされた絶縁体上半導体構造に関する。この半導体材料内には弾性応力が存在する。電機絶縁材料からなる部分は、ＳｉＯ_２の粘度温度Ｔ_{ＧＳｉＯ２}を超える粘度温度Ｔ_Ｇを有する。本発明は、絶縁体上半導体構造を作成する方法にも関する。
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