【課題】量子化器に用いられる比較器の数を削減することにより、レイアウト面積の低減、および低消費化電力を実現する。
【解決手段】Ａ／Ｄ変換器に設けられた量子化器１０は、比較器１３〜１６において入力信号と予め設定された基準電圧との比較を行う。制御回路１７は、比較器１３〜１６の出力の”０”と”１”の温度符号の境界を”１”で出力する。たとえば、制御回路１７の論理積回路Ｄ４から”１”が出力されると、スイッチＳＷ４，ＳＷ９，ＳＷ１４，ＳＷ１９がそれぞれＯＮとなり、これにより、ノードｎ４，ｎ５，ｎ６，ｎ７の分圧電圧が基準電圧として比較器１３〜１６にそれぞれ出力される。このように、入力信号の入力レベルに見合った温度計符号の境界付近の最適な基準電圧のみが比較器１３〜１６に供給されることになり、少数の比較器１３〜１６であっても、高精度な量子化が可能となる。 （もっと読む）

【課題】帰還型ＰＷＭ方式のＡＤ変換回路において、電源や積分器などの回路構成部品による分解能の制限を改善する。
【解決手段】４重積分回路１０は、入力信号Ｖｘを積分し、入力信号Ｖｘのレベルに応じたデューティ比を有する２値化された積分出力信号ＳＡを生成する。分周回路４０は、クロック信号ＣＫを１／ｎ分周し（ｎは偶数）、デューティ比が５０％のキャリア信号ＳＣを生成して４重積分回路１０及び判定回路５０に供給する。判定回路５０は、積分出力信号ＳＡを監視し、キャリア信号ＳＣの１周期ごとに積分出力信号ＳＡの反転回数を検知する。判定回路５０は、反転回数が０回の場合に入力信号Ｖｘがダイナミックレンジを超えていると判定し、反転回数が１回の場合にＡＤ変換は正常であると判定し、反転回数が２回以上の場合にＡＤ変換は異常であると判定し、判定結果を示す判定信号ＨＣを後段のデジタル処理部に出力する。 （もっと読む）

【課題】スイッチトキャパシタ積分回路を備えるＡ／Ｄ変換器において、回路の形成面積の増加を抑制しつつ、スイッチトキャパシタ回路で生じるノイズの影響を抑制する。
【解決手段】差動入力型のＡ／Ｄ変換器の初段積分器ＭＭ１は、第１および第２スイッチトキャパシタ回路ＳＣ１，ＳＣ２を備えると共に、そのスイッチング動作に起因して発生するキックバックノイズを打ち消すノイズキャンセル信号を生成するノイズキャンセル回路ＮＣとを備える。 （もっと読む）

【課題】カラムＡＤ変換方式の固体撮像装置において、高速ＤＡＣを用いずに、ビット数増加に簡単に対応し、消費電力面も有利に展開する。
【解決手段】比較器３２により画素アレイ部１０の選択行列毎の各画素における画素信号電圧Ｖｘを時間変化する参照電圧Ｖｒと比較し、アップダウンカウンタ３３は比較器出力反転時のカウント値をＡＤ変換結果とする。参照電圧を生成して各比較器に供給する参照電圧供給回路６０は、直流電源６１と容量素子６２とからなり容量素子に対する充電速度が可変に構成されている。列走査回路４０がＡＤ変換器３１を列走査してＡＤ変換結果を順次出力するが、その出力レベルを検出する画素信号検出部７０と、検出した明るさ情報Ｓａに基づいて容量素子６２に対する充電速度を制御する参照電圧制御部８０を備える。 （もっと読む）

【課題】本発明は、ディーティ比及び期間がプログラム可能なＰＷＭ信号によって生成されるアナログ信号の変動形態の生成方法に関する。
【解決手段】よって、推移が経時的に線形である信号を生成することが可能である。異なる期間値及びデューティ比値、並びに異なる期間及び同じデューティ比を有する対が施されるＰＷＭ信号の一連の生成工程はよって、高い精度でアナログ信号を異ならせることが可能である。改良例によれば、異なる期間値及びデューティ比値を有する新たなＰＷＭ信号の各生成工程が、等しい時間のタイム・スロットにわたって施される。
本発明は、方法を実現する可変アナログ信号の生成システムにも関する。 （もっと読む）

【課題】参照信号比較型ＡＤ変換方式を採用する固体撮像装置において、消費電力の低減が可能な仕組みを実現する。
【解決手段】高速クロックＣＫ１で動作する下位Ｍビットのカウンタ部と高速クロックＣＫ１を２＾Ｍ分周した低速クロックＣＫ２で動作する上位“Ｎ−Ｍ”ビットのカウンタ部に分け、下位Ｍビットと上位“Ｎ−Ｍ”ビットの各カウンタ部を選択的に動作させる。カウント動作有効期間ＴENに関する高速クロックＣＫ１でのカウント値に対する、低速クロックＣＫ２でカウントされた上位“Ｎ−Ｍ”ビットのデータＨの過不足分を、高速クロックＣＫ１でカウントされた下位ＭビットのデータＬで修正する。不足時にはカウント値Ｈにカウント値Ｌを加算する修正を行ない、超過時にはカウント値Ｈからカウント値Ｌを減算する修正を行なう。上位ビットカウンタ部でのカウント値Ｈと下位ビットカウンタ部でのカウント値Ｌとを繋ぎＮビットデジタルデータにする。 （もっと読む）

【課題】本発明は、チップサイズや端子数の増大を招くことなく、ＤＡＣのオフセットをキャンセルすることが可能なオフセットキャンセル回路を提供することを目的とする。
【解決手段】本発明に係るオフセットキャンセル回路は、デジタル入力信号ＤＩをアナログ出力電圧ＡＯに変換するデジタル／アナログ変換器３のオフセットをキャンセルする手段であって、アナログ出力電圧ＡＯと所定のバイアス電圧ＢＩＡＳを比較して比較結果信号ＳＢＯを生成する比較部７と、デジタル入力信号ＤＩと比較結果信号ＳＢＯに応じて帰還信号ｐｈＯを生成する第１演算部８と、帰還信号ｐｈＯを積分して積分結果信号（図１ではΣ（Ａ×ｐｈＯ））を生成する積分部１０と、前記積分結果信号に応じてデジタル入力信号ＤＩに帰還をかけ、補正されたデジタル入力信号ＤＩ’をデジタル／アナログ変換器３に出力する第２演算部１１と、を有して成る構成とされている。 （もっと読む）

【課題】ランプ発生器の精度を良好にする。
【解決手段】制御回路によりランプ発生器を制御してこのランプ発生器がランプ変調されたアナログランプ出力を発生するようにし、各アナログランプ出力に対応するデジタル符号を発生するようにする制御回路と、アナログ入力信号とアナログランプ出力とを受けるように接続された比較回路は、受けたアナログ入力信号がアナログランプ出力に等しくなった際に信号を発生するようにしたアナログ‐デジタル変換器であって、前記ランプ発生器が、ランプ符号を発生する曲線発生器と、このランプ符号から行及び列アドレスとロック信号とを発生させるアドレス回路と、各々が電圧出力を有する複数のユニットセルのアレイであって、行及び列アドレスとロック信号とに基づくアナログランプ出力を発生する当該アレイとを有するようにする。 （もっと読む）

【課題】低電圧で駆動可能で消費電力も小さくできるとともに、回路面積の小さい電荷操作型ＡＤＣ回路を提供する。
【解決手段】電荷操作回路をもちいて２回の計測を行い、１回目と２回目の計測結果を用いて演算によりＡＤＣ回路に使用する時間値（１回目の計測値−２回目の計測値＝Δｔ）を算出することにより、回路のばらつきなどにより発生する成分を除去し、相対的に時間値を求めることができる電荷操作型アナログ／ディジタル変換回路である。 （もっと読む）

【課題】電磁放射線検出器が出力するアナログ量をデジタル化する方法を提供する。
【解決手段】元素センサのマトリクスを備える電磁放射線検出器が出力するアナログ量(V_E)をデジタル化する方法であって、マトリクスの各行または各列に関して、積分器ステージを使用してアナログ量の第１の積分段階を実行する処理と、積分されたアナログ量(V_S)を比較器ステージの出力端子に接続された２進カウンタ及びメモリ素子により第１の数値(B)に変換する処理と、第１の数値をアナログ信号(V_DAC)に変換する処理と、アナログ信号(V_DAC)をアナログ量(V_E)から減算する処理と、減算結果(V_E-V_DAC)を第１の数値に相当する利得で増幅する処理と、増幅されたアナログ信号“2^B・(V_E-V_DAC)”に比例する第２の数値(M)を生成するために、第２の積分段階を実行する処理と、アナログ量(V_E)に相当する数“N”を形成するために第１の数値と第２の数値とを加算する処理とを含む。 （もっと読む）

【課題】負（ｎｅｇａｔｉｖｅ）電圧を必要としない積分型アナログ・デジタル変換器（Ｉｎｔｅｇｒａｔｉｎｇ Ａｎａｌｏｇ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ ）を備える温度情報出力装置（Ｏｎ Ｄｉｅ Ｔｈｅｒｍａｌ Ｓｅｎｓｏｒ）を提供すること。
【解決手段】基準電圧と、当該基準電圧より更に高い比較電圧との差を積分して第２の電圧を出力する積分手段と、前記第２の電圧が第１の電圧のレベルに到達するまで入力されるクロックの数をカウントして、第１の電圧のレベルに対応するデジタルコードを出力するカウント手段とを備える。 （もっと読む）

【課題】消費電力を低減することが可能なΔΣＡＤＣ回路を提供する。
【解決手段】ΔΣＡＤＣ回路１００に、所定の周期でサンプリングされる入力信号の積分値を出力する積分器１０３と、前記積分値が基準値を上回った場合にパルス信号を出力するとともに、前記積分値と前記基準値との差分値を積分器１０３に入力する差分器と、前記差分器からのパルス信号が入力され、当該パルス信号の入力回数をカウントしてカウンタ値として出力するカウンタ回路１０５と、積分器１０３への電力供給を停止したときにおける積分器１０３の積分値およびカウンタ回路１０５のカウンタ値を保持する積分値・カウンタ値保持部と、を具備し、前記積分値・カウンタ値保持部により保持された前記積分値および前記カウンタ値を、それぞれ積分器１０３への電力供給を再開したときにおける積分器１０３の積分値の初期値およびカウンタ回路１０５のカウンタ値の初期値とする。 （もっと読む）

【課題】単純な回路構成を維持しつつ、ダイナミックレンジを拡大した積分型Ａ／Ｄ変換器を提供する。
【解決手段】積分器の基準電位を可変とする。具体的には、入力電位に比例する基準電位を積分器に供給する。入力電位に応じて積分器の動作点を変えるので、ダイナミックレンジの拡大が可能となる。更には、放電時に積分器に入力する参照電位を可変とする。具体的には、基準電位との差が一定に保たれた参照電位を積分器に入力する。これにより、放電に要する時間と入力電位は比例関係となり、積分型ＡＤＣの特徴である単純な回路構成を維持できる。 （もっと読む）

本明細書中で説明する方法及び装置は、シグマデルタ型アナログ−デジタル変換器（ＡＤＣ）の変換フィードバック経路内で使用するためのデジタル−アナログ変換器（ＤＡＣ）を提供する。ＤＡＣは、正確なデジタル変換のために定電荷移動を提供し、かつ、制御された電流パルス波形を有する変換フィードバック信号をＡＤＣの各フィードバックサイクルにおいて生成するため、電流パルス整形を使用する。１つ以上の実施形態において、ＤＡＣは、電荷を蓄積及び移動するためのコンデンサ回路と、電流パルス波形制御のための可変抵抗を有する（直列）抵抗回路とを含む。少なくとも１つの実施形態において、電流パルス制御は、変換フィードバック信号のピーク電流を制限し、それによりＤＣ電力消費、並びにＡＤＣの積分増幅器の利得帯域幅（ＧＢＤ）及びスルーレートを低減し、かつ、各フィードバックサイクルにおいて残留（終了）電流を制限し、それに対応して（フィードバックサイクル）クロックジッタ不感度を増加する。
（もっと読む）

【課題】信号対雑音比（Ｓ／Ｎ比)を向上でき、出力誤差を低減できるランプ波発生回路およびＡＤコンバータを提供する。
【解決手段】ランプ波発生回路は、一定時間毎に一定の電荷を発生する電荷供給部２１と、前記電荷供給部から発生した電荷を蓄積して電圧に変換する積分回路２２と、前記積分回路の出力電圧のノイズ値を減衰した電圧を出力端子に出力する減衰部２３とを具備する。 （もっと読む）

【課題】 省スペースかつ低消費電力を実現するΣΔＡＤ変換回路において、帰還信号の出力遅延時間変化によるＡＤ変換誤差を生じない、高速かつ高精度なＡＤ変換回路を提供することを目的とする。
【解決手段】 入力信号ＶiとＤＡ変換器６の出力の差分が積分器３で積分され、コンパレータ４で基準値と比較され、パルス幅発生回路５１で一定パルス幅のパルス信号が発生され、ＤＡ変換器６を介して積分器３に帰還され、コンパレータ４から入力信号Ｖiに対応したパルス密度信号が出力されるΣΔＡＤ変換器において、コンパレータ４の出力に基づいてパルス幅発生回路５１で異なる２種類のパルス幅が時分割で発生され、各パルス幅に対応した前記カウンタ５２の出力に基づいて演算手段７で補正演算が行われる。 （もっと読む）

単一スロープ型ADCであって、特にCMOSイメージャの読み出し回路中の大規模並列ADC構成における使用に好適なもの。複数のランプ信号が生成される。これらは入力範囲全体の重なり合わないサブ範囲を定義する。各ADCチャネルについて、入力信号の電圧がはいるサブ範囲が決定され、対応するランプ信号がA/D変換において使うために選択される。こうして、A/D変換プロセスのスピードを上げ、電力消費を下げることができる。
（もっと読む）

【課題】短時間で、アナログ信号をデジタル信号に変換することができるＡＤ変換器を提供することである。
【解決手段】ＡＤ変換器は、入力アナログデータを保持するアナログデータ蓄積部１１と、入力デジタルデータを、入力アナログデータの信号電圧の取り得る全電圧領域のうちの第１の電圧領域で変化する第１の基準電圧Ｖ１４ａにアナログ変換する第１のＤＡ変換器１３ｂと、入力デジタルデータを、全電圧領域のうちの第２の電圧領域で変化する第２の基準電圧Ｖ１４ｂにアナログ変換する第２のＤＡ変換器１３ｂと、入力アナログデータと第１の基準電圧Ｖ１４ａとを比較する第１の比較器１４ａと、入力アナログデータと第２の基準電圧Ｖ１４ｂとを比較する第２の比較器１４ｂと、第１の比較器１４ａ及び第２の比較器１４ｂの各々の比較結果において、状態が変化する時の対応するデジタルデータを保持するデジタルデータ蓄積部１６とを備えている。 （もっと読む）

１以上の被テスト信号のサンプリングを制御するための、独自の時間基準発生技法を利用する信号完全性測定のシステム及び方法である。本開示に従い作成した時間基準発生器は、位相フィルタ及び変調回路を備えており、これらは、シグマデルタ変調器の出力の関数として、高速に変化する位相信号を発生させるものである。この位相フィルタは、該高速に変化する位相信号から所望でない高い周波数の位相成分をフィルタする。フィルタされた該信号は、１以上のサンプラをクロックするために使用され、それによって上記の被テスト信号のサンプリングの事例を生成する。次に、これらサンプリングの事例を、被テスト信号の種類に適した何らかの１以上の様々な技法を使用して分析する。 （もっと読む）

【課題】消費電力を最小にすることができるマルチモード対応のＡ／Ｄ変換器を提供すること。
【解決手段】ハイブリッドＡ／Ｄ変換器１００は、アナログ入力信号をデジタル信号に変換するパイプラン用１．５ビットＡ／Ｄ変換器１１１，１２１，１３１と、モードに応じてパイプライン用とデルタシグマ変調用に切り替わる１／１．５ビットＤ／Ａ変換器１１２，１２２，１３２と、アナログ入力信号から１／１．５ビットＤ／Ａ変換器１１２，１２２，１３２の出力を減算するアナログ加算器１１３，１２３，１３３と、アナログ加算器１１３，１２３，１３３の出力を入力とし[パイプラインモード]の時は増幅器として、[デルタシグマモード]の時は積分器として機能するアナログ演算回路１１４，１２４，１３４とから構成されるハイブリッドステージ１０１〜１０３を備える。 （もっと読む）