【課題】信号経路に応じて信号伝搬遅延時間を選択できる再構成可能集積回路に用いて好適なマルチプレサ回路を提供する。
【解決手段】マルチプレクサ回路は、第一のマルチプレクサ回路と、第二のマルチプレクサ回路と、第一のマルチプレクサ回路と第二のマルチプレクサ回路のどちらかの出力信号を選択して出力する選択回路を有し、第一のマルチプレクサ回路と第二のマルチプレクサ回路のそれぞれの複数の制御信号のうち、少なくとも一つの制御信号を共有する。再構成可能集積回路のロジックブロックにより回路構成する場合にロジックエレメント回路間において、通常速度の信号と高速な信号の選択的出力を可能にし、面積の小さな再構成可能集積回路とするためのマルチプレクサ回路を提供する。第二のマルチプレクサ回路は、前記第一のマルチプレクサ回路とは信号伝搬遅延時間が異なる。 （もっと読む）

【解決手段】本発明は、自由にプログラム可能な論理制御部を有し、受信信号と送信信号とを処理する処理回路（１０、１１）を備える無線通信システムに関する。自由にプログラム可能な論理制御部のプログラミングは、それを送信動作と受信動作とに調整するために変更される。この変更は、バスシステムを介して、自由にプログラム可能な論理制御部における機能ブロックをエクスポートしインポートすることによって行われる。調整は、無線通信システムの機能を中断することなく行われる。
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【課題】シフトレジスタを縮小化する。
【解決手段】ゲート端子から入力される信号がハイレベルのときに入力されたデータをそのまま出力し、また、ゲート端子から入力される信号がローレベルのときに入力されたデータを遮断し、それまで入力されていたデータを保持して保持しているデータを出力するＨラッチ５０Ａ、５０Ｃ、５０Ｅと、その逆の動作をするＬラッチ５０Ｂ、５０Ｄ、５０Ｆと、を交互に接続する。クロック信号制御回路５５と論理回路５１〜５３とを組み合わせることにより、クロック信号５４を制御し、ゲート端子に入力する信号を制御する。 （もっと読む）

【課題】パイプライン処理と逐次処理とを同時に実行可能な動的に回路構成が再構成可能な半導体装置を提供する。
【解決手段】外部プログラムのデコード結果に応じて回路構成が再構成可能な複数の処理部を備えた半導体装置にて、第１動作モードでは、第１処理部に内部プログラムを記憶し、第２処理部にて内部プログラムの命令をデコードして制御信号を生成し、第３処理部がその制御信号を受けて処理を実行し、第２動作モードでは、第１〜第３処理部が外部プログラムのデコード結果に応じた処理を実行するようにして、第１動作モードでは、複数の処理部のうちの第１〜第３処理部を用いて逐次処理を実行するとともに、残りの処理部によりパイプライン処理を実行することにより、パイプライン処理と逐次処理とを同時に実行できるようにする。 （もっと読む）

【課題】ＦＰＧＡの利用度を最大限にすると同時に、ダイのサイズへの影響を最小限にする、新しいアーキテクチャ分散階層相互接続技法を提供する。
【解決手段】ＦＰＧＡは、入力信号に対して論理関数を実行するいくつかのセルから成る。プログラマブル内部接続によって、論理クラスタに属するセルの各出力とその論理クラスタに属する他の各セルの少なくとも１つの入力との接続を行うことができるようにする。セルの数をアレイ内の前のセル数の２の２乗の関数として増やすと同時に、ルーティング線の長さとルーティング線の本数を２の一次関数として増やす場合には、追加のルーティング層を追加する。プログラマブル双方向パスゲートをスイッチとして使用して、どのルーティング網線を接続するかを制御する。 （もっと読む）

【課題】 本発明は、ＳＲＡＭの漏れ電流を削減することによりＦＰＧＡのような再構成可能集積回路の低消費電力化を実現することを課題とする。
【解決手段】 トランジスタを含み、入力端子、出力端子及び制御端子を有する第一のスイッチと、第一のスイッチの制御端子に接続されたメモリセルを含む第一のメモリと、第一のメモリの電源線又は接地線を遮断することが可能な第二のスイッチと、第二のスイッチを制御する第二のメモリとを有し、第一のスイッチを使用しない場合に、第二のメモリに第二のスイッチを開くことに対応する値を書き込み、第一のメモリの電源線又は接地線を遮断することを特徴とする再構成可能集積回路。 （もっと読む）

【課題】 しきい値電圧を決定するバイアス電圧の制御により動作速度や消費電力を適切に制御することができる再構成可能集積回路を提供する。
【解決手段】 動作モードデータに基づいてバイアス電圧を選択する性能選択回路２１と、動作性能データに基づいて前記性能選択回路にバイアス電圧を供給する性能設定装置２２と、性能設定装置の供給するバイアス電圧値を指定する動作性能データを記憶する動作性能記憶装置２３と、回路設定データおよび回路構成データに対応して各基本論理セル回路および結線スイッチ回路を構成するトランジスタのしきい値電圧を決定するバイアス電圧を選択するデータを動作モードデータ記憶回路に記憶する記憶制御回路２５と、回路設定データおよび回路構成データに対応して動作性能データを前記動作性能記憶装置に記憶する性能制御回路２４を備える。 （もっと読む）

【課題】リコンフィギュラブル回路を使用して画像処理を行う際、処理対象となる画像データの特徴が多種に渡っても、画像特徴に適した画像処理を効率よく行う画像処理装置、画像処理システムを提供する。
【解決手段】画像処理すべき画像データより画像特徴とその画像特徴を有する領域とを判定する画像特徴判定回路２４０と、回路データをリコンフィギュラブル回路に設定するリコンフィギュラブル回路制御部２６０と、処理の実行を制御する制御手段とを備えている。リコンフィギュラブル回路制御部２６０は、画像特徴判定回路２４０によって判定された画像特徴に応じた回路データをリコンフィギュラブル回路２３０に設定し、制御手段は、リコンフィギュラブル回路制御部２６０で設定された回路データに基づいて再構成されたリコンフィギュラブル回路２３０による前記判定された領域の画像データに対する画像処理の実行を制御する。 （もっと読む）

【課題】簡易な方法で、再構成可能デバイスのコンフィギュレーションデータを検査する技術を提供する。
【解決手段】コンフィギュレーションデータに基づいて回路論理が変更可能な再構成可能論理デバイスと、前記再構成可能論理デバイスの入出力部の入出力属性をあらかじめ記憶する記憶部と、前記コンフィギュレーションデータにおける前記入出力部に関する情報と、前記記憶部に記憶された入出力属性とを比較して、前記コンフィギュレーションデータを検証する検証部と、を備える再構成可能演算装置。 （もっと読む）

【課題】従来のリコンフィギュラブル回路においては、たとえ１ビットのイネーブル信号を生成する際にも多ビットのＡＬＵを占有してしまうため、多くのＡＬＵを必要とし、結果として回路規模が大きくなってしまう。
【解決手段】Ｋ入力１出力の第１選択手段１および第２選択手段２と、第１選択手段および第２選択手段の出力をＮビットで入力し指定の算術論理演算を実行するＡＬＵ４と、第１選択手段および第２選択手段での選択を指定する選択制御信号Ｓｓを出力する選択制御手段３と、ＡＬＵで行う演算を指定するＡＬＵ制御信号Ｓａを出力するＡＬＵ制御手段５とを有する複数のセル１０と、各セルをバスのネットワークで接続する接続手段２１，２２とを有する。第１選択手段と第２選択手段とＡＬＵとを再構成可能で、第１選択手段と第２選択手段とが、選択制御信号により第ｉ番目の入力の所定のＭ［i］ビットを所定の並びに配置して出力する。 （もっと読む）

【課題】外部からプログラマブルロジックに対して、変更すべき回路を指定することなく、電気機器自身が自らの判断で、プログラマブルロジックの回路構成を変更できるようにする。
【解決手段】マイコン４は、外部インタフェース３から入力された指令により実行した処理を処理内容で分類し、処理内容毎にその実行回数や処理時間などを累積しておき、定期的に処理内容毎に累積された実行回数や累積された処理時間などの情報に対して統計処理を行い、その結果にもとづいて、不揮発メモリ２に格納された複数の回路構成データの内から所定の条件を満たすデータ（例えば頻度の最も高い処理の回路構成データ）を選択して読み出し、これをプログラマブルロジック１に転送することで、プログラマブルロジック１の回路構成を、上記条件を満たす処理（例えば頻度の最も高い処理）を実行する回路に変更する。 （もっと読む）

【課題】本発明は、動的に回路構造を変更できるプロセッシングエレメント及びそれを備えたリコンフィギャラブル回路に関し、半導体チップ内の占有面積を低減できるプロセッシングエレメントと、チップサイズの小型化を図ることができ、高速動作が可能なリコンフィギャラブル回路とを提供することを目的とする。
【解決手段】プロセッシングエレメント７は、直列に接続されたｎ段のレジスタ３Ｒ１〜３Ｒｎのうちの最終段レジスタ３Ｒｎの出力端子が初段レジスタ３Ｒ１の入力端子に接続されて、クロック信号に同期してｎ段のレジスタ３Ｒ１〜３Ｒｎ間で保持データとしての係数ａ０１〜ａ０ｎをローテーションするシフトレジスタ３と、ｎ段のレジスタ３Ｒ１〜３Ｒｎのうちの使用段数を決定する段数決定回路４とを有している。 （もっと読む）

【課題】再構成可能な論理デバイスにおいて、論理シミュレータと同様に不定値を用いた、デバッグを実現する。
【解決手段】再構成可能な論理デバイスの構成要素に、不定値を保持し、不定値を含む演算をし、不定値を伝搬させる機能を付与する。レジスタ７と配線とを備えた再構成可能な論理デバイスにおいて、前記レジスタ７は不定値を記録するように構成され、不定値拡張用の端子９、１１、１３を備え、前記配線は不定値を伝搬するように構成される。 （もっと読む）

同期式回路設計を非同期式回路設計、特にプログラマブル非同期式回路設計へと変換するための方法及びシステム。系統的、実行可能及び繰り返し可能な処理が提供され、その処理は、同期式回路設計を評価し、回線、スイッチ／接続及びロジック機能を等価な機能の非同期式回路設計へと変換し、それゆえに、その全利点を伴って機能的に等価な非同期式回路を実装する。更に、系統的に変換を行うための処理、及び非同期式構成要素のための等価ハードウェアが（形式として、或いは機能記述として）提供される。本発明を使用して、典型的には元の設計実装へと変更を加えることなく、いかなる同期式回路設計も非同期式の等価物へと変換されうる。
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【課題】プログラマブルロジックデバイス（ＰＬＤ）のための特殊処理ブロックで、単一のブロック内で実行され得るよりも大きな乗算の実行を容易にして、ＰＬＤの汎用プログラマブルリソースへの依存を低減または排除するロジックを備えるものを提供すること。
【解決手段】乗算器と、これらの乗算器の結果を加算する加算器のための回路網とを含むＰＬＤ内の複数の特殊処理ブロックは、加算する前に乗算器の結果をシフトするための選択可能な回路網を、該特殊処理ブロックに追加することによって、より大きな乗算器として構成され得る。一つの実施形態において、このことは、最終的な加算を除く全てが、特殊処理ブロック内で行われ、該最終的な加算は、プログラマブルロジック内で行われることを可能にする。別の実施形態において、追加の圧縮および加算の回路網は、最終的な加算でさえも、特殊処理ブロック内で行われることを可能にする。 （もっと読む）

【課題】光再構成ゲートアレイにおける光再構成時間の短縮をシステム全体の消費電力を抑制しながら実行できる光再構成ゲートアレイの再構成制御装置を提供する。
【解決手段】複数のレーザ11,〜,1nがアレイ状に配列された再生光照射手段のレーザアレイ１と、この各レーザ光の照射により再構成回路パターンに対応する予め格納された記録情報の光パターンを射出するホログラムメモリ２と、複数の論理演算セルを各種の論理演算回路に再構成する光再構成型ゲートアレイ３と、再生光照射制御手段４で構成したので、高速に光再合成が必要な場合とより多くの再構成回路パターンが必要な場合とを適宜切替えて制御でき、光再構成ゲートアレイにおける光再構成時間の短縮をシステム全体の消費電力を抑制しながら実行できると共に、光再構成ゲートアレイの用途に応じて、再構成回路パターン数と光再構成速度とを任意に適宜選択して構成できる。 （もっと読む）

【課題】デスクサイドに設置可能なスーパーコンピュータの提供を可能とする再構成可能データパスプロセッサを提供する。
【解決手段】複数の演算手段と、これらの演算手段間を接続することにより前段の演算手段での演算結果を利用して後段の演算手段による演算を行わせるとともに、前段の演算手段での演算結果を入力する後段の演算手段を別の演算手段に切替可能としたデータパスと、このデータパスを制御するデータパス制御手段と、前記演算手段で使用されるデータを記憶した記憶手段とを備えた再構成可能データパスプロセッサにおいて、前記演算手段を構成する素子を超伝導単一磁束量子素子とする。 （もっと読む）

不揮発性電荷捕獲格納セルは、ＦＰＧＡのようなプログラマブル・ロジックの用途に用いられるロジック相互接続トランジスタを選択する。不揮発性電荷捕獲エレメントは、制御ゲートの下で、半導体基板の表面上にある酸化物の上方に位置する絶縁体である。好適な実施形態では、集積デバイスは、２つの不揮発性電荷捕獲格納部間に挟持されたワード・ゲート部を備えており、集積デバイスを高バイアス、低バイアス、および出力の間に接続する。出力は、ワード・ゲート部の直下にあるチャネルに接続されている拡散部によって形成される。２つの格納部のプログラム状態によって、高バイアスまたは低バイアスのどちらを、出力拡散部に接続されているロジック相互接続トランジスタに結合するかを決定する。 （もっと読む）

【課題】プログラマブル入出力ポート端子の機能設定を、効率的に、プログラム効率の低下を生じさせることなく行なう。
【解決手段】各ポート端子に対する出力機能選択データを格納するレジスタを、Ｘ方向およびＹ方向においてアクセス可能なレジスタ回路（１０）で構成する。この変換機能付きレジスタ回路においてビット位置に応じて、その選択機能に優先順位を付ける。 （もっと読む）

【課題】 大規模なメモリ回路を用いて構成されたルックアップテーブルにより多様な論理機能を実現し、柔軟かつ有効に活用可能なメモリ回路等を提供する。
【解決手段】 本発明のメモリ回路は、複数のワード線と複数のビット線の交点に形成される複数のメモリセルからなるメモリセルアレイ３０と、その両側の２つのカラム系周辺回路３１Ｌ、３１Ｒを備え、カラム系周辺回路３１Ｌ、３１Ｒの各々には、ロウデコーダ３２により選択されるワード線に接続する各々のメモリセルのデータを複数のビット線を介して増幅する複数のセンスアンプと、この複数のセンスアンプから転送されるデータをそれぞれ保持する複数のデータ保持回路が含まれる。さらに、複数のセレクタＳＬ、ＳＲが設けられ、単位のデータ保持回路群のうち論理入力データＡＬ、ＡＲに基づいて選択されたデータ保持回路の一端を外部接続し、所望の論理関数に対応する論理出力データＢＬ、ＢＲが出力される。 （もっと読む）