【課題】メモリの冗長化を行ってＦＰＧＡの起動を保障する
【解決手段】ＦＰＧＡ周辺回路は、論理回路データが格納されたメインメモリ２１及びサブメモリ２２と、ＦＰＧＡ１０と、異常監視回路４０と、メモリ切替回路３０とを有している。ＦＰＧＡ１０は、電源投入後の起動時に初期化を行った後、メインメモリ２１に格納された論理回路データを読み出し、コンフィグレーションを行う。異常監視回路４０は、ＦＰＧＡ１０における初期化完了からコンフィグレーション完了までの経過時間を監視し、その経過時間が設定時間を超えると、メインメモリ２１が異常であると判断して異常通知信号Ｓ４０ａを発生する。メモリ切替回路３０は、異常通知信号Ｓ４０ａを受信すると、メインメモリ２１をサブメモリ２２に切り替え、再度ＦＰＧＡ１０に対してコンフィグレーションを行わせる。 （もっと読む）

【課題】好適なクロスバー・デバイスを提供する。
【解決手段】クロスバー・デバイスは、第１のセットの入力線と第２のセットの出力線とを含む。複数のパス・トランジスタ・チェーンを設け、寄生容量性負荷を減少させた形で入力線を出力線に選択的に結合させる。メモリ素子とデコーダ論理を設けて、選択的結合の制御を容易にする。クロスバー・デバイスの各メモリ素子にＶｔｈだけ高い供給電圧が供給されるようにして、対応する出力バッファの入力電圧をＶｄｄに維持することにより、複数のクロスバー・デバイスの再構成可能回路ブロックへの低電力応用を改善させることができる。相互に接続したクロスバー・デバイスの全ての出力バッファに制御線を介して制御回路を結合し、これらのクロスバー・デバイスの出力バッファを既知のパワーオン状態にすることにより、複数のクロスバー・デバイスの再構成可能回路ブロックへの適用を改善する。 （もっと読む）

【課題】パイプライン型に接続した複数のリコンフィギュラブル回路が、データを演算していない時間がより少なくなるように実行回路を構築できること。
【解決手段】コントローラ１０と、後段に複数段直列に接続された演算ユニット１２とを備えた半導体装置であって、コントローラ１０は、データと再構成情報とを初段の演算ユニット１２に入力し、演算ユニット１２は、再構成情報により特定される回路情報による実行回路で構築され入力されたデータを演算する演算器１２０と、再構成情報を次の演算に必要な回路情報を特定するように更新する回路情報識別子更新部１２３と、演算器１２０による演算を繰り返すかを判断し、回数分の演算を完了したと判断した場合、データと再構成情報とを次段の演算ユニット１２に入力し、完了していないと判断した場合、データと再構成情報とを再度自身に入力するように制御する繰り返し制御部１２６と、を備えた。 （もっと読む）

【課題】コンテキストの切り換え内容に応じた最適なクラスタ間のデータ送信を実現する。
【解決手段】リコンフィグ回路１００は、再構成可能なＰＥ（プロセッシングエレメント）の集合からなるクラスタ１１０を複数備え、ＰＥの処理内容とＰＥ間の接続内容が記述されたコンテキストに応じて、クラスタ１１０の構成を動的に切り換え可能である。そして、各クラスタ１１０は、コンテキストの切り換え指示を受け付けると、当該切り換え指示をあらわす報知信号であるインヒビット信号を生成するインヒビット信号生成回路３４０と、クラスタ１１０から他のクラスタ１１０へ送信する出力データに生成された報知信号を付加するインヒビット信号付加回路３５０と、他のクラスタ１１０によって生成された報知信号が付加された出力データが送信されてきた場合に、この出力データのクリア処理をおこなう入力データクリア回路３６０とを備えている。 （もっと読む）

【課題】 コンフィギュレーションに際して容易に上位機器と接続でき、一旦基盤に実装した後も再利用が可能なプログラマブル論理回路を提供すること。
【解決手段】 ＦＰＧＡ１に上位機器１０，基盤３０とＵＳＢ接続するＵＳＢＩ／Ｆ１ａを設ける。ＵＳＢＩ／Ｆ１ａにより上位機器１０と接続されたとき、上位機器１０にコンフィギュレーションデータを作成するためのソフトウェアを起動せしめる。このソフトウェアにより作成されたコンフィギュレーションデータが、ＵＳＢＩ／Ｆ１ａを介して受信されたことに応じて、当該コンフィギュレーションデータに基づく論理回路を論理回路部２のユーザ領域６に設計する。その後、ＵＳＢＩ／Ｆ１ａにより基盤３０と接続されたとき、ユーザ領域６に設計した論理回路に基づいて入力信号を処理する。 （もっと読む）

【課題】回路構成情報を効率的に保持、転送する再構成可能電子回路装置を提供する。
【解決手段】複数のＰＥ１０と、複数のＰＥ１０のそれぞれに電子回路を実現させるための回路構成情報を複数記憶するＤＲＡＭ５０、複数のＰＥ１０のいずれかにロードされた回路構成情報をキャッシュする二次キャッシュ６０、複数のＰＥ１０のそれぞれにロードすべき回路構成情報を選択し、選択された回路構成情報が二次キャッシュ６０に記憶されていなければＤＲＡＭ５０から二次キャッシュ６０に読み出し、選択された回路構成情報を二次キャッシュ６０からＰＥ１０にロードするキャッシュ制御部７０、を備える。 （もっと読む）

【課題】不揮発的にコンフィギュレーションデータを格納し、かつ高速でコンフィギュレーションを実行することのできるプログラマブル・ロジック装置を実現する。
【解決手段】プログラマブル・ロジック装置の内部状態を設定するプログラム素子（ＰＥ）を、可変磁気抵抗素子（ＴＭＲ０，ＴＭＲ１）とインバータラッチ（ＩＶ０，ＩＶ１）とで構成する。可変磁気抵抗素子にコンフィギュレーションデータを格納し、インバータラッチのストレージノード（ＮＭ０，ＮＭ１）へのデータ転送時にインバータを構成するトランジスタ（ＰＴ０，ＰＴ１，ＮＴ０，ＮＴ１）のバックゲートバイアスをフォワードバイアス状態に設定するなどのデータ転送アシストを行う。 （もっと読む）

【課題】外部のデータ書込装置によってコンフィグレーションされるＦＰＧＡのコンフィグレーションデータをメモリに格納するＦＰＧＡコンフィグレーション装置に対する、メモリへのデータ転送速度に関する制約を緩和する。
【解決手段】ＦＰＧＡコンフィグレーション装置３は、コンフィグレーションされた状態のＦＰＧＡ３からコンフィグレーションデータを読み出す制御を行う読出処理制御部１３と、ＦＰＧＡ３から読み出されたコンフィグレーションデータをメモリ４へ転送するコンフィグレーションデータ転送部１６と、を備える。 （もっと読む）

本発明は、磁気構造からなる、「論理関数」を実行するためのデバイス（９）に関する。磁気構造は、非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む少なくとも第一の磁気抵抗スタック（ＭＴＪ３）、そして前記第一の磁気抵抗スタック（ＭＴＪ３）の近くに位置して、電流が通過するときに第一のスタック（ＭＴＪ３）の近くに磁場を発生させる電流のための少なくとも一つの第一のライン（３２）からなる。第一のライン（３２）は、少なくとも二つの電流入力点を含むため、第一のライン（３２）で二つの電流が加算される。そして二つの電流の和が前記論理関数によって決定される。 （もっと読む）

本発明は、非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む少なくとも一つの第一の磁気抵抗スタック（ＭＴＪ１）、そして第一（Ｎ３）および第二（Ｎ２）レベルのメタライゼーションに各々属する少なくとも一つの第一（１９）および一つの第二（１８）の電流ラインからなる磁気構造を含む「論理関数」実行のためのデバイス（９）に関する。二つのラインの各々は、電流がそれを通って流れると第一のスタックの近くに磁場を発生させる。なお、強磁性硬層は、基準として機能する固定磁束に留められる。第一および第二のライン（１９、１８）は、第二の強磁性層の種々の距離に配置されるが、それら種々の距離は「論理関数」によって決定される。 （もっと読む）

【課題】信号の動作周波数の高速化を容易に実現可能とする論理モジュールを提供する。
【解決手段】論理モジュール１００は、ＦＰＧＡ１０１、１０２とコネクタ１０５（１０７）、１０６（１０８）と、接続切替回路１０３（１０４）とを備える。ＦＰＧＡ１０１が接続切替回路１０３（１０４）を介してＦＰＧＡ１０２またはコネクタ１０６（１０８）と接続される場合には、接続切替回路１０３（１０４）と接続されるＦＰＧＡ１０１の接続ピン内側にバス終端抵抗１３１（１３３）が接続される。また、ＦＰＧＡ１０２が接続切替回路１０３（１０４）を介してＦＰＧＡ１０１またはコネクタ１０５（１０７）と接続される場合には、接続切替回路１０３（１０４）と接続されるＦＰＧＡ１０２の接続ピン内側にバス終端抵抗１３４（１３５）が接続される。 （もっと読む）

【課題】演算処理装置に最適な演算処理をさせることが可能な動的再構成デバイスを提供することを目的とする。
【解決手段】本発明に係る動的再構成デバイスは、演算処理装置１０を動的に再構成する動的再構成デバイスであって、演算処理装置１０の構成要素である複数の演算処理ブロック１１各々に設けられ、対応する演算処理ブロック１１に所定の信号を選択的に入出力可能なクロスバースイッチ１を備える。そして、クロスバースイッチ１により、複数の演算処理ブロック１１の処理手順を動的に変更可能である。 （もっと読む）

【課題】有限状態機械の現在の状態を高速に取得する電子回路を実現するのに好適な記述処理装置を提供する。
【解決手段】状態0, 1, 2, ..., N-1からなる有限状態機械を表す記述を受け付ける受付部２０、状態0, 1, 2, ..., N-1をグループ0, 1, 2, ..., M-1に分割する分割部であって、グループ0に状態0, 1, ..., L[0]-1を割り当て、グループ1に状態L[0], L[0]+1, ..., L[1]-1を割り当て、グループ2に状態L[1], L[1]+1, ..., L[2]-1を割り当て、...、グループM-1に状態L[M-2], L[M-2]+1, ..., L[M-1]-1=N-1を割り当てる分割部３０、現在の状態を取得するデコーダがグループ毎に生成されるようにレジスタ転送レベル記述を生成する生成部４０を備える。 （もっと読む）

【課題】論理的構成を変更する機能を有する論理回路装置に対し、書き込み処理をする情報の総量を圧縮するのに好適な構成情報生成装置等を提供する。
【解決手段】論理的構成を変更する機能を有する論理回路装置に対し、書き込み機能を有する構成情報生成装置１００において、複数の構成情報間との差分情報を抽出する差分情報抽出部と、前記差分情報に基づいて、前記構成情報間のつながりを示す関係グラフを生成するグラフ生成部と、前記関係グラフを巡回する順序情報を生成する順序情報生成部と、を備える。 （もっと読む）

【課題】論理の変更等があった場合でもその変更箇所を容易に確認可能な論理変更可能な装置を得る。
【解決手段】外部の計算機等で作成されたＨＤＬ１０１をダウンロードし、不揮発メモリ３に格納する。ＣＰＵ４はコンフィグレーションデータ作成プログラム３１を実行してＨＤＬ１０１の論理合成を行い、コンフィグレーションデータ３２を作成する。コンフィグレーションデバイス２は不揮発メモリ３内に格納されたコンフィグレーションデータ３２を読み出して論理変更可能デバイス１のコンフィグレーションを行う。 （もっと読む）

【課題】ＣＰＵボードとゲートアレイボードとの組み合わせが様々に想定される場合でも、起動時間を極力短縮できるロボットの制御装置を提供する。
【解決手段】ＣＰＵボード３１とＦＰＧＡボード３５とを備える制御装置２において、ＣＰＵ３２は、電源が投入されると自身の初期化処理を行なった後に無限待機状態となり、ＦＰＧＡ３６は、電源が投入された時点より開始されるコンフィギュレーションデータのロードが完了すると、ＣＰＵボード３２側にレディ信号を継続的に出力する。そして、ＣＰＵ３２は、レディ信号が出力されたことを認識すると無限待機状態を解除して、ＦＰＧＡボード３５に搭載されている回路の初期化処理を開始する。 （もっと読む）

集積装置における消費電力を最小化する方法が開示される。この方法は、論理関数を実行するための回路を有する複数の回路ブロックを与えるステップを含み、各回路ブロックは静的状態において電力を消費し（１２０２）、複数の動作電圧のうち１つを複数の回路ブロックのうち各回路ブロックに結合するステップ（１２０４）と、回路ブロックの第１の組によって消費される電力の低減を第１の電力低減信号を介して可能にするステップ（１２０６）と、回路ブロックの第２の組によって消費される電力の低減を第２の電力低減信号を介して可能にするステップ（１２０８）とを含む。装置における消費電力を最小化するための回路（１００、２００）も開示される。
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【課題】ラダープログラムファイルのデータに未定義のデータタイプが含まれている場合でも、画面表示プログラムファイルに読み込んで取り込めるようにする。
【解決手段】プログラマブル表示器のための画面表示プログラムファイルを作画エディタで作成する際に、ＰＬＣのためラダーエディタで作成したラダープログラムファイルのタグデータを上記画面表示プログラムファイルにインポートする方法であり、上記タグデータのデータタイプをプレデファインファイルで定義しそのプレデファインファイルを作画エディタのメモリに予め登録しておき、ラダープログラムファイルからタグデータを画面表示プログラムファイルにインポートするに際して上記プレデファインファイルを参照してインポートすることができるようにした。 （もっと読む）

【課題】動作周波数の高速化と低消費電力化を図った演算回路、集積回路及び処理装置を提供する。
【解決手段】シストリックアレイ型回路では、演算結果の一次保持領域として、ＦＦ（Ｄフリップフロップ）１２０が使用されていたが、本発明では、演算結果の一次保持領域としてＤラッチ１１０を採用した。Ｄラッチ１１０は、構造的に２個でＤフリップフロップ１２０と同じ機能であるので、同数のＤフリップフロップ１２０を採用した場合よりも高速な動作が可能になる。また、Ｄラッチ１１０を採用することで、Ｄフリップフロップ１２０を採用した場合よりもＰＥ１００の細やかな制御が可能になり、低消費電力化することができる。 （もっと読む）

【課題】高集積化が可能なリコンフィギュラブル論理回路を提供する。
【解決手段】それぞれが個別の制御データを送信可能な複数の制御線と、ソースおよびドレインが磁性体を含む複数のスピンＭＯＳＦＥＴと、複数のスピンＭＯＳＦＥＴの中から１つのスピンＭＯＳＦＥＴを選択する選択部と、を有するマルチプレクサと、マルチプレクサによって選択されたスピンＭＯＳＦＥＴのソースおよびドレインにおける磁性体の磁化が第１状態か第２状態かを判別する判別回路と、選択されたスピンＭＯＳＦＥＴに書き込み電流を流し、選択されたスピンＭＯＳＦＥＴにおける磁性体の磁化を第２状態にする第１の書き込み回路と、マルチプレクサによって選択されたスピンＭＯＳＦＥＴに書き込み電流を流し、選択されたスピンＭＯＳＦＥＴにおける磁性体の磁化を第１状態にする第２の書き込み回路と、を備えている。 （もっと読む）