【課題】 節電効率を向上させることができるプログラマブル論理回路装置及び画像処理装置を提供する。
【解決手段】 本発明のプログラマブル論理回路装置１００は、素子間の接続の変更により再構成される回路を備える複数の再構成領域Ｒ０−Ｒ５と、複数の再構成領域Ｒ０−Ｒ５の各々に対して、実行させる処理を割り当てて、複数の再構成領域Ｒ０−Ｒ５の各々が実行する処理の状態に基づいて、複数の再構成領域Ｒ０−Ｒ５を選択的に再構成して節電状態にする管理領域Ｒ０及びＲ５と、管理領域Ｒ０及びＲ５が複数の再構成領域Ｒ０−Ｒ５を選択的に再構成するタイミングを調整する同期管理部２２及び４２と、を備える複数のプログラマブル論理回路部５０及び６０を有し、同期管理部２２は、他の同期管理部４２と同期して、タイミングを調整する。 （もっと読む）

ミラーリングされた相互接続構造を有するプログラマブル集積回路（ＩＣ）は、水平方向に配列される複数の配列（１０２，１０４）を含む。各配列は、第１のロジックコラム（１０６）と、第１の相互接続コラム（１０８）と、第２の相互接続コラム（１１０）と、第２のロジックコラム（１１２）とを含み、それらは配列内にこの順序で水平方向に配列される。各相互接続コラムは、プログラマブル相互接続ブロック（ＰＩＢ１３０−１４４，１８８−１９６，１９９）を含み、第１および第２のロジックコラムの各々は、プログラマブルロジックブロック（１１４−１２８，１６４−１７１）を含む。各プログラマブル相互接続ブロックは、一側面に複数の入力ポート（１７４）および出力ポート（１７２）を提供する。各プログラマブルロジックブロックは、一側面に第２の入力ポート（１５６）および出力ポート（１５８）を提供する。第１の相互接続コラム（１０８）におけるプログラマブル相互接続ブロックの各々の第１のポートおよび一側面は、第２の相互接続コラム（１１０）における各プログラマブル相互接続ブロックの第１のポートおよび一側面を物理的にミラーリングする。第１の相互接続コラム（１０８）におけるプログラマブル相互接続ブロックの第１のポート（１７２，１７４）は、第１のロジックコラムにおけるプログラマブルロジックブロックの第２のポート（１５６，１５８，１８２，１８４，１８６，１９０，１９４）に結合される。第２の相互接続コラム（１１０）におけるプログラマブル相互接続ブロックの第１のポートは、第２のロジックコラムにおけるプログラマブルロジックブロックの第２のポート（１６０−１６２，１７２−１８０，１９８）に結合される。
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【課題】 抵抗変化性のバイポーラ型メモリを、誤書き込みや誤動作を起こさずにFPGAに適用する。
【解決手段】 本発明の半導体集積回路は、一端が第一の電源１０５に接続され、他端が出力ノード１０８に接続される第一の抵抗変化性素子１０１と、一端が出力ノード１０８に接続される第二の抵抗変化性素子１０２と、第二の抵抗変化性素子１０２の他端と第一の端子が接続され、第二の電源１０６と第二の端子が接続される、第一のスイッチング素子１０３とを備える。 （もっと読む）

【課題】 異なったＬＶＴＴＬ Ｉ／Ｏ規格に対して互換性を持つように集積回路の各Ｉ／Ｏを個別に再構成する回路を提供する。
【解決手段】 上述課題は１つのＩ／Ｏ電源電圧のみを用いて達成でき、この電圧は特定の用途に要求されるＩ／Ｏ電圧のうち最も高いものである。回路はＩ／Ｏセルの出力電圧を、適合されるべきＬＶＴＴＬ規格のＶＯＨよりも高く最高ＶＩＨよりも低くなるように調節することによって動作する。Ｉ／Ｏセルは、Ｉ／Ｏ電源電圧とパッドの間に接続されるプルアップトランジスタと、該パッドの電圧と対応の規格に応じた基準電圧とを差動増幅する差動増幅器と、差動増幅器の出力信号と出力制御信号とにプルアップトランジスタを選択的にオン状態とするロジックゲートを備える。各Ｉ／Ｏセルは別個に再構成可能であるため、任意のＩ／Ｏを任意のＬＶＴＴＬ仕様に適合させることができる。 （もっと読む）

【課題】複数の機能を短時間で切りかえ可能なＰＬＤを提供する。
【解決手段】ＰＬＤ１００は、ｎ（ｎは２以上の整数）個のコンテキストを切りかえ可能である。マルチコンテキストメモリ２０は、ｎ個のコンテキストを定義するｎ個のコンフィギュレーションデータＣＯＮＦ_１〜ＣＯＮＦ_ｎを不揮発的に記憶する。（ｍ×ｎ）個のメモリセルＭはそれぞれが対応する制御ラインＣＬおよび対応するビットラインＢＬに割り当てられている。メモリセルＭは、対応する制御ラインＣＬが選択されたとき、対応するビットラインＢＬを介してアクセス可能となる。ｍ個のセンスアンプは、対応するビットラインＢＬに生ずる信号を、リコンフィギュアラブル回路１０に出力する。 （もっと読む）

【課題】消費電力を低減できるＰＬＤ回路、集積回路装置及び電子機器等を提供すること。
【解決手段】ＰＬＤ回路は、各トランジスター列が直列接続されたプログラマブルな複数のトランジスターを有する第１〜第ｍ（ｍは２以上の整数）のトランジスター列ＴＡ１〜ＴＡｍを含む。第１〜第ｍのトランジスター列ＴＡ１〜ＴＡｍの一端に第１の非直流電源ＶＳ１が供給される。第１〜第ｍのトランジスター列ＴＡ１〜ＴＡｍの各トランジスター列は、複数の入力信号ＸＰ（Ｘ１Ｐ〜ＸｉＰ）、ＸＮ（Ｘ１Ｎ〜ＸｉＮ）によってオン・オフされる。第１の非直流電源ＶＳ１の電圧により規定される第１のホールド期間に、第１〜第ｍのトランジスター列ＴＡ１〜ＴＡｍの他端のノードである第１〜第ｍのノードＮＡ１〜ＮＡｍの電圧レベルを各々出力する。 （もっと読む）

【課題】複数の入力信号が、競合回路を経由してメモリセルアレイに入力される半導体装置において、記憶容量の異なる複数のメモリマクロに対してそれぞれ異なる基本セルを用意することなく、データ・セットアップタイム、データ・ホールドタイムを変えずに、メモリマクロを自動設計できる半導体装置を提供する。
【解決手段】各々の入力信号は、それぞれ遅延回路を経由して競合回路に接続され、遅延回路はＰチャンネル及びＮチャンネルのクロックゲートを備えたクロックインバータで構成され、Ｐチャンネルクロックゲートのゲートは抵抗を経由して電源に、Ｎチャンネルクロックゲートのゲートは抵抗を経由して接地に、Ｐチャンネルクロックゲートのゲートは全てノードＡに接続され、ノードＡから抵抗を経由して接地に接続され、Ｎチャンネルクロックゲートのゲートは全てノードＢに接続され、ノードＢから抵抗を経由して電源に接続されたことを特徴とする。 （もっと読む）

【課題】プログラマブルロジックデバイス上またはこれと結合して設けられるクロックデータリカバリ回路の提供
【解決手段】プログラマブルロジックデバイス（“ＰＬＤ”）が多数のＣＤＲシグナリングプロトコルのうちの任意のものによって交信することを可能にするため、このＰＬＤにプログラマブルクロックデータ復元（“ＣＤＲ”）回路を装備する。ＣＤＲ回路は、ＰＬＤ内に内蔵するか、完全あるいは部分的に独立した集積回路とすることができる。この回路は、ＣＤＲ入力、ＣＤＲ出力、またはそれらの両方を行うことができる。ＣＤＲ機能は、例えば非ＣＤＲ低電圧作動シグナリング（“ＬＶＤＳ”）等のその他の非ＣＤＲシグナリング機能と組合わせて提供することができる。この回路は、大規模なシステムの一部とすることができる。 （もっと読む）

【課題】供給電圧が不安定な状態にあっても、書き換え可能デバイスの動作に伴うシステムの不安定状態を回避する技術を提供する。
【解決手段】回路データの書き込み可能デバイスを有する電子機器は、書き込み可能デバイスへ供給される電源電圧の変動の範囲に対応付けた、書き込み用回路データを格納する格納手段と、書き込み可能デバイスに電源電圧を供給する電源供給手段と、供給された電源電圧の変動を監視し、電源電圧が、供給されていた電源電圧の範囲から外れた場合に、外れた電源電圧範囲に対応付けられた書き込み用回路データを格納された書き込み用回路データから選択する選択手段と、選択した書き込み用回路データを書き込み可能デバイスに書き込む書き込み手段とを備える。 （もっと読む）

【課題】本発明は、スイッチボックスを有する周辺接続ネットワークに外部接続され、プログラム可能な入出力ブロックに接続され、論理関数を実行する再構成可能な論理セルの相互接続配列に関する。
【解決手段】論理セル［ｉ，ｊ］は、１次元ｉ行（ｉ＝１〜ｄ）、２次元ｊ列（ｊ＝１〜ｗ、ｄ≧２かつｗ＝２又はｄ＝２かつｗ≧２）となるように配列され、第１及び第２入出力を含み、論理セルそれぞれの第１入出力は、接続ネットワークに接続され、論理セルそれぞれの第２入出力は、第１及び最終の行列がそれぞれｄ＞２又はｗ＞２となる場合を除いて、他の異なる行列の論理セルに接続され、ｗ＝２となる両列の間で、かつｄ＝２となる両行の間で、かつ一方向及び逆方向に沿って引き続いて周期的に振動する交差相互接続トポロジを通過して、論理関数の論理深度が、１かつ２×ｄの間で、又は1かつ２×ｗの間で構成される。 （もっと読む）

【課題】機能ブロックの入力ポート数が増加しても、ハードウェア規模の増加を抑制可能な再構成可能デバイスを提供する。
【解決手段】再構成可能デバイス１は、機能ブロック１０及び１１等の複数の機能ブロックと、機能ブロック間を切り替え可能に接続するプログラマブル・スイッチ１５とを備えている。機能ブロック１０及び１１は、プログラマブル・スイッチ１５と接続されるデータ入力ポート１０４及びデータ出力ポート１０５を有する。さらに、機能ブロック１０と１１の間はプログラマブル・スイッチ１５を介さずに、ダイレクト入力ポート１０１及びダイレクト出力ポート１０２を接続するダイレクト配線１０３により接続されている。 （もっと読む）

【課題】ベース信号のルーティングアーキテクチャを最適にするようにＩＰ機能ブロックを配置できるＰＬＤアーキテクチャを提供すること。
【解決手段】本発明のプログラム可能な論理デバイス（ＰＬＤ）は、アレイに構成された複数の論理素子（ＬＥ）と、ＬＥ間に信号をルーティングするための複数の信号ルーティング線を備えるベース信号のルーティングアーキテクチャと、を備え、ＬＥのアレイ内にはホールが形成され、ホールは、周辺部分および中央部分によって特徴付けられ、ベース信号のルーティングアーキテクチャは、ホールにおいて少なくとも部分的に中断され、ＰＬＤは、ホールの周辺部分内にインターフェース回路をさらに備え、インターフェース回路は、ホール内の回路を信号をルーティングするアーキテクチャに結合するように構成可能であり、ＰＬＤは、該ホール内にＩＰ機能ブロックをさらに備え、インターフェース回路に電気的に結合される。 （もっと読む）

【課題】本発明は、駆動電流値の自動調整機能を有する集積回路を提供する。
【解決手段】本発明に係る集積回路は、バッファ回路(23)と、前記バッファ回路の出力部に接続された第１端子(22)と、第２端子(24)と、前記第２端子に接続された駆動電流値判定回路と、を有し、前記第１端子と前記第２端子間には、線路(26)が接続され、前記駆動電流値判定回路は、第１電流で前記バッファ回路を駆動させた場合の出力信号を、前記線路を介して前記第２端子に伝送した第１信号の電位と、参照電位とを比較（25）し、前記第１信号が前記参照電位以上であるか否かを検出する第１手段（31）と、前記第１信号が前記参照電位以下である場合には、前記第１電流以上の第２電流を設定し、前記バッファ回路に入力する第２手段(32)と、前記第１信号が前記参照電位以上である場合には、前記第１電流に基づいて駆動電流値を記憶する第３手段（33）と、を有する。 （もっと読む）

【課題】論理回路のコンフィグレーションを効率よく行うことが出来るコンフィグレーション装置を提供する。
【解決手段】ＦＰＧＡ部２００に含まれる複数のＦＰＧＡの各々にテスト用の論理回路を構築するためのテスト用コンフィグレーションデータ１１１と、複数の正式用デバイスデータ１１２ａとからなる正式用コンフィグレーションデータ１１２を保持するデータ保持部１１０と、複数のＦＰＧＡに論理回路を構築するコンフィグレーション制御部１２０と、テスト用デバイスデータにより電子回路が構築された複数のＦＰＧＡ間の入出力特性を測定し、複数のテスト用デバイスデータから特定のデバイスデータを抽出するコンフィグレーション選択部１３０とを備え、コンフィグレーション制御部１２０が、抽出されたテスト用デバイスデータ１１１ａに対応づけられた正式用デバイスデータ１１２ａにより、複数のＦＰＧＡに論理回路を構築する。 （もっと読む）

【課題】本発明は、高速動作が可能な半導体メモリ装置のデータ整列回路を提供する。
【解決手段】本発明の半導体メモリ装置のデータ整列回路は、アドレスグループ、クロック及びレイテンシ信号に応じて、第１の制御信号グループを生成する第１の制御部；前記アドレスグループ、前記クロック及び前記レイテンシ信号に応じて、第２の制御信号グループを生成する第２の制御部；前記第１の制御信号グループに応じて、並列データグループを第１の直列データグループに整列する第１の整列部；及び、前記第２の制御信号グループに応じて、前記並列データグループを第２の直列データグループに整列する第２の整列部を含む。 （もっと読む）

【課題】回路構成を再構成可能であるとともに、同時に複数のアプリケーションを実行することを可能にする半導体装置を提供する。
【解決手段】コンフィグレーションデータの保持用及び演算処理の結果の保持用に同じバンク数のレジスタバンクを設け、バンク切り替え信号によりレジスタバンクのバンクを同期して切り替えるようにして、アプリケーションの切り替えに応じて、コンフィグレーションデータ及び処理に用いるデータを同期して切り替えて処理を実行可能にし、同時に複数のアプリケーションを実行できるようにする。 （もっと読む）

【課題】通信システムのトランシーバにより使用されるように構成された、入力周波数の範囲またはサンプルレートを適合させることのできるスペース効率のよい低電力のプログラム可能なデジタルフィルタを提供する。
【解決手段】入力信号を受信し、第１の伝達関数を有する第１の有限インパルス応答フィルタセクション１６と、第２の伝達関数を有する、第１の有限インパルス応答フィルタセクション１６に接続された無限インパルス応答フィルタセクション１８と、無限インパルス応答フィルタセクション１８に接続され、プログラム可能なデジタルフィルタによる入力信号の受信に応答して濾波された出力信号を出力し、第３の伝達関数を有する第２の有限インパルス応答フィルタセクション２０と、第１、第２または第３の伝達関数におけるプログラム可能な係数を供給する手段とを具備する。 （もっと読む）

電力増幅器システムを遠隔で監視し、同システムと通信し、そして同システムを再構成するためのシステムおよび方法に関する。デジタル構成要素または電力増幅器システムの他の通信可能な部分との遠隔通信を可能にするための通信リンクが、現場に配置されたＰＡシステムに設けられる。通信リンクにより、ＰＡの動作パラメータが、インターネット、イーサネット、無線、ＷｉＦｉ、ＷｉＭＡＸ、携帯電話、ＬＡＮ、ＷＡＮ、Ｂｌｕｅｔｏｏｔｈなどの任意の適当な有線または無線接続を通じて監視され、ウェブサーバや他のコンピュータメインフレームなどの遠隔端末に送り返され得る。本発明を実施することにより、ｃＭｏｂｉｌｅオペレータおよび／または他のサービスプロバイダの無線ネットワークのメンテナンスおよびＰＡの交換に関する顕著な事業費および資本経費を低減することができる。 （もっと読む）

【課題】内部動作が停止した場合に外部バッファと適切にデータのやり取りが可能なリコンフィギュラブル回路を提供する。
【解決手段】リコンフィギュラブル回路は、複数の演算器と該演算器間を再構成可能に接続するネットワーク回路とを含むリコンフィギュラブル演算器アレイと、リコンフィギュラブル演算器アレイの動作の実行及び停止を制御する停止制御回路と、リコンフィギュラブル演算器アレイの動作の停止時に外部から供給されるデータを一時的に格納し、リコンフィギュラブル演算器アレイの動作の再開時に格納されたデータをリコンフィギュラブル演算器アレイに供給するバッファ回路とを含むことを特徴とする。 （もっと読む）

【課題】従来のプログラマブルな半導体装置であるＦＰＧＡやＭＰＬＤはコストパフォーマンスが悪く、かつ長い信号線に対する配慮が不充分であった。
【解決手段】メモリと、アドレス−データ対を有する複数のＭＬＵＴから構成されるＭＬＵＴブロックにフリップフロップを内蔵した。また隣接するＭＬＵＴ間の近距離配線には交互配置配線を導入し、隣接していないＭＬＵＴ間の配線には専用の離間配線、更にはトーラス配線網を設けた。 （もっと読む）