【課題】回路規模を削減し、かつ演算器群の出力端子及び入力端子の接続可能な組み合わせ数を増やすことができるリコンフィグラブル回路を提供することを課題とする。
【解決手段】演算器群（１１１〜１１ｎ）の出力端子及び入力端子間の接続を制御するネットワーク回路（１０５）と、前記演算器群及びネットワーク回路の間に接続される第１のセレクタ（１０６）とを有し、前記第１のセレクタは、第１の制御信号が第１の状態のときには前記演算器群の第１の端子と前記ネットワーク回路の第１の端子とを接続しかつ前記演算器群の第２の端子と前記ネットワーク回路の第２の端子とを接続し、第１の制御信号が第２の状態のときには前記演算器群の第１の端子と前記ネットワーク回路の第２の端子とを接続しかつ前記演算器群の第２の端子と前記ネットワーク回路の第１の端子とを接続することを特徴とするリコンフィグラブル回路が提供される。 （もっと読む）

【課題】意図した以外のコンフィグレーションデータによりプログラマブルロジックがコンフィグレーションされることがないようにする。
【解決手段】供給されたコンフィグレーションデータが書き込まれるコンフィグレーションＲＡＭ１２と、そのコンフィグレーションＲＡＭ１２に書き込まれたコンフィグレーションデータによって定義される回路を構成するロジックモジュール１１と、コンフィグレーションＲＡＭ１２ヘのコンフィグレーションデータの書き込みを管理する管理回路１３とを有し、管理回路１３において、前記コンフィグレーションデータのリビジョンに応じて、前記コンフィグレーションデータの前記コンフィグレーションＲＡＭ１２への供給を管理する。 （もっと読む）

【課題】高機能のカウンタを実現できるリコンフィグラブル回路を提供することを課題とする。
【解決手段】第１の入力データ及び第２の入力データの加算又は減算を行って出力データを出力する第１の演算器（４０２）と、前記第１の演算器の出力データ又は第３の入力データを選択し、前記第１の演算器に前記第１の入力データとして出力する第１のセレクタと（４１２）を有することを特徴とするリコンフィグラブル回路が提供される。 （もっと読む）

【課題】半導体チップが製造された後において、制御信号により遅延時間を調整することができるプログラム可能時間遅延装置とその方法を提供する。
【解決手段】本発明によるプログラム可能時間遅延装置は複数個の同等の部品１０を有し、これらの部品により全時間遅延が決定される。これらの部品はそれらに接続されたゲート装置３１、３２、３３、３４を有する。これらのゲート装置はそのおのおのに加えられる制御信号に応答して、これらの部品がプログラム可能時間遅延装置に電気的に接続されるか、またはこれらの部品がプログラム可能時間遅延装置から電気的に取り除かれるか、のいずれかを決定する。電気的に接続された部品の時間遅延の合計が、このプログラム可能時間遅延装置の全時間遅延である。 （もっと読む）

【課題】構成情報の書換えを行なうCPUの負担を軽減すると共に無駄な構成情報の書換えを回避する。
【解決手段】入力データ制御部10は入力データをヘッダ部とデータ部に分離する。ヘッダ解析部20は分離されたヘッダ部を解析して入力データに対して必要な構成情報メモリアドレスを抽出する。抽出できないとき、入力データ制御部は当該データ部を削除する。構成情報制御部30は構成情報メモリアドレスから入力データに対応した構成情報が再構成可能な集積回路ユニット50に存在するかどうかを判定する。構成情報が再構成可能な集積回路ユニットに存在しない場合、構成情報制御部が対応する構成情報を構成情報メモリ40から再構成可能な集積回路ユニットにロードする。 （もっと読む）

【課題】 多種のメモリ機能を１つの半導体メモリで実現し、半導体メモリの開発コストを削減する。
【解決手段】 半導体メモリは、メモリシステムに入出力される外部信号とメモリセルアレイに入出力される内部信号とを相互に変換するための論理がプログラムされるフィールドプログラマブル部を有する。フィールドプログラマブル部の論理を構成するためのプログラムは、不揮発性のプログラム記憶部に格納される。フィールドプログラマブル部により、半導体メモリをアクセスするコントローラのインタフェースが、メモリセルアレイをアクセスするためのインタフェースと異なる場合にも、コントローラはメモリセルアレイをアクセスできる。このため、１種類の半導体メモリを複数種の半導体メモリとして利用できる。この結果、複数種の半導体メモリを開発する必要がなくなり、開発コストを削減できる。 （もっと読む）

【課題】データ処理ユニットがコンフィギュレーション化可能エレメントのセル装置、コンフィギュレーションデータ送信ユニットを有し、該送信ユニットはロードロジック回路／コンフィギュレーション内部セル／コンフィギュレーション信号源として用いられる別の固定的にインプリメントされた機能ユニットとして実現されている形式のデータ処理ユニットをコスト、構成面で改良する。
【解決手段】エレメント／コンフィギュレーションデータ送信ユニット間通信ユニットとして、コンフィギュレーションメモリ、制御部を有しているスイッチングテーブルが設けられ、該制御部により読み出し、書き込み位置ポインタをイベントの到来に応答してコンフィギュレーションメモリ場所に移動させて、コンフィギュレーション語をコンフィギュレーションすべきエレメントに伝送して、再コンフィギュレーションが実時間で実施される。 （もっと読む）

【課題】リソースの使用を低減するよう構成されるマルチプライヤ回路を備えたプログラマブルロジックデバイスの提供。
【解決手段】専用のマルチプライヤ回路を有するプログラマブルロジックデバイスにおいて、通常はデバイスの検査に使用されるスキャンチェーンレジスタのいくつかがマルチプライヤの入力に近接して配置される。スキャンチェーンレジスタは入力レジスタとＡＮＤ演算され、１および０のテンプレートでロードできる。これにより、例えば最も重要でないビットに０がロードされ残りのビットに１がロードされた場合にサブセット乗算が可能になる。マルチプライヤは他の構成要素と共にブロック構成され、有限インパルス応答（ＦＩＲ）フィルタとして構成可能になる。この構成においてフィルタ係数をロードするためスキャンチェーンレジスタを使用し得、デバイス上の限られたロジックおよびルーティングリソースの使用を回避する。 （もっと読む）

【課題】 論理モジュールを汎用化し、検証対象論理の回路構成に容易に合わせることができ、検証対象論理をプログラム可能な複数の論理素子にプログラムする工数と作成費用を大幅に低減することができる論理モジュールを提供する。
【解決手段】 本論理モジュールは、ＦＰＧＡ１０１，１０２と、外部と接続するためのソケットコネクタ１０５およびヘッダコネクタ１０６と、ＦＰＧＡ１０１，１０２およびコネクタ１０５，１０６に配線で接続された接続切替回路１０３とを基板に備える。ＦＰＧＡ１０１とコネクタ１０５とは配線で接続される。接続切替回路１０３は、ＦＰＧＡ１０１とＦＰＧＡ１０２との接続およびコネクタ１０５とコネクタ１０６との接続を行う第１の接続と、ＦＰＧＡ１０１とコネクタ１０６との接続およびＦＰＧＡ１０２とコネクタ１０５との接続を行う第２の接続とを切替可能とされる。 （もっと読む）

【課題】
周辺回路の構成を簡潔にし、部品数および製造コストを低減することが可能なフィールドプログラマブルゲートアレイを提供する。
【解決手段】
ＲＯＭ２０からコンフィグレーションデータのローディングを受け、ローディングされたこのコンフィグレーションデータに応じた論理回路を構築して実行するＦＰＧＡ１０において、ＦＰＧＡ１０への供給電力の電圧Ｖｃｃが、所定の動作閾値Ｖｔｈを超えているか否かをモニタするモニタ部１４と、モニタ部１４により電圧Ｖｃｃが動作閾値Ｖｔｈ以下になったこと受けてＲＯＭ２０からコンフィグレーションデータの新たなローディングを指示するローディング指示部１５とが構築されてなることを特徴とする。 （もっと読む）

【課題】プログラマブルデバイスをプログラミングするためのシステムおよび方法を提供すること。
【解決手段】本発明は、例えば、プログラマブルデバイスコアと、第１のシーケンスに配置される第１のセットのピンを含む第１のＩ／Ｏバンクと、第２のセットのピンを含む第２のＩ／Ｏバンクであって、該第２のセットのピンは、該第１のシーケンスの対称的反射に配置される、第２のＩ／Ｏバンクと、を備える、プログラマブルデバイスを提供する。 （もっと読む）

【課題】コストが低く、ボード面積の縮小が可能なプログラマブル論理デバイスを提供する。
【解決手段】フリップフロップ５７はイネーブル状態において組み合わせ論理回路ブロック（ルックアップテーブル５６）の出力状態を蓄積する。マルチプレクサ５８は、組み合わせ論理回路ブロックの出力またはフリップフロップ５７の出力を選択して出力する。そして、コンフィギュレーション情報に含まれる情報により、マルチプレクサ５８の出力としてフリップフロップ５７の出力が選択された場合に、フリップフロップ５７がイネーブル状態となり、組み合わせ論理回路の出力が選択された場合に、フリップフロップ５７がディセーブル状態になる。これにより、コンフィギュレーションを切り換える前の組み合わせ論理回路ブロックの出力状態を蓄積可能になり、前のコンフィギュレーションの結果を蓄積するメモリを新たに設ける必要がなくなる。 （もっと読む）

【課題】カスケード接続可能であり、その機能と網目化がフレキシブルにコンフィギュレートできる計算機構を提供することである。
【解決手段】構築可能なセルユニットとしてプログラム可能な計算ユニットには、数学的および／または論理的基本演算を実行するための計算機構と、アドレシング可能な機能および／または網目化設定手段（Ｆ−Ｐｌｕｒｅｇ，Ｍ−Ｐｌｕｒｅｇ）が、構築すべき機能および／または網目化が処理データバスに依存しないようにするために設けられている。 （もっと読む）

【課題】回路規模の縮小化に貢献するリコンフィギュラブル回路を備えた処理装置を提供する。
【解決手段】それぞれが複数の算術論理演算機能を選択的に実行可能な複数の論理回路から構成される演算部と、前記複数の論理回路の間の接続関係を保持する接続部と、を備えるリコンフィギュラブル回路１を含む処理装置において、前記論理回路で使用するデータを格納するメモリ５と、メモリ５に格納するデータのビット数がメモリ５の１アドレスで指定されるメモリワードのビット数を超える場合、データをメモリワードのビット数を有する複数の部分に分けて、複数の前記メモリワードに格納する分割格納手段と、前記分割格納手段で複数のメモリワードに分割されて格納されたデータを、該複数のメモリワードから読み出すときに、元のビット数のデータに復元する連結読み出し手段と、を備える。 （もっと読む）

【課題】プログラムロジックデバイスをプログラム可能に上下方向に積層させることができるようにする。
【解決手段】貫通電極３２ｂはSi基板３１ｂ₁と上部層３１ｂ₂を貫通する。貫通電極３２ｂの上端はマイクロバンプ２１aを介して上側の他のプログラムロジックデバイスに接続され、貫通電極３２ｂの下端はマイクロバンプ２１ｂを介して下側の他のプログラムロジックデバイスと接続される。貫通電極３２ｂは、メタル配線３３ｂを介して、所定の信号処理を行う論理素子３４ｂと接続されている。論理素子３４ｂは貫通電極３２ｂに対してプログラム可能に接続されている。本発明は、半導体パッケージを構成するプログラムロジックデバイスに適用できる。 （もっと読む）

【課題】構成する回路に関わらずチップの高い面積効率を維持し、高速性および低消費電力化の両立を図る。
【解決手段】演算回路を構成する第１の回路２１１，２１２、および、該演算回路外の回路を構成する第２の回路２１３〜２２１を備えるリコンフィギャラブルロジックブロックであって、前記第１および第２の回路における所定の信号の設定を変化させることにより、異なる回路を構成する。 （もっと読む）

【課題】 再構成可能な演算処理回路において、演算の動作にかかわらず回路の消費電力を低減するとともに、電力消費する回路規模を抑える。
【解決手段】再構成可能な演算処理回路において、複数のＰＥ１１を備える再構成可能論理回路１と、再構成データメモリ２と、クロック生成部３と、スケジューラ４と、再構成可能順序回路５とを備え、再構成可能順序回路５が順序回路５２と順序回路用再構成データメモリ５１を備え、ＰＥ１１が組合せ回路１１１とレジスタ１１２とを備える。 （もっと読む）

【課題】比較的低いコストで論理回路を構築するのに好適な論理装置を提供する。
【解決手段】電子論理装置３０は、クロック接点Ｋ_Ｗ、Ｋ_Ｎ、Ｋ_Ｅ及びＫ_Ｓと、入力接点Ｕ_Ｗ、Ｕ_Ｎ、Ｕ_Ｅ及びＵ_Ｓと、出力接点Ｑ_Ｗ、Ｑ_Ｎ、Ｑ_Ｅ及びＱ_Ｓとを有する。装置は、４個の入力、接点Ｋ_Ｗ、Ｋ_Ｎ、Ｋ_Ｅ及びＫ_Ｓに接続されたクロック入力ＣＬＫ、及び出力接点Ｑ_Ｗ、Ｑ_Ｎ、Ｑ_Ｅ及びＱ_Ｓに接続された出力Ｑを有する論理ブロック７６、７８と、各々が第１の入力に接続された中央接点、並びに第１、第２及び第３の端子を有する４個の３端子スイッチＳ_Ｗ、Ｓ_Ｎ、Ｓ_Ｅ及びＳ_Ｓとを含む。第１の端子は電源電圧ＶＣＣに接続される。第２の端子は入力接点Ｕ_Ｗ、Ｕ_Ｎ、Ｕ_Ｅ及びＵ_Ｓの一つに接続される。第３の端子は接地レベルに接続される。装置はさらに、３端子スイッチＳ_Ｗ、Ｓ_Ｎ、Ｓ_Ｅ及びＳ_Ｓの状態を制御する４個のスイッチコントローラを含む。 （もっと読む）

【課題】省スペース化が可能な書き換え可能ゲートアレイの構造を提供する。
【解決手段】書き換え可能ゲートアレイ（１００）は、ロジックセル（１００Ａ−Ｄ）のアレイ（３９０）と、ロジックセルの接続をプログラミングするアンチヒューズ（３９９Ａ）を含む配線リソースを有する。配線リソースは複数のサブセクションに分割される。各サブセクションには水平及び垂直それぞれの方向の複数のプログラミングセル（３９１−８）が接続され、また各プログラミングセルには複数の電源バス（Ａ〜Ｈ）のうちの特定のセットが接続され、アレイ内の目的の位置のプログラムを可能としている。このような構造により、プログラミングセルからアンチヒューズまでの距離を最小化できる。 （もっと読む）

【課題】非常に広範囲な周波数にわたり動作し得るＦＰＧＡトランシーバを提供すること。
【解決手段】ＦＰＧＡは、広範囲な可能性ある周波数またはデータ転送速度における任意の周波数またはデータ転送速度で、データを受信および／または送信するように改造されたデータ受信機および／または送信機回路網を含み得る。ＰＬＬ回路網は、そのような受信機および／または送信機回路網の動作に必要であり得る。広い周波数範囲にわたり満足のいく動作のために、複数のＰＬＬ回路が備えられる。これらのＰＬＬ回路は、全周波数において動作する能力があり、その範囲のある部分ではその範囲のその他の部分よりおそらく良いジッタ性能を持って動作し得る。特に最初に述べたＰＬＬのジッタ性能がある可能性あるニーズを満たすには適当でない場合、広い範囲の特定の部分に焦点をあてた１個以上のＰＬＬ回路を備えられ得る。 （もっと読む）