論理モジュール
【課題】 論理モジュールを汎用化し、検証対象論理の回路構成に容易に合わせることができ、検証対象論理をプログラム可能な複数の論理素子にプログラムする工数と作成費用を大幅に低減することができる論理モジュールを提供する。
【解決手段】 本論理モジュールは、ＦＰＧＡ１０１，１０２と、外部と接続するためのソケットコネクタ１０５およびヘッダコネクタ１０６と、ＦＰＧＡ１０１，１０２およびコネクタ１０５，１０６に配線で接続された接続切替回路１０３とを基板に備える。ＦＰＧＡ１０１とコネクタ１０５とは配線で接続される。接続切替回路１０３は、ＦＰＧＡ１０１とＦＰＧＡ１０２との接続およびコネクタ１０５とコネクタ１０６との接続を行う第１の接続と、ＦＰＧＡ１０１とコネクタ１０６との接続およびＦＰＧＡ１０２とコネクタ１０５との接続を行う第２の接続とを切替可能とされる。
【解決手段】 本論理モジュールは、ＦＰＧＡ１０１，１０２と、外部と接続するためのソケットコネクタ１０５およびヘッダコネクタ１０６と、ＦＰＧＡ１０１，１０２およびコネクタ１０５，１０６に配線で接続された接続切替回路１０３とを基板に備える。ＦＰＧＡ１０１とコネクタ１０５とは配線で接続される。接続切替回路１０３は、ＦＰＧＡ１０１とＦＰＧＡ１０２との接続およびコネクタ１０５とコネクタ１０６との接続を行う第１の接続と、ＦＰＧＡ１０１とコネクタ１０６との接続およびＦＰＧＡ１０２とコネクタ１０５との接続を行う第２の接続とを切替可能とされる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラム可能な複数の論理素子に検証対象の論理をプログラムし、大規模集積回路の論理の検証を行うハードウェアエミュレーション用の論理モジュールに関する。
【背景技術】
【０００２】
近年、サーバやネットワーク等の情報処理装置に適用する大規模集積回路（ＬＳＩ）の大規模化、多ピン化、小形化が進んでいる。このようなＬＳＩを設計する際に、ＬＳＩの論理検証精度を向上させるために、従来のソフトウェアエミュレーション技術に加え、プログラム可能な論理素子であるＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）を用いたハードウェアエミュレーションをＬＳＩの論理検証に適用する方式が用いられている。しかしながら、近年のＬＳＩのゲート規模増大に伴い、論理検証には多数のＦＰＧＡを必要とするようになってきた。
【０００３】
この要求に対応するためには、複数のＦＰＧＡを搭載した論理モジュールを複数用意し、複数の論理モジュールに論理分割し、これらを論理モジュールの外部接続用のコネクタを介し論理モジュールを多段接続してハードウェアエミュレーション装置を構築し、論理検証対象のシステムボードに接続する必要があった。
【０００４】
検証用論理モジュールの例としては、例えば特開２００１−３１８１２４号公報に記載の技術が挙げられる。従来の手法では、複数存在する論理モジュールを論理モジュールの外部接続用コネクタを介し論理モジュールを多段に接続し論理モジュールの上段または下段に積み上げしてゲート規模の増大に対処していた。
【特許文献１】特開２００１−３１８１２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の技術では、検証対象論理の回路構成に合致する専用の論理モジュールを作成する必要があり、工数と費用が非常にかかるものであった。
【０００６】
本発明の目的は、論理モジュールを汎用化し、検証対象論理の回路構成に容易に合わせることができ、検証対象論理をプログラム可能な複数の論理素子にプログラムする工数と作成費用を大幅に低減することができる論理モジュールを提供することにある。
【課題を解決するための手段】
【０００７】
上記目的は、プログラム可能な第１および第２の論理素子と、外部と接続するための第１および第２のコネクタと、前記第１および第２の論理素子並びに第１および第２のコネクタに配線で接続された接続切替回路とを基板に備え、前記第１論理素子と前記第１コネクタとが配線で接続され、前記接続切替回路が、前記第１論理素子と前記第２の論理素子との接続および前記第１コネクタと前記第２のコネクタとの接続を行う第１の接続と、前記第１論理素子と前記第２のコネクタとの接続および前記第２の論理素子と前記第１コネクタとの接続を行う第２の接続とを切替可能である論理モジュールにより、達成される。
【０００８】
ここで、前記接続切替回路は、前記第１の接続に保持されることができ、または前記第２の接続に保持されることができる。
【０００９】
また、外部と接続するための第３および第４のコネクタと、前記第１および第２の論理素子並びに第３および第４のコネクタに配線で接続された他の接続切替回路とを前記基板に備え、前記第１論理素子と前記第３コネクタとが配線で接続され、前記他の接続切替回路が、前記第１論理素子と前記第２の論理素子との接続および前記第３コネクタと前記第４のコネクタとの接続を行う第３の接続と、前記第１論理素子と前記第４のコネクタとの接続および前記第２の論理素子と前記第３コネクタとの接続を行う第４の接続とを切替可能とすることができる。この場合、前記接続切替回路および前記他の接続切替回路の切替は、それぞれ個別に設定可能とすることができる。
【００１０】
さらに、前記接続切替回路は、前記第１論理素子からの接続切替制御信号により切替可能とすることができ、また前記他の接続切替回路は、前記第１論理素子からの接続切替制御信号により切替可能とすることができる。また、前記接続切替回路は、人手により切替可能とすることができる。この場合、前記人手による切替は前記第１論理素子からの接続切替制御信号よりも優先される。
【００１１】
また、本発明に係る論理モジュールは、プログラム可能な第１および第２の論理素子と、外部と接続するためのソケットコネクタおよびヘッダコネクタと、前記第１および第２の論理素子並びに前記ソケットコネクタおよびヘッダコネクタに配線で接続された接続切替回路とを基板に備え、前記第１論理素子と前記ソケットコネクタとが配線で接続され、前記接続切替回路が、前記第１論理素子と前記第２の論理素子との接続および前記ソケットコネクタと前記ヘッダコネクタとの接続を行う第１の接続と、前記第１論理素子と前記ヘッダコネクタとの接続および前記第２の論理素子と前記ソケットコネクタとの接続を行う第２の接続とを切替可能である。
【００１２】
さらに、本発明に係る論理モジュールは、プログラム可能な第１および第２の論理素子と、外部と接続するためのソケットコネクタおよびヘッダコネクタと、前記第１および第２の論理素子並びに前記ソケットコネクタおよびヘッダコネクタに配線で接続された接続切替回路とを基板に備え、前記第１論理素子と前記ヘッダコネクタとが配線で接続され、前記接続切替回路が、前記第１論理素子と前記第２の論理素子との接続および前記ソケットコネクタと前記ヘッダコネクタとの接続を行う第１の接続と、前記第１論理素子と前記ソケットコネクタとの接続および前記第２の論理素子と前記ヘッダコネクタとの接続を行う第２の接続とを切替可能である。ここで、前記接続切替回路は、前記第１の接続に保持されることができ、または前記第２の接続に保持されることができる。
【００１３】
また、本発明に係る論理モジュールは、プログラム可能な第１の論理素子と、外部と接続するための第１および第２のコネクタと、前記第１の論理素子並びに第１および第２のコネクタに配線で接続された接続切替回路とを基板に備え、前記第１論理素子と前記第１コネクタとが配線で接続され、前記接続切替回路が、前記第１コネクタと前記第２のコネクタとの接続を行う第１の接続と、前記第１論理素子と前記第２のコネクタとの接続を行う第２の接続とを切替可能である。
【００１４】
さらに、本発明に係る論理モジュールは、前記論理モジュールを複数備えることができ、この場合、前記論理モジュールの第１コネクタと他の前記論理モジュールの第２のコネクタとが接続される。
【発明の効果】
【００１５】
本発明によれば、検証対象の論理規模が比較的小さな場合、１つの論理モジュールの中で検証対象論理の回路構成に合わせて、複数のプログラム可能な論理素子間の接続経路を切り替えることができる。また、検証対象の論理規模が大きな場合、２つ以上の論理モジュールを多段接続することで外部接続用コネクタを介して接続された他方の論理モジュール内の複数のプログラム可能な論理素子間との接続経路を切り替えることができるため、検証対象の論理規模に応じて必要な数の論理モジュールを使用することができ、検証対象論理をプログラム可能な複数の論理素子にプログラムする工数と論理モジュールの作成費用を大幅に低減することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を用いて本発明の実施例を詳細に説明する。
論理モジュール内の配線接続構成例を図１、２、３を用いて説明する。
【００１７】
論理モジュールは、複数のプログラム可能な論理素子と、外部と接続するためのコネクタと、前記複数のプログラム可能な論理素子と前記コネクタとを接続するための接続切替回路とを基板に備えたボードである。図１は、前記プログラム可能な論理素子の代表であるＦＰＧＡを用い、ＦＰＧＡ１０１とＦＰＧＡ１０２の２つを実装した本発明に係る論理モジュールの一実施例を示す図である。図示のように、外部接続用ソケットコネクタ１０５は、論理信号用配線（以下、単に「配線」という）１１０でＦＰＧＡ１０１と接続切替回路１０３に接続され、配線１１１でＦＰＧＡ１０１に接続される。外部接続用ソケットコネクタ１０７は、配線１２０でＦＰＧＡ１０１と接続切替回路１０４に接続され、配線１２１でＦＰＧＡ１０１に接続される。外部接続用ヘッダコネクタ１０６は、配線１１３で接続切替回路１０３に接続され、配線１１４でＦＰＧＡ１０１に接続される。外部接続用ヘッダコネクタ１０８は、配線１２３で接続切替回路１０４に接続され、配線１２４でＦＰＧＡ１０１に接続される。また、接続切替回路１０３は配線１１２でＦＰＧＡ１０１と接続され、配線１１５でＦＰＧＡ１０２と接続される。同様に、接続切替回路１０４は配線１２２でＦＰＧＡ１０１と接続され、配線１２５でＦＰＧＡ１０２と接続される。すなわち、接続切替回路１０３は、外部接続用ソケットコネクタ１０５と接続した配線１１０と外部接続用ヘッダコネクタ１０６と接続した配線１１３の間、および配線１１２と配線１１５の間に実装される。同様に、接続切替回路１０４は、外部接続用ソケットコネクタ１０７と接続した配線１２０と外部接続用ヘッダコネクタ１０８と接続した配線１２３、および配線１２２と配線１２５の間に実装される。各配線は１本または複数本で構成することができる。
【００１８】
接続切替回路１０３，１０４の構成例を図８に示す。配線４１０、配線４１１と、配線４２０、配線４２１との間にそれぞれＭＯＳＦＥＴ４０１，４０２，４０３，４０４を実装する。接続切替制御ピン４３０の信号が”Ｌｏｗ”のとき、ＭＯＳＦＥＴ４０１、４０４がＯＮし、ＭＯＳＦＥＴ４０２，４０３がＯＦＦすることにより、配線４１０と配線４２０、および配線４１１と配線４２１が接続される。一方、接続切替制御ピン４３０の信号が”Ｈｉｇｈ”のとき、ＭＯＳＦＥＴ４０１、４０４がＯＦＦし、ＭＯＳＦＥＴ４０２，４０３がＯＮすることにより、配線４１０と配線４２１、配線４１１と配線４２０が接続される。この接続切替制御ピン４３０に接続切替制御信号を入力することで、配線の経路を切り替えることができる。
【００１９】
接続切替制御信号１１６は、接続切替制御信号出力回路をＦＰＧＡ１０１に実装して、検証対象論理の回路構成に対応して”Ｈｉｇｈ”または”Ｌｏｗ”を出力する。接続切替制御信号１１６が”Ｌｏｗ”のとき、配線１１０と配線１１３が接続され、および配線１１２と配線１１５が接続される。
【００２０】
接続切替制御信号１２６は、接続切替制御信号出力回路をＦＰＧＡ１０１に実装して、検証対象論理の回路構成に対応して”Ｈｉｇｈ”または”Ｌｏｗ”を出力する。接続切替制御信号１２６が”Ｌｏｗ”のとき、配線１２０と配線１２３が接続され、および配線１２２と配線１２５が接続される。
【００２１】
このときの配線接続形態を図２に示す。図２に示すように、ＦＰＧＡ１０１は、外部接続用ソケットコネクタ１０５と接続した配線１１０および外部接続用ソケットコネクタ１０７と接続した配線１２０に接続され、同時に外部接続用ヘッダコネクタ１０６と接続した配線１１３および外部接続用ヘッダコネクタ１０８と接続した配線１２３に接続される。ＦＰＧＡ１０１とＦＰＧＡ１０２とは、配線１１２と配線１１５、および配線１２２と配線１２５で接続される構成となる。以下、接続切替回路による本接続構成をバス・スルー接続と言う。
【００２２】
一方、接続切替制御信号１１６が”Ｈｉｇｈ”のとき、外部接続用ソケットコネクタ１０５と接続した配線１１０と配線１１５が接続され、配線１１２と外部接続用ヘッダコネクタ１０６と接続した配線１１３が接続される。同様に、接続切替制御信号１２６が”Ｈｉｇｈ”のとき、外部接続用ソケットコネクタ１０７と接続した配線１２０と配線１２５が接続され、配線１２２と外部接続用ヘッダコネクタ１０８と接続した配線１２３が接続される。
【００２３】
このときの配線接続形態を図３に示す。図３に示すように、ＦＰＧＡ１０１は、外部接続用ソケットコネクタ１０５と接続した配線１１０、外部接続用ソケットコネクタ１０６と接続した配線１１３と配線１１２、外部接続用ソケットコネクタ１０７と接続した配線１２０、および外部接続用ソケットコネクタ１０８と接続した配線１２３と配線１２２にバス接続される。ＦＰＧＡ１０２は、外部接続用ソケットコネクタ１０５と接続した配線１１０と配線１１５、および外部接続用ソケットコネクタ１０７と接続した配線１２０と配線１２５にバス接続される。以下、接続切替回路による本接続構成をバス・ストップ接続と言う。なお、本例では接続切替制御信号出力回路をＦＰＧＡ１０１に実装したことを示したが、ＦＰＧＡ１０２に実装することも可能である。
【００２４】
図１において、外部接続用ソケットコネクタおよび外部接続用ヘッダコネクタに接続した配線とＦＰＧＡ１０１，１０２の間に実装した接続切替回路の接続構成を上下入れ替えた構成とすることで、前記バス・スルー接続またはバス・ストップ接続を実現することも可能である。この接続構成を図１０に示す。
【００２５】
図１０において、外部接続用ヘッダコネクタ６０６は、配線６１３でＦＰＧＡ６０１と接続切替回路６０３に接続され、配線６１４でＦＰＧＡ６０１に接続される。外部接続用ヘッダコネクタ６０８は、配線６２３でＦＰＧＡ６０１と接続切替回路６０４に接続され、配線６２４でＦＰＧＡ６０１に接続される。外部接続用ソケットコネクタ６０５は、配線６１０で接続切替回路６０３に接続され、配線６１１でＦＰＧＡ６０１に接続される。外部接続用ソケットコネクタ６０７は、配線６２０で接続切替回路６０４に接続され、配線６２１でＦＰＧＡ６０１に接続される。また、接続切替回路６０３は配線６１５でＦＰＧＡ６０１と接続され、配線６１２でＦＰＧＡ６０２と接続される。同様に、接続切替回路６０４は配線６２５でＦＰＧＡ６０１と接続され、配線６２２でＦＰＧＡ６０２と接続される。すなわち、接続切替回路６０３は、外部接続用ヘッダコネクタ６０６と接続した配線６１３と外部接続用ソケットコネクタ６０５と接続した配線６１０の間、および配線６１５と配線６１２の間に実装される。同様に、接続切替回路６０４は、外部接続用ヘッダコネクタ６０８と接続した配線６２３と外部接続用ソケットコネクタ６０７と接続した配線６２０、および配線６２５と配線６２２の間に実装される。ここで、接続切替回路６０３，６０４および接続切替制御信号６１６，６２６によるバス・スルー接続またはバス・ストップ接続の実現方法は前記図２、図３における説明と同様である。
【００２６】
また、図１において検証対象論理の回路構成によりＦＰＧＡ１０１のみに回路をプログラムするだけで良い場合は、ＦＰＧＡ１０２を実装しないことも可能である。このようなときは、図３のバス・ストップ接続で使用する。外部接続用ソケットコネクタ１０５、１０７と接続した配線１１０、配線１１１、配線１２０、配線１２１の全ての配線がＦＰＧＡ１０１に接続され、外部接続用ヘッダコネクタ１０６、１０８と接続した配線１１２と配線１１３、配線１１４、配線１２２と配線１２３、配線１２４の全ての配線がＦＰＧＡ１０１に接続される。このように、ＦＰＧＡ１０１で使用することが可能な配線を外部接続用ソケットコネクタ１０５，１０７および外部接続用ヘッダコネクタ１０６、１０８に接続することができる。
【００２７】
このように接続切替回路１０３、１０４を実装し、接続切替制御信号出力回路が出力する接続切替制御信号でＦＰＧＡ間の信号接続経路を切り替えることができ、検証対象論理の回路構成に対応して論理モジュールの中の信号接続形態を最適化することができる。
接続切替制御信号１１６および１２６は、接続切替制御信号出力回路を個々に備えることで接続切替回路１０３および１０４を個別に設定することができる。接続切替制御信号１１６を”Ｌｏｗ”として接続切替回路１０３を前記図２に示すバス・スルー接続とし、接続切替制御信号１２６を”Ｈｉｇｈ”として接続切替回路１０４を前記図３に示すバス・ストップ接続とすることが可能である。この逆も可能である。
【００２８】
なお、接続切替回路の接続切替制御信号はスイッチ等により人手切替をすることも可能である。図９に接続切替制御信号出力回路とスイッチ等による人手切替回路の両方を備えた回路の一実施例を示す。ＦＰＧＡ５００に実装した接続切替制御信号出力回路が出力する配線と、トライステートＩＣ５０２が出力する配線を結線して接続切替制御信号用配線５２０とし、接続切替回路５０１に接続する。トライステートＩＣ５０２は、イネーブル制御スイッチ５１０により出力を制御され、前記スイッチがＯＮの時、接続切替制御信号設定スイッチ５１１のＯＮまたはＯＦＦの状態が、接続切替制御信号用配線５２０に”Ｌｏｗ”または”Ｈｉｇｈ”として出力される。一方、前記スイッチがＯＦＦの時、トライステートＩＣ５０２の出力がディセーブル状態となりＦＰＧＡ５００に実装した接続切替制御信号出力回路の出力が接続切替制御信号用配線５２０の出力になる。
【００２９】
このように、プログラム可能なＦＰＧＡに実装した接続切替制御信号出力回路による接続経路の切り替えと、スイッチ等による人手操作による接続経路の切り替えの両方を実現することができる。本実施例では、人手操作によるスイッチの設定が、接続切替制御信号出力回路の設定より優先される。なお、図９ではトライステートＩＣを使用した例を示したが、他のＩＣ等にて同様の回路を構成してもよい。
【００３０】
本論理モジュールは、外部接続コネクタを介し他の論理モジュールと接続することができる。複数の論理モジュールを接続することにより、より大規模な検証対象論理にも対応することができる。
【００３１】
図４，５に本論理モジュールを２段接続した場合の一実施例を示す。図４，５において、２段目接続の論理モジュール２００は、ＦＰＧＡ２０１，２０２、接続切替回路２０３，２０４、外部接続用ソケットコネクタ２０５，２０７、外部接続用ヘッダコネクタ２０６，２０８、配線２１０，２１１，２１２，２１３，２１４，２１５、２２０，２２１，２２２，２２３，２２４，２２５、および接続切替制御信号２１６、２２６を備える。この論理モジュール２００における接続関係は上述の論理モジュール１００における接続関係と同様である。なお、同様な構成を追加することで論理モジュールの３段目以降の多段接続も可能である。
【００３２】
図４は、論理モジュール１００，２００を外部接続用ヘッダコネクタ１０６と外部接続用ソケットコネクタ２０５、および外部接続用ヘッダコネクタ１０８と外部接続用ソケットコネクタ２０７を接続し、接続切替制御信号１１６、１２６、２１６、２２６が”Ｌｏｗ”のときの信号接続形態を示す。
【００３３】
論理モジュール１００の配線１１０がＦＰＧＡ１０１に接続され外部接続用ヘッダコネクタ１０６、外部接続用ソケットコネクタ２０５を介して論理モジュール２００の配線２１０に接続されＦＰＧＡ２０１接続される。同様に、論理モジュール１００の配線１２０がＦＰＧＡ１０１に接続され外部接続コネクタ１０８、２０７を介して論理モジュール２００の配線２２０に接続されＦＰＧＡ２０１接続される。
これにより、配線１１０および配線１２０がＦＰＧＡ１０１とＦＰＧＡ２０１でバス接続される構成となる。また、ＦＰＧＡ１０２はＦＰＧＡ１０１に配線１１２と配線１１５、および配線１２２と配線１２５で接続され、ＦＰＧＡ２０２はＦＰＧＡ２０１に配線２１２と配線２１５、および配線２２２と配線２２５で接続される。
【００３４】
一方、図５は、論理モジュール１００，２００を外部接続用ヘッダコネクタ１０６と外部接続用ソケットコネクタ２０５、および外部接続用ヘッダコネクタ１０８と外部接続用ソケットコネクタ２０７で接続し、接続切替制御信号１１６、１２６、２１６、２２６が”Ｈｉｇｈ”のときの信号接続形態を示す。
【００３５】
論理モジュール１００の配線１１０がＦＰＧＡ１０１とＦＰＧＡ１０２に接続される。配線１１２と配線１１３は外部接続用ヘッダコネクタ１０６，外部接続用ソケットコネクタ２０５を介して論理モジュール２００の配線２１０に接続されＦＰＧＡ２０１とＦＰＧＡ２０２に接続される。同様に、論理モジュール１００の配線１２０がＦＰＧＡ１０１とＦＰＧＡ１０２に接続される。配線１２２と配線１２３は外部接続用ヘッダコネクタ１０８，外部接続用ソケットコネクタ２０７を介して論理モジュール２００の配線２２０に接続されＦＰＧＡ２０１とＦＰＧＡ２０２に接続される。
これにより、配線１１０および配線１２０はＦＰＧＡ１０１とＦＰＧＡ１０２に接続され、ＦＰＧＡ２０１とＦＰＧＡ２０２は、配線１１２と配線１１３、および配線１２２と配線１２３を通してＦＰＧＡ１０１と接続される構成となる。
上記図４、図５の例においては、２段接続する論理モジュールはバス・ストップ接続どうし、バス・スルー接続どうしの例を示したが、異なる接続の論理モジュールを多段接続できることはいうまでもない。
【００３６】
次に、システムボードと論理モジュールを接続して構築するハードウェアエミュレーション装置において、一般的な検証対象となる論理回路の例を図６、７に示し、本発明の論理モジュールに検証対象論理をプログラム可能な論理素子にプログラムする方法について述べる。
【００３７】
図６の論理回路３００は、内部の論理回路３０１と論理回路３０２の２つから構成される。システムボード３０３と論理回路３０１は配線３１０で接続され、論理回路３０１と論理回路３０２は配線３１１で接続されている。
【００３８】
このような論理回路３００を論理モジュールにプログラムするときは、ＦＰＧＡ１０１内に接続切替信号出力回路を設け、前記接続切替信号出力回路の出力を接続切替信号１１６とし、論路回路３０１と３０２および３０１とシステムボード３０３の接続形態に対応した接続になるように接続切替信号１１６を”Ｌｏｗ”にする。また、システムボード３０３と接続する配線３１０は、配線１１０、１１１にアサインし、論理回路３０１と論理回路３０２を接続する配線３１１は、配線１１２と配線１１５にアサインする様にＦＰＧＡ１０１、１０２のピン情報を作成する。このように作成した論理回路３０１のＦＰＧＡ回路データをＦＰＧＡ１０１にプログラムし、論理回路３０２のＦＰＧＡ回路データをＦＰＧＡ１０２にプログラムすることで論理回路３００の回路構成を変更することなく容易に論理モジュール１００にプログラムすることができる。
【００３９】
システムボード３０３と接続する配線３１０または、論理回路３０１と論理回路３０２を接続する配線３１１の本数が多く、配線１１０，１１１または、配線１１２と配線１１５では不足する場合、接続切替回路１０３側と同様に、接続切替回路１０４を使用することも可能である。
【００４０】
図７の論理回路３５０は、内部の論理回路３５１と論理回路３５２の２つから構成される。システムボード３５３と論理回路３５１、論理回路３５２とは配線３６０でバス接続されている。
【００４１】
このような論理回路３５０を論理モジュールにプログラムするときは、前記と同様にＦＰＧＡ１０１内に接続切替信号出力回路を設け、前記接続切替信号出力回路の出力を接続切替信号１１６とし、論路回路３５１と３５２およびシステムボード３５３の接続形態に対応した接続になるように接続切替信号１１６を”Ｈｉｇｈ”にする。また、システムボード３５３と接続する配線３６０は、配線１１０にアサインする様にＦＰＧＡ１０１、１０２のピン情報を作成する。このように作成した論理回路３５１のＦＰＧＡ回路データをＦＰＧＡ１０１にプログラムし、論理回路３５２のＦＰＧＡ回路データをＦＰＧＡ１０２にプログラムすることで論理回路３５０の回路構成を変更することなく容易に論理モジュール１００にプログラムすることができる。
【００４２】
システムボード３５３と接続する配線３６０の本数が多く、配線１１０では不足する場合、接続切替回路１０３側と同様に、接続切替回路１０４を使用することも可能である。
また、本発明の論理モジュールにプログラムすることができる論理規模を超える検証対象論理をプログラムするときは、論理モジュールを必要な分だけ多段接続することで容易に対応することができる。
【００４３】
以下は、本発明の論理モジュールの多段接続の特徴を簡潔に説明するため、２段接続構成における一実施例について述べる。
図６の論理回路３０１，３０２が、論路規模が大きく論理モジュール１００のＦＰＧＡ１０１、１０２のみではプログラムすることができず、論理モジュールを２段接続する構成を必要とした場合について述べる。
【００４４】
ＦＰＧＡ１０１、２０１内に接続切替信号出力回路を設け、前記接続切替信号出力回路の出力を接続切替信号１１６、２１６とし、論路回路３０１と３０２および３０１とシステムボード３０３の接続形態に対応した接続になるように接続切替信号１１６、２１６を”Ｈｉｇｈ”にする。また、システムボード３０３と接続する配線３１０は、配線１１０と配線１１５、配線１１１にアサインし、論理回路３０１と論理回路３０２を接続する配線３１１は、配線１１２と配線１１３、配線１１４を介し、配線２１０と配線２１５、配線２１１アサインする様にＦＰＧＡ１０１、１０２、２０１，２０１のピン情報を作成する。一方。論理回路３０１は、論理規模が大きいため、ＦＰＧＡ１０１、１０２に論理分割する。同様に、論理回路３０２も、論理規模が大きいため、ＦＰＧＡ２０１、２０２に論理分割する。このように作成した論理回路３０１のＦＰＧＡ回路データをＦＰＧＡ１０１、１０２にプログラムし、論理回路３０２のＦＰＧＡ回路データをＦＰＧＡ２０１，２０２にプログラムすることで論理回路３００の回路構成を変更することなく容易に論理モジュール１００、２００の２つにプログラムすることができる。
【００４５】
同様に、図７の論理回路３５１，３５２が、論路規模が大きく論理モジュール１００のＦＰＧＡ１０１、１０２のみではプログラムすることができず、論理モジュールを２段接続する構成を必要とした場合について述べる。
ＦＰＧＡ１０１、２０１内に接続切替信号出力回路を設け、前記接続切替信号出力回路の出力を接続切替信号１１６、２１６とし、論路回路３５１と３５２およびシステムボード３５３の接続形態に対応した接続になるように接続切替信号１１６、２１６を”Ｌｏｗ”にする。また、システムボード３５３と接続する配線３６０は、配線１１０と配線１１３を介し、配線２１０と配線２１３にアサインする。ＦＰＧＡ１０１、１０２およびＦＰＧＡ２０１，２０２間を接続する配線は、それぞれ配線１１２と配線１１５、および配線２１２と配線２１５にアサインする様にＦＰＧＡ１０１、１０２、２０１，２０１のピン情報を作成する。一方。論理回路３５１は、論理規模が大きいため、ＦＰＧＡ１０１、１０２に論理分割する。同様に、論理回路３５２も、論理規模が大きいため、ＦＰＧＡ２０１、２０２に論理分割する。このように作成した論理回路３５１のＦＰＧＡ回路データをＦＰＧＡ１０１、１０２にプログラムし、論理回路３５２のＦＰＧＡ回路データをＦＰＧＡ２０１，２０２にプログラムすることで論理回路３００の回路構成を変更することなく容易に論理モジュール１００、２００の２つにプログラムすることができる。
【００４６】
上記実施例においてはプログラム可能な論理素子は２個の場合について説明したが、３個以上のプログラム可能な論理素子を用いた論理モジュールに応用できることはいうまでもない。例えば、図１において、ＦＰＧＡ１０１、および／またはＦＰＧＡ１０２にそれぞれ拡張用ＦＰＧＡを接続してもよい。また、図１におけるＦＰＧＡ１０１、およびＦＰＧＡ１０２に拡張用ＦＰＧＡを接続し、接続切替回路１０４への接続をＦＰＧＡ１０１、ＦＰＧＡ１０２の代わりにこれら拡張用ＦＰＧＡを接続する構成とすることもできる。さらにまた、ＦＰＧＡ１０１、および／またはＦＰＧＡ１０２にプログラム可能な論理素子以外の論理素子あるいは記憶素子などを接続することにより多様な論理回路に対応できることはもちろんである。
【産業上の利用可能性】
【００４７】
本発明は、プログラム可能な複数の論理素子に検証対象の論理をプログラムし、大規模集積回路の論理の検証を行うハードウェアエミュレーション用の論理モジュールに関するものであり、産業上の利用可能性がある。
【図面の簡単な説明】
【００４８】
【図１】本発明の論理モジュールの信号接続方式の一実施例である。
【図２】論理モジュールの信号接続経路切り替えの一実施例である。
【図３】論理モジュールの信号接続経路切り替えの一実施例である。
【図４】論理モジュールを２段接続したときの信号接続例を示す図である。
【図５】論理モジュールを２段接続したときの信号接続例を示す図である。
【図６】一般的な論理回路のポイント・トゥ・ポイント接続構成例を示す図である。
【図７】一般的な論理回路のバス接続構成例を示す図である。
【図８】接続切替回路の動作を示す図である。
【図９】接続切替制御信号出力回路とスイッチによる人手切替回路の両方を備えた一実施例である。
【図１０】図１において外部接続用ヘッダコネクタと接続する配線とバス接続する一実施例である。
【符号の説明】
【００４９】
１００・・・１段目接続の論理モジュール
１０１，１０２・・・ＦＰＧＡ
１０３，１０４・・・接続切替回路
１０５，１０７・・・外部接続用ソケットコネクタ
１０６，１０８・・・外部接続用ヘッダコネクタ
１１０，１１１，１１２，１１３，１１４，１１５・・・配線
１１６・・・接続切替制御信号
１２０，１２１，１２２，１２３，１２４，１２５・・・配線
１２６・・・接続切替制御信号
２００・・・２段目接続の論理モジュール
２０１，２０２・・・ＦＰＧＡ
２０３，２０４・・・接続切替回路
２０５，２０７・・・外部接続用ソケットコネクタ
２０６，２０８・・・外部接続用ヘッダコネクタ
２１０，２１１，２１２，２１３，２１４，２１５・・・配線
２１６・・・接続切替制御信号
２２０，２２１，２２２，２２３，２２４，２２５・・・配線
２２６・・・接続切替制御信号
３００，３０１，３０２・・・論理回路
３０３・・・システムボード
３１０，３１１・・・配線
３５０，３５１，３５２・・・論理回路
３５３・・・システムボード
３６０・・・配線
４００・・・接続切替回路
４０１，４０２，４０３，４０４・・・ＭＯＳＦＥＴ
４１０，４１１，４２０，４２１・・・配線ピン
４３０・・・接続切替制御ピン
５００・・・ＦＰＧＡ
５０１・・・接続切替回路
５０２・・・トライステートＩＣ
５１０・・・イネーブル制御スイッチ
５１１・・・接続切替制御信号設定スイッチ
５２０・・・接続切替制御信号
６００・・・論理モジュール
６０１、６０２・・・ＦＰＧＡ
６０３，６０４・・・接続切替回路
６０５，６０７・・・外部接続用ソケットコネクタ
６０６，６０８・・・外部接続用ヘッダコネクタ
６１０，６１１，６１２，６１３，６１４，６１５・・・配線
６１６・・・接続切替制御信号
６２０，６２１，６２２，６２３，６２４，６２５・・・配線
６２６・・・接続切替制御信号
【技術分野】
【０００１】
本発明は、プログラム可能な複数の論理素子に検証対象の論理をプログラムし、大規模集積回路の論理の検証を行うハードウェアエミュレーション用の論理モジュールに関する。
【背景技術】
【０００２】
近年、サーバやネットワーク等の情報処理装置に適用する大規模集積回路（ＬＳＩ）の大規模化、多ピン化、小形化が進んでいる。このようなＬＳＩを設計する際に、ＬＳＩの論理検証精度を向上させるために、従来のソフトウェアエミュレーション技術に加え、プログラム可能な論理素子であるＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）を用いたハードウェアエミュレーションをＬＳＩの論理検証に適用する方式が用いられている。しかしながら、近年のＬＳＩのゲート規模増大に伴い、論理検証には多数のＦＰＧＡを必要とするようになってきた。
【０００３】
この要求に対応するためには、複数のＦＰＧＡを搭載した論理モジュールを複数用意し、複数の論理モジュールに論理分割し、これらを論理モジュールの外部接続用のコネクタを介し論理モジュールを多段接続してハードウェアエミュレーション装置を構築し、論理検証対象のシステムボードに接続する必要があった。
【０００４】
検証用論理モジュールの例としては、例えば特開２００１−３１８１２４号公報に記載の技術が挙げられる。従来の手法では、複数存在する論理モジュールを論理モジュールの外部接続用コネクタを介し論理モジュールを多段に接続し論理モジュールの上段または下段に積み上げしてゲート規模の増大に対処していた。
【特許文献１】特開２００１−３１８１２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の技術では、検証対象論理の回路構成に合致する専用の論理モジュールを作成する必要があり、工数と費用が非常にかかるものであった。
【０００６】
本発明の目的は、論理モジュールを汎用化し、検証対象論理の回路構成に容易に合わせることができ、検証対象論理をプログラム可能な複数の論理素子にプログラムする工数と作成費用を大幅に低減することができる論理モジュールを提供することにある。
【課題を解決するための手段】
【０００７】
上記目的は、プログラム可能な第１および第２の論理素子と、外部と接続するための第１および第２のコネクタと、前記第１および第２の論理素子並びに第１および第２のコネクタに配線で接続された接続切替回路とを基板に備え、前記第１論理素子と前記第１コネクタとが配線で接続され、前記接続切替回路が、前記第１論理素子と前記第２の論理素子との接続および前記第１コネクタと前記第２のコネクタとの接続を行う第１の接続と、前記第１論理素子と前記第２のコネクタとの接続および前記第２の論理素子と前記第１コネクタとの接続を行う第２の接続とを切替可能である論理モジュールにより、達成される。
【０００８】
ここで、前記接続切替回路は、前記第１の接続に保持されることができ、または前記第２の接続に保持されることができる。
【０００９】
また、外部と接続するための第３および第４のコネクタと、前記第１および第２の論理素子並びに第３および第４のコネクタに配線で接続された他の接続切替回路とを前記基板に備え、前記第１論理素子と前記第３コネクタとが配線で接続され、前記他の接続切替回路が、前記第１論理素子と前記第２の論理素子との接続および前記第３コネクタと前記第４のコネクタとの接続を行う第３の接続と、前記第１論理素子と前記第４のコネクタとの接続および前記第２の論理素子と前記第３コネクタとの接続を行う第４の接続とを切替可能とすることができる。この場合、前記接続切替回路および前記他の接続切替回路の切替は、それぞれ個別に設定可能とすることができる。
【００１０】
さらに、前記接続切替回路は、前記第１論理素子からの接続切替制御信号により切替可能とすることができ、また前記他の接続切替回路は、前記第１論理素子からの接続切替制御信号により切替可能とすることができる。また、前記接続切替回路は、人手により切替可能とすることができる。この場合、前記人手による切替は前記第１論理素子からの接続切替制御信号よりも優先される。
【００１１】
また、本発明に係る論理モジュールは、プログラム可能な第１および第２の論理素子と、外部と接続するためのソケットコネクタおよびヘッダコネクタと、前記第１および第２の論理素子並びに前記ソケットコネクタおよびヘッダコネクタに配線で接続された接続切替回路とを基板に備え、前記第１論理素子と前記ソケットコネクタとが配線で接続され、前記接続切替回路が、前記第１論理素子と前記第２の論理素子との接続および前記ソケットコネクタと前記ヘッダコネクタとの接続を行う第１の接続と、前記第１論理素子と前記ヘッダコネクタとの接続および前記第２の論理素子と前記ソケットコネクタとの接続を行う第２の接続とを切替可能である。
【００１２】
さらに、本発明に係る論理モジュールは、プログラム可能な第１および第２の論理素子と、外部と接続するためのソケットコネクタおよびヘッダコネクタと、前記第１および第２の論理素子並びに前記ソケットコネクタおよびヘッダコネクタに配線で接続された接続切替回路とを基板に備え、前記第１論理素子と前記ヘッダコネクタとが配線で接続され、前記接続切替回路が、前記第１論理素子と前記第２の論理素子との接続および前記ソケットコネクタと前記ヘッダコネクタとの接続を行う第１の接続と、前記第１論理素子と前記ソケットコネクタとの接続および前記第２の論理素子と前記ヘッダコネクタとの接続を行う第２の接続とを切替可能である。ここで、前記接続切替回路は、前記第１の接続に保持されることができ、または前記第２の接続に保持されることができる。
【００１３】
また、本発明に係る論理モジュールは、プログラム可能な第１の論理素子と、外部と接続するための第１および第２のコネクタと、前記第１の論理素子並びに第１および第２のコネクタに配線で接続された接続切替回路とを基板に備え、前記第１論理素子と前記第１コネクタとが配線で接続され、前記接続切替回路が、前記第１コネクタと前記第２のコネクタとの接続を行う第１の接続と、前記第１論理素子と前記第２のコネクタとの接続を行う第２の接続とを切替可能である。
【００１４】
さらに、本発明に係る論理モジュールは、前記論理モジュールを複数備えることができ、この場合、前記論理モジュールの第１コネクタと他の前記論理モジュールの第２のコネクタとが接続される。
【発明の効果】
【００１５】
本発明によれば、検証対象の論理規模が比較的小さな場合、１つの論理モジュールの中で検証対象論理の回路構成に合わせて、複数のプログラム可能な論理素子間の接続経路を切り替えることができる。また、検証対象の論理規模が大きな場合、２つ以上の論理モジュールを多段接続することで外部接続用コネクタを介して接続された他方の論理モジュール内の複数のプログラム可能な論理素子間との接続経路を切り替えることができるため、検証対象の論理規模に応じて必要な数の論理モジュールを使用することができ、検証対象論理をプログラム可能な複数の論理素子にプログラムする工数と論理モジュールの作成費用を大幅に低減することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を用いて本発明の実施例を詳細に説明する。
論理モジュール内の配線接続構成例を図１、２、３を用いて説明する。
【００１７】
論理モジュールは、複数のプログラム可能な論理素子と、外部と接続するためのコネクタと、前記複数のプログラム可能な論理素子と前記コネクタとを接続するための接続切替回路とを基板に備えたボードである。図１は、前記プログラム可能な論理素子の代表であるＦＰＧＡを用い、ＦＰＧＡ１０１とＦＰＧＡ１０２の２つを実装した本発明に係る論理モジュールの一実施例を示す図である。図示のように、外部接続用ソケットコネクタ１０５は、論理信号用配線（以下、単に「配線」という）１１０でＦＰＧＡ１０１と接続切替回路１０３に接続され、配線１１１でＦＰＧＡ１０１に接続される。外部接続用ソケットコネクタ１０７は、配線１２０でＦＰＧＡ１０１と接続切替回路１０４に接続され、配線１２１でＦＰＧＡ１０１に接続される。外部接続用ヘッダコネクタ１０６は、配線１１３で接続切替回路１０３に接続され、配線１１４でＦＰＧＡ１０１に接続される。外部接続用ヘッダコネクタ１０８は、配線１２３で接続切替回路１０４に接続され、配線１２４でＦＰＧＡ１０１に接続される。また、接続切替回路１０３は配線１１２でＦＰＧＡ１０１と接続され、配線１１５でＦＰＧＡ１０２と接続される。同様に、接続切替回路１０４は配線１２２でＦＰＧＡ１０１と接続され、配線１２５でＦＰＧＡ１０２と接続される。すなわち、接続切替回路１０３は、外部接続用ソケットコネクタ１０５と接続した配線１１０と外部接続用ヘッダコネクタ１０６と接続した配線１１３の間、および配線１１２と配線１１５の間に実装される。同様に、接続切替回路１０４は、外部接続用ソケットコネクタ１０７と接続した配線１２０と外部接続用ヘッダコネクタ１０８と接続した配線１２３、および配線１２２と配線１２５の間に実装される。各配線は１本または複数本で構成することができる。
【００１８】
接続切替回路１０３，１０４の構成例を図８に示す。配線４１０、配線４１１と、配線４２０、配線４２１との間にそれぞれＭＯＳＦＥＴ４０１，４０２，４０３，４０４を実装する。接続切替制御ピン４３０の信号が”Ｌｏｗ”のとき、ＭＯＳＦＥＴ４０１、４０４がＯＮし、ＭＯＳＦＥＴ４０２，４０３がＯＦＦすることにより、配線４１０と配線４２０、および配線４１１と配線４２１が接続される。一方、接続切替制御ピン４３０の信号が”Ｈｉｇｈ”のとき、ＭＯＳＦＥＴ４０１、４０４がＯＦＦし、ＭＯＳＦＥＴ４０２，４０３がＯＮすることにより、配線４１０と配線４２１、配線４１１と配線４２０が接続される。この接続切替制御ピン４３０に接続切替制御信号を入力することで、配線の経路を切り替えることができる。
【００１９】
接続切替制御信号１１６は、接続切替制御信号出力回路をＦＰＧＡ１０１に実装して、検証対象論理の回路構成に対応して”Ｈｉｇｈ”または”Ｌｏｗ”を出力する。接続切替制御信号１１６が”Ｌｏｗ”のとき、配線１１０と配線１１３が接続され、および配線１１２と配線１１５が接続される。
【００２０】
接続切替制御信号１２６は、接続切替制御信号出力回路をＦＰＧＡ１０１に実装して、検証対象論理の回路構成に対応して”Ｈｉｇｈ”または”Ｌｏｗ”を出力する。接続切替制御信号１２６が”Ｌｏｗ”のとき、配線１２０と配線１２３が接続され、および配線１２２と配線１２５が接続される。
【００２１】
このときの配線接続形態を図２に示す。図２に示すように、ＦＰＧＡ１０１は、外部接続用ソケットコネクタ１０５と接続した配線１１０および外部接続用ソケットコネクタ１０７と接続した配線１２０に接続され、同時に外部接続用ヘッダコネクタ１０６と接続した配線１１３および外部接続用ヘッダコネクタ１０８と接続した配線１２３に接続される。ＦＰＧＡ１０１とＦＰＧＡ１０２とは、配線１１２と配線１１５、および配線１２２と配線１２５で接続される構成となる。以下、接続切替回路による本接続構成をバス・スルー接続と言う。
【００２２】
一方、接続切替制御信号１１６が”Ｈｉｇｈ”のとき、外部接続用ソケットコネクタ１０５と接続した配線１１０と配線１１５が接続され、配線１１２と外部接続用ヘッダコネクタ１０６と接続した配線１１３が接続される。同様に、接続切替制御信号１２６が”Ｈｉｇｈ”のとき、外部接続用ソケットコネクタ１０７と接続した配線１２０と配線１２５が接続され、配線１２２と外部接続用ヘッダコネクタ１０８と接続した配線１２３が接続される。
【００２３】
このときの配線接続形態を図３に示す。図３に示すように、ＦＰＧＡ１０１は、外部接続用ソケットコネクタ１０５と接続した配線１１０、外部接続用ソケットコネクタ１０６と接続した配線１１３と配線１１２、外部接続用ソケットコネクタ１０７と接続した配線１２０、および外部接続用ソケットコネクタ１０８と接続した配線１２３と配線１２２にバス接続される。ＦＰＧＡ１０２は、外部接続用ソケットコネクタ１０５と接続した配線１１０と配線１１５、および外部接続用ソケットコネクタ１０７と接続した配線１２０と配線１２５にバス接続される。以下、接続切替回路による本接続構成をバス・ストップ接続と言う。なお、本例では接続切替制御信号出力回路をＦＰＧＡ１０１に実装したことを示したが、ＦＰＧＡ１０２に実装することも可能である。
【００２４】
図１において、外部接続用ソケットコネクタおよび外部接続用ヘッダコネクタに接続した配線とＦＰＧＡ１０１，１０２の間に実装した接続切替回路の接続構成を上下入れ替えた構成とすることで、前記バス・スルー接続またはバス・ストップ接続を実現することも可能である。この接続構成を図１０に示す。
【００２５】
図１０において、外部接続用ヘッダコネクタ６０６は、配線６１３でＦＰＧＡ６０１と接続切替回路６０３に接続され、配線６１４でＦＰＧＡ６０１に接続される。外部接続用ヘッダコネクタ６０８は、配線６２３でＦＰＧＡ６０１と接続切替回路６０４に接続され、配線６２４でＦＰＧＡ６０１に接続される。外部接続用ソケットコネクタ６０５は、配線６１０で接続切替回路６０３に接続され、配線６１１でＦＰＧＡ６０１に接続される。外部接続用ソケットコネクタ６０７は、配線６２０で接続切替回路６０４に接続され、配線６２１でＦＰＧＡ６０１に接続される。また、接続切替回路６０３は配線６１５でＦＰＧＡ６０１と接続され、配線６１２でＦＰＧＡ６０２と接続される。同様に、接続切替回路６０４は配線６２５でＦＰＧＡ６０１と接続され、配線６２２でＦＰＧＡ６０２と接続される。すなわち、接続切替回路６０３は、外部接続用ヘッダコネクタ６０６と接続した配線６１３と外部接続用ソケットコネクタ６０５と接続した配線６１０の間、および配線６１５と配線６１２の間に実装される。同様に、接続切替回路６０４は、外部接続用ヘッダコネクタ６０８と接続した配線６２３と外部接続用ソケットコネクタ６０７と接続した配線６２０、および配線６２５と配線６２２の間に実装される。ここで、接続切替回路６０３，６０４および接続切替制御信号６１６，６２６によるバス・スルー接続またはバス・ストップ接続の実現方法は前記図２、図３における説明と同様である。
【００２６】
また、図１において検証対象論理の回路構成によりＦＰＧＡ１０１のみに回路をプログラムするだけで良い場合は、ＦＰＧＡ１０２を実装しないことも可能である。このようなときは、図３のバス・ストップ接続で使用する。外部接続用ソケットコネクタ１０５、１０７と接続した配線１１０、配線１１１、配線１２０、配線１２１の全ての配線がＦＰＧＡ１０１に接続され、外部接続用ヘッダコネクタ１０６、１０８と接続した配線１１２と配線１１３、配線１１４、配線１２２と配線１２３、配線１２４の全ての配線がＦＰＧＡ１０１に接続される。このように、ＦＰＧＡ１０１で使用することが可能な配線を外部接続用ソケットコネクタ１０５，１０７および外部接続用ヘッダコネクタ１０６、１０８に接続することができる。
【００２７】
このように接続切替回路１０３、１０４を実装し、接続切替制御信号出力回路が出力する接続切替制御信号でＦＰＧＡ間の信号接続経路を切り替えることができ、検証対象論理の回路構成に対応して論理モジュールの中の信号接続形態を最適化することができる。
接続切替制御信号１１６および１２６は、接続切替制御信号出力回路を個々に備えることで接続切替回路１０３および１０４を個別に設定することができる。接続切替制御信号１１６を”Ｌｏｗ”として接続切替回路１０３を前記図２に示すバス・スルー接続とし、接続切替制御信号１２６を”Ｈｉｇｈ”として接続切替回路１０４を前記図３に示すバス・ストップ接続とすることが可能である。この逆も可能である。
【００２８】
なお、接続切替回路の接続切替制御信号はスイッチ等により人手切替をすることも可能である。図９に接続切替制御信号出力回路とスイッチ等による人手切替回路の両方を備えた回路の一実施例を示す。ＦＰＧＡ５００に実装した接続切替制御信号出力回路が出力する配線と、トライステートＩＣ５０２が出力する配線を結線して接続切替制御信号用配線５２０とし、接続切替回路５０１に接続する。トライステートＩＣ５０２は、イネーブル制御スイッチ５１０により出力を制御され、前記スイッチがＯＮの時、接続切替制御信号設定スイッチ５１１のＯＮまたはＯＦＦの状態が、接続切替制御信号用配線５２０に”Ｌｏｗ”または”Ｈｉｇｈ”として出力される。一方、前記スイッチがＯＦＦの時、トライステートＩＣ５０２の出力がディセーブル状態となりＦＰＧＡ５００に実装した接続切替制御信号出力回路の出力が接続切替制御信号用配線５２０の出力になる。
【００２９】
このように、プログラム可能なＦＰＧＡに実装した接続切替制御信号出力回路による接続経路の切り替えと、スイッチ等による人手操作による接続経路の切り替えの両方を実現することができる。本実施例では、人手操作によるスイッチの設定が、接続切替制御信号出力回路の設定より優先される。なお、図９ではトライステートＩＣを使用した例を示したが、他のＩＣ等にて同様の回路を構成してもよい。
【００３０】
本論理モジュールは、外部接続コネクタを介し他の論理モジュールと接続することができる。複数の論理モジュールを接続することにより、より大規模な検証対象論理にも対応することができる。
【００３１】
図４，５に本論理モジュールを２段接続した場合の一実施例を示す。図４，５において、２段目接続の論理モジュール２００は、ＦＰＧＡ２０１，２０２、接続切替回路２０３，２０４、外部接続用ソケットコネクタ２０５，２０７、外部接続用ヘッダコネクタ２０６，２０８、配線２１０，２１１，２１２，２１３，２１４，２１５、２２０，２２１，２２２，２２３，２２４，２２５、および接続切替制御信号２１６、２２６を備える。この論理モジュール２００における接続関係は上述の論理モジュール１００における接続関係と同様である。なお、同様な構成を追加することで論理モジュールの３段目以降の多段接続も可能である。
【００３２】
図４は、論理モジュール１００，２００を外部接続用ヘッダコネクタ１０６と外部接続用ソケットコネクタ２０５、および外部接続用ヘッダコネクタ１０８と外部接続用ソケットコネクタ２０７を接続し、接続切替制御信号１１６、１２６、２１６、２２６が”Ｌｏｗ”のときの信号接続形態を示す。
【００３３】
論理モジュール１００の配線１１０がＦＰＧＡ１０１に接続され外部接続用ヘッダコネクタ１０６、外部接続用ソケットコネクタ２０５を介して論理モジュール２００の配線２１０に接続されＦＰＧＡ２０１接続される。同様に、論理モジュール１００の配線１２０がＦＰＧＡ１０１に接続され外部接続コネクタ１０８、２０７を介して論理モジュール２００の配線２２０に接続されＦＰＧＡ２０１接続される。
これにより、配線１１０および配線１２０がＦＰＧＡ１０１とＦＰＧＡ２０１でバス接続される構成となる。また、ＦＰＧＡ１０２はＦＰＧＡ１０１に配線１１２と配線１１５、および配線１２２と配線１２５で接続され、ＦＰＧＡ２０２はＦＰＧＡ２０１に配線２１２と配線２１５、および配線２２２と配線２２５で接続される。
【００３４】
一方、図５は、論理モジュール１００，２００を外部接続用ヘッダコネクタ１０６と外部接続用ソケットコネクタ２０５、および外部接続用ヘッダコネクタ１０８と外部接続用ソケットコネクタ２０７で接続し、接続切替制御信号１１６、１２６、２１６、２２６が”Ｈｉｇｈ”のときの信号接続形態を示す。
【００３５】
論理モジュール１００の配線１１０がＦＰＧＡ１０１とＦＰＧＡ１０２に接続される。配線１１２と配線１１３は外部接続用ヘッダコネクタ１０６，外部接続用ソケットコネクタ２０５を介して論理モジュール２００の配線２１０に接続されＦＰＧＡ２０１とＦＰＧＡ２０２に接続される。同様に、論理モジュール１００の配線１２０がＦＰＧＡ１０１とＦＰＧＡ１０２に接続される。配線１２２と配線１２３は外部接続用ヘッダコネクタ１０８，外部接続用ソケットコネクタ２０７を介して論理モジュール２００の配線２２０に接続されＦＰＧＡ２０１とＦＰＧＡ２０２に接続される。
これにより、配線１１０および配線１２０はＦＰＧＡ１０１とＦＰＧＡ１０２に接続され、ＦＰＧＡ２０１とＦＰＧＡ２０２は、配線１１２と配線１１３、および配線１２２と配線１２３を通してＦＰＧＡ１０１と接続される構成となる。
上記図４、図５の例においては、２段接続する論理モジュールはバス・ストップ接続どうし、バス・スルー接続どうしの例を示したが、異なる接続の論理モジュールを多段接続できることはいうまでもない。
【００３６】
次に、システムボードと論理モジュールを接続して構築するハードウェアエミュレーション装置において、一般的な検証対象となる論理回路の例を図６、７に示し、本発明の論理モジュールに検証対象論理をプログラム可能な論理素子にプログラムする方法について述べる。
【００３７】
図６の論理回路３００は、内部の論理回路３０１と論理回路３０２の２つから構成される。システムボード３０３と論理回路３０１は配線３１０で接続され、論理回路３０１と論理回路３０２は配線３１１で接続されている。
【００３８】
このような論理回路３００を論理モジュールにプログラムするときは、ＦＰＧＡ１０１内に接続切替信号出力回路を設け、前記接続切替信号出力回路の出力を接続切替信号１１６とし、論路回路３０１と３０２および３０１とシステムボード３０３の接続形態に対応した接続になるように接続切替信号１１６を”Ｌｏｗ”にする。また、システムボード３０３と接続する配線３１０は、配線１１０、１１１にアサインし、論理回路３０１と論理回路３０２を接続する配線３１１は、配線１１２と配線１１５にアサインする様にＦＰＧＡ１０１、１０２のピン情報を作成する。このように作成した論理回路３０１のＦＰＧＡ回路データをＦＰＧＡ１０１にプログラムし、論理回路３０２のＦＰＧＡ回路データをＦＰＧＡ１０２にプログラムすることで論理回路３００の回路構成を変更することなく容易に論理モジュール１００にプログラムすることができる。
【００３９】
システムボード３０３と接続する配線３１０または、論理回路３０１と論理回路３０２を接続する配線３１１の本数が多く、配線１１０，１１１または、配線１１２と配線１１５では不足する場合、接続切替回路１０３側と同様に、接続切替回路１０４を使用することも可能である。
【００４０】
図７の論理回路３５０は、内部の論理回路３５１と論理回路３５２の２つから構成される。システムボード３５３と論理回路３５１、論理回路３５２とは配線３６０でバス接続されている。
【００４１】
このような論理回路３５０を論理モジュールにプログラムするときは、前記と同様にＦＰＧＡ１０１内に接続切替信号出力回路を設け、前記接続切替信号出力回路の出力を接続切替信号１１６とし、論路回路３５１と３５２およびシステムボード３５３の接続形態に対応した接続になるように接続切替信号１１６を”Ｈｉｇｈ”にする。また、システムボード３５３と接続する配線３６０は、配線１１０にアサインする様にＦＰＧＡ１０１、１０２のピン情報を作成する。このように作成した論理回路３５１のＦＰＧＡ回路データをＦＰＧＡ１０１にプログラムし、論理回路３５２のＦＰＧＡ回路データをＦＰＧＡ１０２にプログラムすることで論理回路３５０の回路構成を変更することなく容易に論理モジュール１００にプログラムすることができる。
【００４２】
システムボード３５３と接続する配線３６０の本数が多く、配線１１０では不足する場合、接続切替回路１０３側と同様に、接続切替回路１０４を使用することも可能である。
また、本発明の論理モジュールにプログラムすることができる論理規模を超える検証対象論理をプログラムするときは、論理モジュールを必要な分だけ多段接続することで容易に対応することができる。
【００４３】
以下は、本発明の論理モジュールの多段接続の特徴を簡潔に説明するため、２段接続構成における一実施例について述べる。
図６の論理回路３０１，３０２が、論路規模が大きく論理モジュール１００のＦＰＧＡ１０１、１０２のみではプログラムすることができず、論理モジュールを２段接続する構成を必要とした場合について述べる。
【００４４】
ＦＰＧＡ１０１、２０１内に接続切替信号出力回路を設け、前記接続切替信号出力回路の出力を接続切替信号１１６、２１６とし、論路回路３０１と３０２および３０１とシステムボード３０３の接続形態に対応した接続になるように接続切替信号１１６、２１６を”Ｈｉｇｈ”にする。また、システムボード３０３と接続する配線３１０は、配線１１０と配線１１５、配線１１１にアサインし、論理回路３０１と論理回路３０２を接続する配線３１１は、配線１１２と配線１１３、配線１１４を介し、配線２１０と配線２１５、配線２１１アサインする様にＦＰＧＡ１０１、１０２、２０１，２０１のピン情報を作成する。一方。論理回路３０１は、論理規模が大きいため、ＦＰＧＡ１０１、１０２に論理分割する。同様に、論理回路３０２も、論理規模が大きいため、ＦＰＧＡ２０１、２０２に論理分割する。このように作成した論理回路３０１のＦＰＧＡ回路データをＦＰＧＡ１０１、１０２にプログラムし、論理回路３０２のＦＰＧＡ回路データをＦＰＧＡ２０１，２０２にプログラムすることで論理回路３００の回路構成を変更することなく容易に論理モジュール１００、２００の２つにプログラムすることができる。
【００４５】
同様に、図７の論理回路３５１，３５２が、論路規模が大きく論理モジュール１００のＦＰＧＡ１０１、１０２のみではプログラムすることができず、論理モジュールを２段接続する構成を必要とした場合について述べる。
ＦＰＧＡ１０１、２０１内に接続切替信号出力回路を設け、前記接続切替信号出力回路の出力を接続切替信号１１６、２１６とし、論路回路３５１と３５２およびシステムボード３５３の接続形態に対応した接続になるように接続切替信号１１６、２１６を”Ｌｏｗ”にする。また、システムボード３５３と接続する配線３６０は、配線１１０と配線１１３を介し、配線２１０と配線２１３にアサインする。ＦＰＧＡ１０１、１０２およびＦＰＧＡ２０１，２０２間を接続する配線は、それぞれ配線１１２と配線１１５、および配線２１２と配線２１５にアサインする様にＦＰＧＡ１０１、１０２、２０１，２０１のピン情報を作成する。一方。論理回路３５１は、論理規模が大きいため、ＦＰＧＡ１０１、１０２に論理分割する。同様に、論理回路３５２も、論理規模が大きいため、ＦＰＧＡ２０１、２０２に論理分割する。このように作成した論理回路３５１のＦＰＧＡ回路データをＦＰＧＡ１０１、１０２にプログラムし、論理回路３５２のＦＰＧＡ回路データをＦＰＧＡ２０１，２０２にプログラムすることで論理回路３００の回路構成を変更することなく容易に論理モジュール１００、２００の２つにプログラムすることができる。
【００４６】
上記実施例においてはプログラム可能な論理素子は２個の場合について説明したが、３個以上のプログラム可能な論理素子を用いた論理モジュールに応用できることはいうまでもない。例えば、図１において、ＦＰＧＡ１０１、および／またはＦＰＧＡ１０２にそれぞれ拡張用ＦＰＧＡを接続してもよい。また、図１におけるＦＰＧＡ１０１、およびＦＰＧＡ１０２に拡張用ＦＰＧＡを接続し、接続切替回路１０４への接続をＦＰＧＡ１０１、ＦＰＧＡ１０２の代わりにこれら拡張用ＦＰＧＡを接続する構成とすることもできる。さらにまた、ＦＰＧＡ１０１、および／またはＦＰＧＡ１０２にプログラム可能な論理素子以外の論理素子あるいは記憶素子などを接続することにより多様な論理回路に対応できることはもちろんである。
【産業上の利用可能性】
【００４７】
本発明は、プログラム可能な複数の論理素子に検証対象の論理をプログラムし、大規模集積回路の論理の検証を行うハードウェアエミュレーション用の論理モジュールに関するものであり、産業上の利用可能性がある。
【図面の簡単な説明】
【００４８】
【図１】本発明の論理モジュールの信号接続方式の一実施例である。
【図２】論理モジュールの信号接続経路切り替えの一実施例である。
【図３】論理モジュールの信号接続経路切り替えの一実施例である。
【図４】論理モジュールを２段接続したときの信号接続例を示す図である。
【図５】論理モジュールを２段接続したときの信号接続例を示す図である。
【図６】一般的な論理回路のポイント・トゥ・ポイント接続構成例を示す図である。
【図７】一般的な論理回路のバス接続構成例を示す図である。
【図８】接続切替回路の動作を示す図である。
【図９】接続切替制御信号出力回路とスイッチによる人手切替回路の両方を備えた一実施例である。
【図１０】図１において外部接続用ヘッダコネクタと接続する配線とバス接続する一実施例である。
【符号の説明】
【００４９】
１００・・・１段目接続の論理モジュール
１０１，１０２・・・ＦＰＧＡ
１０３，１０４・・・接続切替回路
１０５，１０７・・・外部接続用ソケットコネクタ
１０６，１０８・・・外部接続用ヘッダコネクタ
１１０，１１１，１１２，１１３，１１４，１１５・・・配線
１１６・・・接続切替制御信号
１２０，１２１，１２２，１２３，１２４，１２５・・・配線
１２６・・・接続切替制御信号
２００・・・２段目接続の論理モジュール
２０１，２０２・・・ＦＰＧＡ
２０３，２０４・・・接続切替回路
２０５，２０７・・・外部接続用ソケットコネクタ
２０６，２０８・・・外部接続用ヘッダコネクタ
２１０，２１１，２１２，２１３，２１４，２１５・・・配線
２１６・・・接続切替制御信号
２２０，２２１，２２２，２２３，２２４，２２５・・・配線
２２６・・・接続切替制御信号
３００，３０１，３０２・・・論理回路
３０３・・・システムボード
３１０，３１１・・・配線
３５０，３５１，３５２・・・論理回路
３５３・・・システムボード
３６０・・・配線
４００・・・接続切替回路
４０１，４０２，４０３，４０４・・・ＭＯＳＦＥＴ
４１０，４１１，４２０，４２１・・・配線ピン
４３０・・・接続切替制御ピン
５００・・・ＦＰＧＡ
５０１・・・接続切替回路
５０２・・・トライステートＩＣ
５１０・・・イネーブル制御スイッチ
５１１・・・接続切替制御信号設定スイッチ
５２０・・・接続切替制御信号
６００・・・論理モジュール
６０１、６０２・・・ＦＰＧＡ
６０３，６０４・・・接続切替回路
６０５，６０７・・・外部接続用ソケットコネクタ
６０６，６０８・・・外部接続用ヘッダコネクタ
６１０，６１１，６１２，６１３，６１４，６１５・・・配線
６１６・・・接続切替制御信号
６２０，６２１，６２２，６２３，６２４，６２５・・・配線
６２６・・・接続切替制御信号
【特許請求の範囲】
【請求項１】
プログラム可能な第１および第２の論理素子と、外部と接続するための第１および第２のコネクタと、前記第１および第２の論理素子並びに第１および第２のコネクタに配線で接続された接続切替回路とを基板に備え、前記第１論理素子と前記第１コネクタとが配線で接続され、前記接続切替回路が、前記第１論理素子と前記第２の論理素子との接続および前記第１コネクタと前記第２のコネクタとの接続を行う第１の接続と、前記第１論理素子と前記第２のコネクタとの接続および前記第２の論理素子と前記第１コネクタとの接続を行う第２の接続とを切替可能であることを特徴とする論理モジュール。
【請求項２】
前記接続切替回路が、前記第１の接続に保持されることを特徴とする請求項１に記載の論理モジュール。
【請求項３】
前記接続切替回路が、前記第２の接続に保持されることを特徴とする請求項１に記載の論理モジュール。
【請求項４】
外部と接続するための第３および第４のコネクタと、前記第１および第２の論理素子並びに第３および第４のコネクタに配線で接続された他の接続切替回路とを前記基板に備え、前記第１論理素子と前記第３コネクタとが配線で接続され、前記他の接続切替回路が、前記第１論理素子と前記第２の論理素子との接続および前記第３コネクタと前記第４のコネクタとの接続を行う第３の接続と、前記第１論理素子と前記第４のコネクタとの接続および前記第２の論理素子と前記第３コネクタとの接続を行う第４の接続とを切替可能であることを特徴とする請求項１に記載の論理モジュール。
【請求項５】
前記接続切替回路および前記他の接続切替回路の切替が、それぞれ個別に設定可能であることを特徴とする請求項４に記載の論理モジュール。
【請求項６】
前記接続切替回路が、前記第１論理素子からの接続切替制御信号により切替可能であることを特徴とする請求項１〜５のいずれかに記載の論理モジュール。
【請求項７】
前記他の接続切替回路が、前記第１論理素子からの接続切替制御信号により切替可能であることを特徴とする請求項４〜６のいずれかに記載の論理モジュール。
【請求項８】
前記接続切替回路が、人手により切替可能であることを特徴とする請求項１〜６のいずれかに記載の論理モジュール。
【請求項９】
前記人手による切替が前記第１論理素子からの接続切替制御信号よりも優先されることを特徴とする請求項８に記載の論理モジュール。
【請求項１０】
プログラム可能な第１および第２の論理素子と、外部と接続するためのソケットコネクタおよびヘッダコネクタと、前記第１および第２の論理素子並びに前記ソケットコネクタおよびヘッダコネクタに配線で接続された接続切替回路とを基板に備え、前記第１論理素子と前記ソケットコネクタとが配線で接続され、前記接続切替回路が、前記第１論理素子と前記第２の論理素子との接続および前記ソケットコネクタと前記ヘッダコネクタとの接続を行う第１の接続と、前記第１論理素子と前記ヘッダコネクタとの接続および前記第２の論理素子と前記ソケットコネクタとの接続を行う第２の接続とを切替可能であることを特徴とする論理モジュール。
【請求項１１】
プログラム可能な第１および第２の論理素子と、外部と接続するためのソケットコネクタおよびヘッダコネクタと、前記第１および第２の論理素子並びに前記ソケットコネクタおよびヘッダコネクタに配線で接続された接続切替回路とを基板に備え、前記第１論理素子と前記ヘッダコネクタとが配線で接続され、前記接続切替回路が、前記第１論理素子と前記第２の論理素子との接続および前記ソケットコネクタと前記ヘッダコネクタとの接続を行う第１の接続と、前記第１論理素子と前記ソケットコネクタとの接続および前記第２の論理素子と前記ヘッダコネクタとの接続を行う第２の接続とを切替可能であることを特徴とする論理モジュール。
【請求項１２】
前記接続切替回路が、前記第１の接続に保持されることを特徴とする請求項１１に記載の論理モジュール。
【請求項１３】
前記接続切替回路が、前記第２の接続に保持されることを特徴とする請求項１１に記載の論理モジュール。
【請求項１４】
プログラム可能な第１の論理素子と、外部と接続するための第１および第２のコネクタと、前記第１の論理素子並びに第１および第２のコネクタに配線で接続された接続切替回路とを基板に備え、前記第１論理素子と前記第１コネクタとが配線で接続され、前記接続切替回路が、前記第１コネクタと前記第２のコネクタとの接続を行う第１の接続と、前記第１論理素子と前記第２のコネクタとの接続を行う第２の接続とを切替可能であることを特徴とする論理モジュール。
【請求項１５】
前記論理モジュールを複数備え、前記論理モジュールの第１コネクタと他の前記論理モジュールの第２のコネクタとが接続されることを特徴とする請求項１〜９，１４のいずれかに記載の論理モジュール。
【請求項１】
プログラム可能な第１および第２の論理素子と、外部と接続するための第１および第２のコネクタと、前記第１および第２の論理素子並びに第１および第２のコネクタに配線で接続された接続切替回路とを基板に備え、前記第１論理素子と前記第１コネクタとが配線で接続され、前記接続切替回路が、前記第１論理素子と前記第２の論理素子との接続および前記第１コネクタと前記第２のコネクタとの接続を行う第１の接続と、前記第１論理素子と前記第２のコネクタとの接続および前記第２の論理素子と前記第１コネクタとの接続を行う第２の接続とを切替可能であることを特徴とする論理モジュール。
【請求項２】
前記接続切替回路が、前記第１の接続に保持されることを特徴とする請求項１に記載の論理モジュール。
【請求項３】
前記接続切替回路が、前記第２の接続に保持されることを特徴とする請求項１に記載の論理モジュール。
【請求項４】
外部と接続するための第３および第４のコネクタと、前記第１および第２の論理素子並びに第３および第４のコネクタに配線で接続された他の接続切替回路とを前記基板に備え、前記第１論理素子と前記第３コネクタとが配線で接続され、前記他の接続切替回路が、前記第１論理素子と前記第２の論理素子との接続および前記第３コネクタと前記第４のコネクタとの接続を行う第３の接続と、前記第１論理素子と前記第４のコネクタとの接続および前記第２の論理素子と前記第３コネクタとの接続を行う第４の接続とを切替可能であることを特徴とする請求項１に記載の論理モジュール。
【請求項５】
前記接続切替回路および前記他の接続切替回路の切替が、それぞれ個別に設定可能であることを特徴とする請求項４に記載の論理モジュール。
【請求項６】
前記接続切替回路が、前記第１論理素子からの接続切替制御信号により切替可能であることを特徴とする請求項１〜５のいずれかに記載の論理モジュール。
【請求項７】
前記他の接続切替回路が、前記第１論理素子からの接続切替制御信号により切替可能であることを特徴とする請求項４〜６のいずれかに記載の論理モジュール。
【請求項８】
前記接続切替回路が、人手により切替可能であることを特徴とする請求項１〜６のいずれかに記載の論理モジュール。
【請求項９】
前記人手による切替が前記第１論理素子からの接続切替制御信号よりも優先されることを特徴とする請求項８に記載の論理モジュール。
【請求項１０】
プログラム可能な第１および第２の論理素子と、外部と接続するためのソケットコネクタおよびヘッダコネクタと、前記第１および第２の論理素子並びに前記ソケットコネクタおよびヘッダコネクタに配線で接続された接続切替回路とを基板に備え、前記第１論理素子と前記ソケットコネクタとが配線で接続され、前記接続切替回路が、前記第１論理素子と前記第２の論理素子との接続および前記ソケットコネクタと前記ヘッダコネクタとの接続を行う第１の接続と、前記第１論理素子と前記ヘッダコネクタとの接続および前記第２の論理素子と前記ソケットコネクタとの接続を行う第２の接続とを切替可能であることを特徴とする論理モジュール。
【請求項１１】
プログラム可能な第１および第２の論理素子と、外部と接続するためのソケットコネクタおよびヘッダコネクタと、前記第１および第２の論理素子並びに前記ソケットコネクタおよびヘッダコネクタに配線で接続された接続切替回路とを基板に備え、前記第１論理素子と前記ヘッダコネクタとが配線で接続され、前記接続切替回路が、前記第１論理素子と前記第２の論理素子との接続および前記ソケットコネクタと前記ヘッダコネクタとの接続を行う第１の接続と、前記第１論理素子と前記ソケットコネクタとの接続および前記第２の論理素子と前記ヘッダコネクタとの接続を行う第２の接続とを切替可能であることを特徴とする論理モジュール。
【請求項１２】
前記接続切替回路が、前記第１の接続に保持されることを特徴とする請求項１１に記載の論理モジュール。
【請求項１３】
前記接続切替回路が、前記第２の接続に保持されることを特徴とする請求項１１に記載の論理モジュール。
【請求項１４】
プログラム可能な第１の論理素子と、外部と接続するための第１および第２のコネクタと、前記第１の論理素子並びに第１および第２のコネクタに配線で接続された接続切替回路とを基板に備え、前記第１論理素子と前記第１コネクタとが配線で接続され、前記接続切替回路が、前記第１コネクタと前記第２のコネクタとの接続を行う第１の接続と、前記第１論理素子と前記第２のコネクタとの接続を行う第２の接続とを切替可能であることを特徴とする論理モジュール。
【請求項１５】
前記論理モジュールを複数備え、前記論理モジュールの第１コネクタと他の前記論理モジュールの第２のコネクタとが接続されることを特徴とする請求項１〜９，１４のいずれかに記載の論理モジュール。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００７−２０１８４３（Ｐ２００７−２０１８４３Ａ）
【公開日】平成１９年８月９日（２００７．８．９）
【国際特許分類】
【出願番号】特願２００６−１８３９８（Ｐ２００６−１８３９８）
【出願日】平成１８年１月２７日（２００６．１．２７）
【出願人】（０００２３３２９５）日立情報通信エンジニアリング株式会社 (195)
【Ｆターム（参考）】
【公開日】平成１９年８月９日（２００７．８．９）
【国際特許分類】
【出願日】平成１８年１月２７日（２００６．１．２７）
【出願人】（０００２３３２９５）日立情報通信エンジニアリング株式会社 (195)
【Ｆターム（参考）】
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