集積回路（ＩＣ）は、電源電圧表示などのＩＣの状態の表示に対応する第１のモードまたは第２のモードで動作するように、コンフィグレーション入力によって電気的に設定可能な出力駆動回路部を含み、第１のモードと第２のモードとは、異なる駆動特性を有する。改良形ＩＣの一部としてのコンフィグレーションインターフェイス回路部は、ＩＣの状態に関係なく駆動強度制御入力に基づいて第１のモードまたは第２のモードに出力駆動回路部の動作を設定するために、コンフィグレーション入力を選択的にオーバライドするようになっている。
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【課題】ＰＥ（プロセッシングエレメント）の構成が変更可能な動的再構成回路であっても、構成変更後にユーザがアプリケーションおよびメインプログラムの記述内容を変更することなく指定した処理を実行させる。
【解決手段】動的再構成支援プログラムは、アプリケーション１０２の処理が実行される際の動的再構成回路のクラスタの構成をあらわす構成定義ファイルを取得し、取得工程によって取得された構成定義ファイルに基づいて、クラスタ内のＰＥのアドレスをあらわすアドレスマップを生成するアドレスマップ生成し、ＰＥの中からアプリケーション１０２に記述された関数を実行させるＰＥが割り当てられた場合、アドレスマップを参照して、関数と当該関数を実行させるＰＥのアドレスとを関連付けたドライバ関数を生成し、ドライバ関数生成工程によって生成されたドライバ関数を記述したドライバ関数ファイルを作成する。 （もっと読む）

【課題】クロック配線による消費電力を抑えることが可能で、低消費電力でより多くの処理を行える動的再構成デバイスを得る。
【解決手段】クロック制御回路２−１〜２−４は、それぞれクロック制御の有無を示すクロック強制有効コンテキストの入力値ｐと、フリップフロップ（ＦＦ１）１−１〜（ＦＦ４）１−４の入力値ｃと出力値ｒとの３信号とクロックＩＣＬＫを入力とし、３信号の状態に応じてクロックの固定制御を決定し、この結果をフリップフロップ（ＦＦ１）１−１〜（ＦＦ４）１−４へのクロックＧＣＬＫとして出力する。 （もっと読む）

【課題】バスの衝突を防ぎつつデータが伝搬する際の遅延時間の計算が簡略化されたデータ伝送回路を提供する。
【解決手段】ＰＥ（Ｐｒｏｃｅｓｓｏｒ Ｅｌｅｍｅｎｔ）１２Ａ〜Ｆは、データ入力部１４Ａ〜Ｆ又は、スイッチ部１５Ａ〜Ｈを介して接続される複数の配線１３を介して、相互にデータを送受信する。ＰＥ１２Ａ〜Ｆの出力端子と配線１３とは、マルチプレクサから構成されるデータ入力部１４Ａ〜Ｆ（又は、論理ゲートから構成されるデータ入力部）を介して接続される。このため、ＰＥ１２Ａ〜Ｆの出力端子から誤って電圧が印加されてバスの衝突が発生することはない。また、マルチプレクサから構成されるスイッチ部１５Ａ〜Ｈ（又は、論理ゲートから構成されるスイッチ部）において、複数の配線１３が接続されるため、データが伝搬する際の遅延時間の計算が簡略化される。 （もっと読む）

【課題】再構成可能な論理回路の再構成時間を短縮し、データ処理の高速化は図ることができるようにしたデータ処理装置を提供する。
【解決手段】回路情報源１５に論理回路Ｂの論理回路Ａとの差分回路情報Ｗ（Ａ→Ｂ）を保持させる。論理再構成制御部１６は、再構成可能な論理回路１２に論理回路Ａを再構成して論理回路Ａに任されている処理を実行させた後、再構成化可能な論理回路１２に論理回路Ｂを構成する場合、回路情報源１５から論理回路Ｂの論理回路Ａとの差分回路情報Ｗ（Ａ→Ｂ）を読み出し、再構成可能な論理回路１２内の再構成を必要とする番地の情報と、再構成する番地の回路情報とを回路情報保持レジスタ１９に転送する。 （もっと読む）

【課題】配線層にスイッチ素子を有するプログラム可能な半導体装置の提供。
【解決手段】第１の配線層１０１の配線と第２の配線層１０２の配線を接続するビア１０３の内部、ビアの第１の配線との接触部、第２の配線との接触部のうちの少なくとも１つに、電解質材料１０４等導電率が可変の部材が配設され、ビア１０３は、第１の配線との接触部を第１の端子、第２の配線との接触部を第２の端子とする導電率が可変型のスイッチ素子又は可変抵抗素子として用いられ、スイッチ素子の導電率を変えることで、第１の
端子と第２の端子との接触部との接続状態を、短絡、開放、又はその中間状態に可変に設定自在とされる。金属イオンの酸化還元反応によって、第１の電極と第２の電極間の導電率が変化する２端子スイッチ素子を備え、第１の電極に接続された逆極性の第１、第２のトランジスタと、第２の電極に接続された逆極性の第３、第４のトランジスタを備えている。 （もっと読む）

【課題】配線層にスイッチ素子を有するプログラム可能な半導体装置の提供。
【解決手段】第１の配線層１０１の配線と第２の配線層１０２の配線を接続するビア１０３の内部、ビアの第１の配線との接触部、第２の配線との接触部のうちの少なくとも１つに、電解質材料１０４等導電率が可変の部材が配設され、ビア１０３は、第１の配線との接触部を第１の端子、第２の配線との接触部を第２の端子とする導電率が可変型のスイッチ素子又は可変抵抗素子として用いられ、スイッチ素子の導電率を変えることで、第１の
端子と第２の端子との接触部との接続状態を、短絡、開放、又はその中間状態に可変に設定自在とされる。金属イオンの酸化還元反応によって、第１の電極と第２の電極間の導電率が変化する２端子スイッチ素子を備え、第１の電極に接続された逆極性の第１、第２のトランジスタと、第２の電極に接続された逆極性の第３、第４のトランジスタを備えている。 （もっと読む）

【課題】高級言語によって記述されたループ処理を実装可能とするとともに、コンテキストの切り替えを適切におこなえるカウンタ回路を含んだ動的再構成回路およびループ制御処理方法を実現する。
【解決手段】再構成可能なＰＥ（プロセッシングエレメント）１１１の処理内容と接続内容をコンテキストに応じて動的に切り替えることにより任意の処理を実行させる動的再構成回路１００は、コンテキストに基づいて、再構成されたＰＥの集合からの出力信号の出力元、出力信号の出力先、および出力信号を出力先に出力する条件からなるループ処理の内容を設定するコンフィグレーションデジスタ部と、設定されたループ処理を実行するとともに、ループ制御部によって実行されたループ処理の実行回数をカウントし、カウントされた実行回数および条件に基づいて、出力信号を出力先に出力するループ制御部および出力レジスタ部からなるカウンタ回路１１２を備えている。 （もっと読む）

【課題】オーバーラップしないクロック発生回路を提供する。
【解決手段】複数の遅延された基準クロック信号を生成するプログラム可能な遅延基準クロック信号回路と、プログラム可能な遅延基準クロック信号回路と動作可能に接続され、オーバーラップしないクロック信号を発生する複数の遅延クロック信号発生器とを含む。各遅延クロック信号発生器は、クロック信号の立ち上がりの遅延を制御し第１の信号を出力するラッチまたはフリップフロップと、遅延されたクロック信号の立ち下がりエッジの遅延を制御し第２の信号を出力するもう一つのラッチまたはフリップフロップと、第１および第２の信号からクロック信号を発生する論理回路とを含む。ラッチまたはフリップフロップは、複数の遅延された基準クロック信号の１つに応答してクロック信号の立ち上がりエッジの遅延を独立して制御する。 （もっと読む）

【課題】プログラマブルロジックデバイスに適用してプログラマブルロジックアレー集積回路デバイスの動作速度を増加するための相互接続リソースの提供。
【解決手段】プログラマブルロジック集積回路（１０）は、交差する複数の領域の行および列からなる配列をもって、デバイス上に配置された複数のプログラマブルロジック領域（２０）を有する。領域から領域へおよび／または領域間におけるプログラム可能な相互接続を形成するための相互接続リソース（例えば、相互接続コンダクタ等）が設けられ、これらのうちの少なくともいくつかは、構造的には類似であるが著しく異なる信号伝送速度特性を有する２つの形式で構成される。例えば、これらの双対形式相互接続リソースのうちの主要なまたは大きな部分（２００ａ，２１０ａ，２３０ａ）はノーマル速度と呼ばれるものであり、少ないほうの部分（２００ｂ，２１０ｂ，２３０ｂ）は大幅に高速な信号速度を有する。 （もっと読む）

【課題】産業的使用のために新たなものを提供すること。
【解決手段】データ流の管理方法において、データに識別子を割り当てる、
ことを特徴とする方法。 （もっと読む）

【課題】処理性能の劣化を抑制しながら、命令メモリの容量を小さくすることができる。
【解決手段】本発明の半導体装置１は、複数の演算装置１０Ａ〜１０Ｅと、所定の状態遷移に応じて複数の演算装置を制御するコントローラ１１と、演算処理対象のデータを記憶する第１の記憶部１２と、複数の演算装置で行われる演算処理を指定する回路情報を記憶する第２の記憶部と、第１の記憶部１２へのデータアクセス情報と第２の記憶部へのポインタとを、コントローラ１１が取り得る状態と関連付けて記憶する第３の記憶部とを備え、コントローラ１１は、状態に応じて第３の記憶部に記憶された読み出しアドレスとポインタとを読み出し、読み出したポインタによって指定される第２の記憶部の領域に記憶された回路情報を複数の演算装置１０Ａ〜１０Ｅへ送信することを特徴とする。 （もっと読む）

【課題】面積効率の高い動的再構成可能演算装置を得る。
【解決手段】乗算器１００〜１０７は、それぞれ２入力の乗算を行う。加算器２００〜２０３は、乗算器１００〜１０７の乗算結果出力１００ｃ〜１０７ｃを入力として加算を行う。加算器２０４，２０５は、加算結果出力２００ａ〜２０３ａか乗算結果出力１００ｃ，１０１ｃ，１０６ｃ，１０７ｃかを入力として加算を行う。加算器２０６，２０７は、加算結果出力２０４ａ，２０５ａか乗算結果出力１０２ｃ〜１０５ｃかを入力として加算を行う。 （もっと読む）

【課題】自動的に適切なプログラミング電流を決定して印加するためのシステムを提供する。
【解決手段】システムは、複数の測定ヒューズに複数の相違する電流を流し、複数の測定ヒューズの対応するものを破壊することなく切断した１つまたは複数の電流を特定し、特定された電流のうちの１つを自動的に選択するように構成されている測定回路と、選択された電流で１つまたは複数の目標ヒューズをプログラムするように構成されているプログラミング回路と、を具備する。 （もっと読む）

【課題】再構成可能回路に参照表を生成して演算を実行する処理の効率を向上させる。
【解決手段】リコンフィギュラブルプロセッサ３４では、再構成前にＲＡＭ１１２に生成したＬＵＴ１１８を保全して再構成が行われ、（ａ）に示す論理が設定される。すなわち、ＬＵＴ１１８を参照して画像処理を行う処理１Ａ部１１０と処理１Ｂ部１１４を構築する論理と、ＲＡＭ１３０にＬＵＴ１３６を生成する論理を設定し、両論理に基づく処理を並列的に実行させる。そして、次の再構成では、（ｂ）に示すように、ＬＵＴ１３６が保全され、これを参照して画像処理を行う論理が設定される。 （もっと読む）

【課題】産業的使用のために新たなものを提供すること。
【解決手段】インタフェースエッジにメモリを挿入する、ことを特徴とするグラフのパーティショニング方法。 （もっと読む）

【課題】ソフトウェアＩＰを用いて最適な性能を得ることができるプログラマブル論理回路装置を提供する。
【解決手段】第１のクロック信号を入力するフリップフロップ回路１６が接続された第１の経路と、ルックアップテーブル１２と第２のクロック信号を入力するフリップフロップ回路１４とが接続された第２の経路と、を備える複数の演算器エレメント１０を本プログラマブル論理回路装置は備える。演算器エレメント１０ごとに第１の経路と第２の経路とを設定する。アプリケーションとして実装されている二つの演算器エレメント１０を両端に、バッファとしての役割を持つ複数個の演算器エレメント１０を中間にして、演算器エレメント１０を結線する。 （もっと読む）

【課題】マルチプレクサを設計する方法及び装置を提供する。
【解決手段】１つ以上の集積回路におけるマルチプレクサを設計するための方法及び装置が説明される。１つの例示的方法は、第１マルチプレクサの表現を受け取り、その表現を第１マルチプレクサのパーティションニュートラル表現へと変換し、そしてそのパーティションニュートラル表現をパーティション化して複数の第２マルチプレクサを生成することを含む。別の例示的方法は、第１マルチプレクサの表現を複数の第２マルチプレクサの表現へと分解することを含み、第２マルチプレクサは、第２マルチプレクサと共通の出力との間にマルチプレクサを介在せずに共通の出力において一緒に結合され、更に、第２マルチプレクサを少なくとも１つの集積回路の部分と部分との間でパーティション化することを含む。 （もっと読む）

【課題】論理レベルの最適化ができ、また構成情報の増大を防止でき、集積回路としての面積効率の低下を防止でき、また、演算効率の向上を図れ、しかも低消費電力化を図れる演算装置を提供する。
【解決手段】構成情報に応じて係数入力Ｃ０Ｉ〜ＣｋＩを選択する第１の選択装置１１と、構成情報に応じてデータ入力Ｄ０Ｉ〜ＤｍＩを選択する第２の選択装置１２と、第１，第２の選択装置の出力信号を入力として、構成情報に応じた論理演算を行うＡＬＵ１４と、第１，第２の選択装置の出力信号を入力として構成情報に応じた演算を行うＭＡＣ１５と、構成情報に応じてＡＬＵ１４とＭＡＣ１５の出力信号のいずれかを選択する第４の選択装置１６とを設け、複数の構成情報を保持可能な複数の記憶領域を含み、再構成のための構成情報を一に記憶領域に書き込み、構成情報は他の記憶領域にシフトされる。 （もっと読む）

【課題】連続的に接続された複数のプログラマブルロジック領域を備えるプログラマブルロジックデバイスをプログラムする装置及び方法を提供する。
【解決手段】連続的に接続された複数のプログラマブルロジック領域をプログラムするための初期プログラミングデータを受信するステップ、少なくとも１つの障害のある連続的に接続されたプログラマブルロジック領域の存在と位置に関する変換データを受信するステップ、使用時に連続的に接続されたプログラマブルロジック領域を論理的に不可視状態にするバイパスプログラミングデータを生成するステップ、変換データ内で発見された情報を使用して有効プログラミングデータを生成するステップ、及び少なくとも１つの障害のある連続的に接続されたプログラマブルロジック領域を有効プログラミングデータを使用してプログラマブルロジックデバイスをプログラムするステップを含む。 （もっと読む）