【課題】効率的に消費電力を低減して省エネルギー性を向上させることのできるプログラマブル論理回路を提供する。
【解決手段】外部からのアクセスによりその論理演算処理が変更可能な複数の論理ブロック（１ａ〜１ｉ）と、該論理ブロックの間の接続を外部からのアクセスにより変更可能な配線領域２と、各論理ブロック毎に電源をオン・オフ可能なオン・オフ手段（電源オン・オフ部３）と、システムの動作モードに対応させた動作データを導入する導入手段（動作データ導入部５）と、導入された動作データに基づいて指定された論理ブロックの電源をオン・オフさせる制御手段（オン・オフ制御部４）と、電源がオンされた論理ブロックについて、配線領域における各論理ブロック間の配線状態を動作データに含まれる回路データに基づいて変更する配線変更手段（配線変更部６）とを少なくとも備える。 （もっと読む）

【課題】実行中の処理の終了を待つことなく、演算内容を割り当てることができるようにして、処理全体の高速化を図る。
【解決手段】実行する処理の演算内容と上記処理を実行する際に必要なＰＥ３の個数を記憶している処理基幹メモリ５と、動的再構成回路２を構成しているＰＥ３の中で、現在処理を実行していないＰＥ３を検出する空き領域検出部６と、空き領域検出部６により検出されたＰＥ３の中から、処理基幹メモリ５により記憶されている個数分のＰＥ３を選択する回路構成生成部７とを設け、マッピング制御部８が回路構成生成部７により選択されたＰＥ３に対して上記演算内容を割り当てるように構成する。 （もっと読む）

高エネルギーの原子粒子衝突に曝される際に、ソフトエラーアップセット事象に対して不感性を呈する記憶素子が提供される。記憶素子はそれぞれ、２つのアドレストランジスタと、双安定要素を形成するように相互接続される４つのトランジスタの対とを含む、１０個のトランジスタを有してもよい。トゥルーおよびコンプリメントクリアライン等のクリアラインは、あるトランジスタの対と関連している正の電源端子および接地電源端子にルーティングされてもよい。クリア操作の際、トランジスタの対の一部または全部は、選択的にクリアラインを使用して、電力供給を停止することが可能である。これは、論理０値が、アドレストランジスタを介して駆動されるクリア操作を促進し、クロスバー電流サージを低減させる。
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【課題】 集積回路内の故障耐性を定めるシステム及び方法を提供する。
【解決手段】 集積回路内の故障耐性を定めるシステムは、集積回路によって保持されるプログラム可能論理デバイスを含むことができる。本システムはまた、プログラム可能論理デバイスによって保持される設定可能メモリを含んで、プログラム可能論理デバイスの一部分の機能及び／又は接続を制御することができる。本システムは、プログラム可能論理デバイスにより保持され、ユーザ及び／又は設定可能メモリと通信するユーザ論理をさらに含むことができる。ユーザ論理は、ユーザ要求の変化に基づいて設定可能メモリ内の破損データを識別することができる。 （もっと読む）

【課題】可変論理機能を実現するための記憶回路を論理回路と等価な回路として扱う構成において可変論理に対する機能設定の負担を軽減する。
【解決手段】半導体装置はアクセス制御装置（２）の制御を受ける機能再構成メモリ装置（８）を有し、機能再構成メモリ装置はアクセス制御装置からのアクセス要求を受け、インタフェース制御回路に複数の機能再構成セル（２０）と機能再構成セルに一対一対応で設けられ機能再構成セルからの出力を受けて演算を行う可変演算セル(１０１)が接続される。機能再構成セルの制御回路は第１の動作モードで記憶回路の制御フィールドとデータフィールに初期設定された真理値データのようなデータを、第２の動作モードにおいて制御フィールドのデータに基づいて自律的に制御することによって論理動作を行う。可変演算セルは記憶回路の制御フィールドから出力される制御データなどに基づいて演算動作が可能にされる。 （もっと読む）

【課題】高集積化および低消費電力化を可能にする。
【解決手段】第１乃至第４の方向にそれぞれ設けられた第１乃至第ｎ（≧１）の信号線と、前記第１乃至第４の方向にそれぞれ設けられた第１乃至第ｎの入出力部であって、各方向における第ｉ（１≦ｉ≦ｎ）の入出力部は、一端が対応する方向の第ｉの信号線に接続する第１乃至第ｎの入出力部と、第１乃至第２ｎの接続端子と、前記第１乃至第４の方向にそれぞれ設けられ、各方向において前記第１乃至第ｎの入出力部のそれぞれと、前記第１乃至第２ｎの接続端子のそれぞれを接続するためにそれらの間に１個ずつ設けられ、ゲートにクロック信号を受ける２ｎ^２個のスピンＭＯＳＦＥＴと、を備えている。 （もっと読む）

【課題】ＦＰＧＡを用いて、高速応答を必要とする制御システムに組み込み可能としたプログラマブルコントローラを提供すること。
【解決手段】本プログラマブルコントローラ３は、シーケンス制御用ハードウエア論理回路が動作プログラムとして電源立ち上げ時に外部パーソナルコンピュータからロードされるＦＰＧＡ１０と、入力機器から入力信号を取り込むと共に制御信号に応じて出力信号を出力機器へ出力するもので、ＦＰＧＡに接続されたＩ／Ｏ部７と、を備え、ＦＰＧＡ１０は、内部ハードウエア論理回路でＩ／Ｏ部７からの入力信号を処理すると共に、Ｉ／Ｏ部７に制御信号を出力し、Ｉ／Ｏ部７は、ＦＰＧＡ１０からの制御信号に応答して出力信号を出力する。 （もっと読む）

【課題】 ＦＰＧＡをコンフィギュレーションする際に、コンフィギュレーション専用フラッシュＲＯＭを用いていたが、このフラッシュＲＯＭの起動時間が長いのでコンフィギュレーションに時間がかかり、ＦＰＧＡが起動するまでの時間が長くなってしまうという課題を解決する。
【解決手段】 ２バイト以上のデータバス幅を有する汎用メモリにコンフィギュレーションデータを書き込み、このメモリの出力を一括してラッチ回路に取り込み、バイト単位でＦＰＧＡに出力するようにした。ＦＰＧＡのコンフィギュレーション準備時間待つだけでコンフィギュレーションを開始することができるので、ＦＰＧＡの起動時間を短くすることができる。また、複数バイトのデータを一括してラッチ回路に取り込み、このラッチ回路からバイト単位でＦＰＧＡにコンフィギュレーションデータを出力するようにしたので、フラッシュＲＯＭのようなアクセス時間が長くかつ安価なメモリを使用することができる。 （もっと読む）

【課題】再構成可能なデータ処理装置を提供する。
【解決手段】エレメント（ＲＸＥ）５３は、４系統の入力６１と、４系統の出力６２と、４系統の入力６１から任意の入力データを選択する入力インタフェース６３と、この入力インタフェース６３により選択された入力データφｉを論理演算してデータを出力する演算コア６５と、４系統の入力６１と演算コア６５の出力データφｏとを任意に選択して４系統の出力６２へ接続可能な出力インタフェース６４とを備えている。演算コア６５は、論理を変更可能な演算エレメントとしての機能を果たす。また、入力インタフェース６３は、４系統の入力６１から任意の１ビットを選択するための１６対１のセレクタ６３ｓが複数配置された構成となっている。出力インタフェース６４は、演算コア６５からの出力φｏと４系統の入力６１のルーティングを兼ねた７対１のセレクタ６４ｓが複数配置された構成となっている。 （もっと読む）

スイッチ再構成タイミング要件の異なる複数のデータフォーマットを同時にサポートするクロスポイント・セレクタスイッチは、演算スイッチ・データに応じて、その出力を選択的にその入力のそれぞれからデータを受け取るように接続する構成可能なスイッチ部と、このスイッチ部に演算スイッチ・データを供給するように動作可能に接続されている構成部とを備えている。構成部は、スイッチ部の複数の異なる構成をサポートするスイッチ構成データを記憶し、また、構成部は、スイッチ部の異なる構成とそれぞれ関連付けられた異なる演算更新コマンドを受け取って、異なる演算更新コマンドのどれを受け取ったのかに基づき、記憶しているスイッチ構成データで演算スイッチ・データを更新することでスイッチ部を再構成するように動作する。 （もっと読む）

【課題】電源が遮断されても機能を維持可能なＰＬＤを提供する。
【解決手段】リコンフィギュアラブル回路１０は、その回路形態がコンフィギュレーションデータＣＯＮＦに応じて設定される。コンフィギュレーションメモリ２０は、リコンフィギュアラブル回路１０と付随して設けられ、リコンフィギュアラブル回路１０のコンフィギュレーションを設定するコンフィギュレーションデータＣＯＮＦを保持する。コンフィギュレーションメモリ２０は、コンフィギュレーションデータＣＯＮＦの各データを保持する複数のメモリセルを含む。各メモリセルは、フリップフロップＦＦと、対応するフリップフロップの状態を保持する不揮発性メモリＭｎｖを含む。複数のメモリセルのフリップフロップは、デイジーチェインを構成するように直列に接続され、コンフィギュレーションデータＣＯＮＦが、当該デイジーチェインを経由してロード可能に構成されている。 （もっと読む）

第一相変化メモリ（ＰＣＭ）デバイス、および第一ＰＣＭデバイスに結合された第二ＰＣＭデバイスを有する分圧器を含むメモリ回路を記述する。１つの実施形態では、第一ＰＣＭデバイスはセット抵抗の状態にあり、第二ＰＣＭデバイスはリセット抵抗の状態にある。また、１つの実施形態では、分圧器は、更に、第一ＰＣＭデバイスに接合された第一スイッチ、ならびに第一スイッチおよび第二ＰＣＭデバイスに結合された第二スイッチを含む。１つの実施形態では、メモリ回路は、更に、分圧器に結合されたハーフラッチ、ならびにハーフラッチおよび分圧器に結合されたカスケードトランジスタを含む。
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【課題】 部品点数や冗長ビット数の大幅な増加をともなわずに、プログラマブルデバイスの数やベンダーの種類の増加に対応できるコンフィギュレーション方法及びコンフィギュレーション装置並びにコンフィギュレーションプログラムを提供することを課題とする。
【解決手段】 本コンフィギュレーション方法は、制御部の各ポートに接続された複数のプログラマブルデバイスに転送する複数のコンフィギュレーションデータを、不揮発性メモリのビット列単位で割り当て、前記ビット列の先頭に前記ポート別識別情報を付与し、前記不揮発性メモリに格納するデータ格納ステップと、前記不揮発性メモリに格納された前記複数のコンフィギュレーションデータを、制御部の各ポートに接続された対応するプログラマブルデバイスに転送するデータ転送ステップと、を有することを要件とする。 （もっと読む）

【課題】外部配線と複数の論理セルを含む論理セル群とを相互に接続する相互接続構造、および相互接続構造を有する論理回路装置に関し、論理のファンクション表現の柔軟性を低下させることなく配線リソースのオーバヘッドを低減させることを目的とする。
【解決手段】論理回路装置における相互接続部１が、外部配線と論理セル群２の入力線と相互接続関係を規定する接続規定手段を有し、論理セル群の複数の論理セルの中で対象となるファンクションを考慮して、論理のファンクション表現に関する柔軟性を保ちつつ、相互接続部の入力線の数が相互接続部の出力線の数より少ない構成、および、接続規定手段により規定される組み合わせ数が相互接続部の入出力の全ての組み合わせ数より少ない構成の少なくとも一方が実現されるように構成される。複数の論理回路装置のクラスタ化により形成されるクラスタ構造を有する論理回路装置も提供される。 （もっと読む）

【課題】 カウント入力回路への被カウント信号配線は変更することなく、その被カウント信号をカウントするカウンタを変更したり、あるいは１のカウンタ入力回路へ供給される被カウント信号を、複数のカウンタへ並列に供給することを可能とする。
【解決手段】 入力回路（１１−１〜４）の各出力端とカウンタ（１３−１〜４）の各入力端との間には分配切替回路（１２）が介在され、分配切替回路は、入力回路の各出力端のそれぞれに接続される入力側端子（ＩＮ０〜ＩＮ１）と、カウンタの各入力端のそれぞれに接続される出力側端子（ＯＵＴ１〜ＯＵＴ４）とを有し、かつ入力側端子のそれぞれと出力側端子のそれぞれとの間における導通又は非導通は、任意に設定可能とされる。 （もっと読む）

【課題】機能を柔軟に制御可能なアナログの機能ＩＣを提供する。
【解決手段】アナログブロック１０は、所定のアナログ信号処理を実行する。デジタルブロック２０は、再構成可能に構成され、所定のデジタル信号処理を実行してアナログブロック１０を制御する。ＦｅＲＡＭ３０は、デジタルブロック２０の回路構成のコンフィギュレーションデータを格納する。機能ＩＣ１００は、ＦｅＲＡＭ混載プロセスを用いてひとつの半導体基板上に一体集積化され、アナログブロック１０の動作状態が、デジタルブロック２０の構成状態に応じて変更可能である。 （もっと読む）

【課題】プログラマブル配線を安全、単純かつスケーラブルな方法で電源をオンする、より良い方法およびデバイスを提供する。
【解決手段】プログラマブル配線のロード線を交差するプログラマブル配線の複数のドライバ線に接続する方法および装置であって、プログラマブル配線のロード線を交差する関連のドライバ線に接続するよう操作可能である接続セルを有し、この接続セルは、接続信号を受け取るために設けられた接続信号受け取り手段と、アクティベーション信号を受け取るために設けられたアクティベーション信号受け取り手段とを備える。さらに、プログラマブル配線のロード線を、プログラマブル配線の交差する関連のドライバ線に接続するために設けられた接続手段、一連のセルの次のセルへアクティベーション信号を伝播するアクティベーション信号伝播手段を備える。 （もっと読む）

【課題】プログラム可能なロジックデバイスをプログラムする方法を提供すること。
【解決手段】マスクプログラム可能なロジックデバイス（ＭＰＬＤ）に対するユーザーのロジック設計は、互換性を有するユーザープログラム可能なロジックデバイス（ＵＰＬＤ）上で設計されＭＰＬＤに移行され得る、または直接ＭＰＬＤ上で設計され得る。設計がＵＰＬＤ上でなされる場合には、目標のＭＰＬＤの制約（例えば、デバイスの間の差異）が考慮され、その結果、移行は成功する。設計が直接ＭＰＬＤ上でなされる場合には、その設計を試験のためにＵＰＬＤに移行することをユーザーが意図するときに、互換性を有するＵＰＬＤの制約が考慮される。これは、ロジック設計のＵＰＬＤとＭＰＬＤとの間で行き返りの移行が意図される場合にのみ、特徴の一致が使用され得ることを意味する。移行を助長するためにデバイスのペアの間の固定されたマッピングが生成され得る。 （もっと読む）

【課題】回路構成を再構成可能であって、パイプライン処理と逐次処理を同時に且つ効率良く実行可能な半導体集積回路を提供する。
【解決手段】外部プログラムのデコード結果に応じて回路構成を再構成可能な複数の処理部を備えた半導体集積回路にて、内部プログラムを記憶する第１処理部、内部プログラムの命令をデコードして制御信号を生成する第２処理部、制御信号を受けて処理を行う第３処理部、第１の記憶領域と第２の記憶領域を有する第４処理部を備え、第１動作モードでは、第４処理部の一方の記憶領域は第１〜第４処理部からなる第１のネットワーク構成に接続されて第３処理部の処理結果を保持し、他方の記憶領域は第２のネットワーク構成に接続されるようにして、第１及び第２のネットワーク構成により逐次処理及びパイプライン処理をそれぞれ実行でき、かつ第４処理部を同時にアクセスできるようにする。 （もっと読む）

【課題】 冗長構成とすることなく、デバイスの運用を中断せずに機能の更新が可能となると共に、冗長分のコスト及び消費電力を削減できるプログラマブルロジックデバイス、カード及び伝送装置を提供する。
【解決手段】 ＦＰＧＡ１０は、入力される入力信号を複数に分配し、論理ブロックに既に構成された論理回路１及び論理ブロックに新規に構成される新規な論理回路１１に対して、分配された信号を出力する分配回路部２と、論理回路１及び新規な論理回路１１からの各出力信号のうちいずれかを選択するセレクタ回路部３と、新規な論理回路１１に出力信号を出力するように分配回路部２を制御すると共に、新規な論理回路１１からの出力信号を出力するようにセレクタ回路部３を制御する切り替え制御部４と、を備える。 （もっと読む）