【課題】ＵＶＬＯ機能を内蔵したドライバ装置を提供する。
【解決手段】電源に接続された第１のスイッチ素子と、前記第１のスイッチ素子と直列接続された第２と、第３と、前記第３のスイッチ素子と並列接続された第４のスイッチ素子と、一端が前記第３及び第４のスイッチ素子に接続され、他端が前記第１のスイッチ素子の制御電極に接続された第１の抵抗と、前記第１の抵抗を介して前記第３のスイッチ素子の負荷となるカレントミラーと、前記カレントミラーに電流を流す放電回路と、外部から入力信号を受けて、前記第２と第３のスイッチ素子を介して前記第１のスイッチ素子と、を交互にオン、オフするように制御し、かつ、前記放電回路及び前記第４のスイッチ素子を、前記電源が立ち上がるときにオンさせて前記カレントミラーに電流を流すことにより、電源が立ち上がった後は前記第４のスイッチ素子をオフする制御回路を備える。 （もっと読む）

【課題】貫通電流を防止する。
【解決手段】ハイサイドトランジスタ１６およびローサイドトランジスタ１８それぞれのゲート電極３０、４０は、異なる位置に設けられた駆動用コンタクト３２（４２）と検出用コンタクト３４（４４）を介して信号を入出力可能に構成される。ハイサイドドライバ２２は、制御信号Ｓ１が第１レベルであり、かつローサイドトランジスタ１８側の検出用コンタクト４４の信号ＳＬがローレベルのとき、ハイサイドトランジスタ１６側の駆動用コンタクト３２にローレベルを印加する。ローサイドドライバ２４は、制御信号Ｓ１が第２レベルであり、かつハイサイドトランジスタ１６側の検出用コンタクト３４の信号ＳＨがハイレベルのとき、ローサイドトランジスタ１８側の駆動用コンタクト３２にハイレベルを印加する。 （もっと読む）

【課題】電源電圧の変動の影響を低減することが可能なＣＭＯＳバイアス回路を提供する。
【解決手段】ＣＭＯＳバイアス回路は、起動回路と、被起動回路部と、を備え、起動電流供給部は、第１の端子に一端が接続された第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタの他端に一端が接続され第１の電流を出力する第１の電流供給回路と、を含み、起動電流停止制御部は、内部電流をカレントミラーした停止制御電流を第１のＭＯＳトランジスタの他端に供給し、被起動回路部は、内部電流が第１の電流値以上のときは内部電流を第２の電流値まで増加させ、起動電流が零ならば内部電流を第２の電流値で安定させ、零より大きい起動電流に応じて内部電流を第１の電流値以上に増加させる。 （もっと読む）

【課題】基板上での回路部品のレイアウトが相違しても差動信号の適正な伝達が可能なＬＶＤＳドライバ、ＬＶＤＳ回路、ＬＶＤＳ回路の抵抗値調整方法およびＬＶＤＳ回路の電流値調整方法を得ること。
【解決手段】ＬＶＤＳドライバ２１とＬＶＤＳレシーバ２２を接続する第１の信号線２１ｅと、第２の信号線２１ｆの間に送信側抵抗値設定手段２１ｇを配置して、この抵抗値をスイッチ手段のオン・オフによって適正な値に設定し、レイアウトの相違に対処できる。電流源２１ａの流す電流値を同様に抵抗で調整することで電流消費の低減も可能になる。 （もっと読む）

【課題】差動アンプ回路の出力信号の出力をより正確に制御することが可能な半導体集積回路を提供する。
【解決手段】半導体集積回路は、第４のＭＯＳトランジスタと第５のＭＯＳトランジスタとの間の接点の第１の電圧に応じた信号とイネーブル信号とが入力され、イネーブル信号が第１のレベルであり且つ第１の電圧が規定電圧以上の場合に差動アンプ回路の出力信号を出力端子に出力するための第１の信号を出力し、イネーブル信号が第２のレベルまたは第１の電圧が規定電圧未満の場合に第２の信号を出力する演算回路と、差動アンプ回路の出力信号と演算回路が出力した信号とが入力され、第１の信号が入力された場合には、出力信号を出力端子に出力し、第２の信号が入力された場合には、出力端子へ或る論理に固定した信号を出力する出力バッファ回路と、を備える。 （もっと読む）

【課題】高速動作しつつ、良好な信号を出力することができるコンパレータ回路及びＬＶＤＳレシーバを提供する。
【解決手段】コンパレータ回路２０を構成する増幅部５２は、カスケード接続された複数のインバータ回路を有する。複数のインバータ回路５３〜５５のうち初段のインバータ回路５３に帰還抵抗Ｒ１を設けると共に、この初段のインバータ回路５３の入力ノードｔ１と出力ノードｔ２に双方向ダイオードとして機能させたトランジスタＱ３３，Ｑ３４を接続する。 （もっと読む）

【課題】ラッチ回路およびフリップフロップ回路のソフトエラー耐性の向上。
【解決手段】複数の回路ユニットIV1-IV4を有し、複数の回路ユニットの出力が他の反転回路の入力にフィードバックされ、２以上の入力端子1,2を有するデータ保持回路11と、２以上のクロックCK01,XCK01;CK02,XCK02にそれぞれ同期して、データ保持回路の２以上の入力端子に入力信号を入力する２以上の入力回路TG1,TG2と、を備え、データ保持回路は、２以上の入力端子に同時に入力信号Dinが入力されかつ２以上のクロックが同時に変化した時のみ、２以上の入力端子に正帰還がかかる。 （もっと読む）

【課題】出力電圧信号の振幅を十分にとれない場合があった。
【解決手段】本発明は、参照電圧を入力する第１、第２の端子と、基準電圧を入力する第３の端子と、検出すべき電圧を入力する第４の端子と、参照電圧の電位差に応じた電流をそれぞれ流す第１、第２のトランジスタ（以下、Ｔｒ）と、第１のＴｒと直列接続される第３のＴｒと、第２のＴｒと直列接続される第４のＴｒと、第３のＴｒの流す電流に応じたミラー電流を流す第５のＴｒと、第４のＴｒの流す電流に応じたミラー電流を流す第６のＴｒと、第６のＴｒと第４の端子との間に接続される第７のＴｒと、第５のＴｒと第３の端子との間に接続され、第７のＴｒの流す電流に応じたミラー電流を流す第８のＴｒと、を有し、第５、第８のＴｒの中間ノードの電圧に応じた電圧を出力信号として出力するコンパレータ回路である。 （もっと読む）

【課題】パワートランジスタの誤動作を防止する。
【解決手段】パワートランジスタＭ１は、出力端子ＰＯＵＴと電源端子ＰＶＣＣの間に設けられる。プリドライバ１０は、電源端子ＰＶＤＤと第２端子Ｐ２の間に直列に接続され、制御信号Ｓ１に応じて相補的にオン、オフが制御されるハイサイドトランジスタＭ２およびローサイドトランジスタＭ３を含み、２つのトランジスタの接続点の電位を、パワートランジスタＭ１の制御端子に出力する。定電圧回路２０は、第２端子Ｐ２を所定の電圧ＶＬ（＝Ｖｒｅｆ）に安定化させる。定電圧回路２０の出力トランジスタＭ４は、第２端子Ｐ２と接地端子ＰＧＮＤの間に設けられる。差動アンプ２４は、第２端子Ｐ２の電位ＶＬが所定の目標値Ｖｒｅｆに近づくように、出力トランジスタＭ４の制御端子の電圧Ｖｇ４を調節する。フィードバックキャパシタＣ１は、第２端子Ｐ２と出力トランジスタＭ４の制御端子の間に設けられる。 （もっと読む）

出力バッファを迅速に安定化するシステム及び方法。差動駆動回路は、差動入力信号を受け取り、該入力信号に基づいて差動出力を生成する増幅段を備える。差動出力は、通常は電源の２分の１の値に基づいた対応するコモンモード（ＣＭ）電圧レベルを有する。コモンモード・フィードバックバッファ（ＣＭＦＢ）段は、ＣＭ電圧レベルの変化を検出し、当該ＣＭ電圧レベルを、超高速バス周波数に基づく超高速整定時間内の所望の値に回復させる。ＣＭＦＢ段は、単一のデバイスだけを備えたトポロジーを利用する。１つの実施形態において、この単一デバイスは、トランスインピーダンス段として利用されるＮＭＯＳトランジスタである。回路バイアス段及びＣＭＦＢ段内のシャントキャパシタによって安定性が提供される。 （もっと読む）

【課題】ゲート誘導ドレーン漏れ電流を下げることができる記憶体制御器及び復号器を提供する。
【解決手段】本発明は記憶体制御器及び復号器を提供する。復号器は第一乃至第四トランジスタを含む。第一乃至第四トランジスタのゲートはそれぞれ第一乃至第四制御信号に接続される。第一トランジスタの第一端と第二端はそれぞれ第一電圧と第二トランジスタの第一端に接続される。第三、第四トランジスタの第一端と第二端はそれぞれ第二トランジスタの第二端と第二電圧に接続される。第一、第二トランジスタがオフされるときは、第二制御信号の電圧が第一制御信号の電圧より小さい。これにより、ゲート誘導ドレーン漏れ電流を下げることができる。 （もっと読む）

【課題】必要とするキャパシタの数を削減し、且つ電源電圧が低下しても基準電圧回路から出力する基準電圧の変動を防止できるようにする。
【解決手段】電源投入時に定電流回路１０に起動電流を供給するキャパシタＣ１と、該キャパシタＣ１に流れる起動電流を入力しそのミラー電流が出力するカレントミラー回路（ＭＮ３１，ＭＮ３２）とを設ける。そして、該カレントミラー回路の出力電流を基準電圧回路２０に起動電流として供給する。 （もっと読む）

【課題】基盤電位をモニターして、確実にラッチアップをリセットできる機能を有する半導体集積装置を提供する。
【解決手段】第１導電型の半導体基板１１の第２導電型のウェル層１２に形成された第１チャネルＭＯＳトランジスタＰ１と、半導体基板１１に形成され、基準電位ＧＮＤに接続された第２導電型の半導体層１４と、半導体基板１１の基盤電位ＶＥＥと基準電位ＧＮＤとの電位差をモニターし、不純物拡散層１３ａと、ウェル層１２と、半導体基板１１と、半導体層１４とにより付随的に形成される寄生サイリスタが導通することにより生じるラッチアップを検出するための検出手段１５と、基準電位ＧＮＤと基盤電位ＶＥＥとの間に接続され、検出手段１５の出力信号Ｖｏｕｔに応じて基準電位ＧＮＤと基盤電位ＶＥＥとを同電位にし、寄生サイリスタの導通を阻止してラッチアップを解消するためのスイッチ手段１６と、を具備する。 （もっと読む）

【課題】Ｉ２Ｃバスインターフェイスを介して高電源電圧の半導体集積装置からのデータ
を確実に受信できる信号入力回路を備えた低電源電圧の半導体集積装置を提供する。
【解決手段】第１電圧Ｖ１または第１電圧Ｖ１より高い第２電圧Ｖ２の振幅を有する第１
信号Ｓ１がやり取りされる信号線１１に接続され、第１信号Ｓ１を第１電圧Ｖ１より低い
第３電圧Ｖ３の振幅を有する第２信号Ｓ２に変換して出力する電圧変換回路１２と、第１
入力端子１３ａに第２信号Ｓ２が入力され、第２入力端子１３ｂに基準電圧Ｖｒｅｆが入
力され、第２信号Ｓ２を基準電圧Ｖｒｅｆと比較して、出力電圧Ｖｏｕｔを出力するコン
パレータ１３と、第１基準電圧Ｖｒｅｆ１および第２基準電圧Ｖｒｅｆ２を生成し、出力
電圧Ｖｏｕｔに応じて第１基準電圧Ｖｒｅｆ１または第２基準電圧Ｖｒｅｆ２を選択し、
基準電圧Ｖｒｅｆとして出力する基準電圧発生回路１４と、を具備する。 （もっと読む）

【課題】 グランド端子がオープン状態となった場合であっても、グランド端子以外の端子の電位に応じて、内部回路の動作／非動作が決定されてしまうような不都合が生じないようにする。
【解決手段】 集積回路装置は、内部回路２００と、グランド端子ＴＧと、内部回路が動作している期間の少なくとも一部の期間においてグランドレベルとなる第１信号ＳＧ１が供給される第１端子Ｔ１と、第１端子Ｔ１の電圧と、グランド端子ＴＧの電圧とを比較することによって、グランド端子ＴＧのオープン状態を検出する検出回路２０と、検出回路２０によってグランド端子ＴＧのオープン状態が検出されると、内部回路２００をリセットまたはディスエーブル状態に設定する設定回路３０と、を含む。 （もっと読む）

【課題】出力ドライバ回路の提供
【解決手段】プルアップコード信号、プルダウンコード信号、プリドライバ選択信号及びリード制御信号を受信してプルアップ制御信号及びプルダウン制御信号を生成するプリドライバ制御信号生成部と、前記プルアップ制御信号及び前記プルダウン制御信号に応答して駆動され、内部データを受信してプルアップ駆動信号及びプルダウン駆動信号を駆動するプリドライバと、前記プルアップ駆動信号及び前記プルダウン駆動信号を受信して、ＤＱパッドに出力される出力データを駆動するドライバと、を含んでなり、前記プルアップ制御信号及び前記プルダウン制御信号は、リード動作区間で前記プリドライバが選択され、既設定された前記コード信号の組合せが入力される場合にイネーブルされる構成とした。 （もっと読む）

内部部分に接続されている端子を有する半導体デバイスにおいて、そのデバイスの端子用のオンダイ終端を提供するための終端回路。この終端回路は、端子と電源の間に接続された、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含む複数のトランジスタと、NMOSトランジスタのそれぞれのゲートを対応するNMOSゲート電圧でドライブし、PMOSトランジスタのそれぞれのゲートを対応するPMOSゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合にトランジスタを動作のオーム領域におくようにNMOSゲート電圧およびPMOSゲート電圧を制御するように構成されている、制御回路とを含む。電源は、上記NMOSゲート電圧のそれぞれより小さく、上記PMOSゲート電圧のそれぞれより大きい電圧を供給する。
（もっと読む）

【課題】出力バッファのインピーダンス調整を行う半導体装置を提供する。
【解決手段】制御回路１は、外部からの読み出しまたは書き込みコマンドに応じてＤＱイネーブル信号を発生する。コマンドラッチ回路２Ａは、外部からのコマンド信号（ＺＱコマンド）に応じて、ＺＱＥｎａｂｌｅ信号を発生する。ＺＱ調整回路３は、ＺＱＥｎａｂｌｅ信号が入力されると、内部に設けられたレプリカ回路のインピーダンス調整を始める。ＺＱ調整回路３は、ＤＱイネーブル信号が入力される期間中は、インピーダンス調整結果であるドライバコードのＤＱ回路４への出力を禁止する。 （もっと読む）

【課題】インピーダンス不整合を生じさせることなく、シンボル間干渉によるデータウィンドウの悪化を防止し、安定した高速動作を実現する。
【解決手段】半導体装置は、シリアルデータのデータ間論理比較を行って比較結果を生成する比較手段と、前記シリアルデータに基づいて生成される出力信号のスルーレートを、前記比較結果に基づいて制御するスルーレート制御手段と、を有している。 （もっと読む）

【課題】高速で省電力のレベルコンバータ回路を提供する。
【解決手段】基準電圧にそれぞれのソースが接続され入力信号とその反転信号である反転入力信号とがそれぞれのゲートに供給される第１及び第２の第１導電型トランジスタを有し，基準電圧と前記高電源電圧とを有する第１の信号とその反転信号である第１の反転信号とを生成する論理反転部と，低電源電圧にそれぞれのソースが接続され第１の信号と第１の反転信号とがそれぞれのゲートに供給される第３及び第４の第２導電型トランジスタを有し，第３または第４の第２導電型トランジスタが導通して出力端子に出力信号の前記高電源電圧を生成する信号出力部と，第１及び第２の第１導電型トランジスタと第３及び第４の第２導電型トランジスタとの間にそれぞれ設けられた第５及び第６のトランジスタを有するスイッチ部とを有する。 （もっと読む）