【課題】従来技術の半導体集積回路では、電源遮断領域において発生する電圧降下等を抑制することができないという問題があった。
【解決手段】本発明にかかる半導体集積回路は、高電位側電源ライン１４及び低電位側電源ライン１５と、部分電源ライン１３ａ，１３ｂと、高電位側電源ライン１４と部分電源ライン１３ａとの間に設けられた電源スイッチＳＷＡ１〜ＳＷＡｍと、部分電源ライン１３ａと低電位側電源ライン１５との間に設けられた内部回路１２ａと、高電位側電源ライン１４と部分電源ライン１３ｂとの間に設けられた電源スイッチＳＷＢ１〜ＳＷＢｎと、部分電源ライン１３ｂと低電位側電源ライン１５との間に設けられた内部回路１２ｂと、部分電源ライン１３ａ，１３ｂ間に設けられ、電源スイッチＳＷＡ１〜ＳＷＡｍ，ＳＷＢ１〜ＳＷＢｎがオンの場合にオンに制御される電源スイッチＳＷＸ１〜ＳＷＸｐと、を備える。 （もっと読む）

【課題】ゲート線駆動回路の領域を効率よく利用できると共に、ゲート線選択信号の立ち上がり速度の低下（立ち上がり遅延）を防止できる電気光学装置、並びに、それに適した単一導電型のトランジスタで構成されたシフトレジスタ回路を提供する。
【解決手段】ゲート線駆動回路３０は、複数のゲート線ＧＬの奇数行を駆動する奇数ドライバ３０ａと、偶数行を駆動する偶数ドライバ３０ｂとから成る。奇数および偶数ドライバ３０ａ，３０ｂの単位シフトレジスタＳＲの各々は、２行前の選択信号Ｇ_k-2を受け、その２水平期間遅れて自己の選択信号Ｇ_kを活性化させる。偶数ドライバ３０ｂのスタートパルスＳＰ１は、奇数ドライバ３０ａのスタートパルスＳＰ２よりも１水平期間だけ位相が遅れている。 （もっと読む）

【課題】第１の伝送路及び第２の伝送路間のＤｕｔｙ比の高精度化を実現できる終端抵抗調整回路、及び半導体集積回路を提供する。
【解決手段】本発明に係る終端抵抗調整回路７１は、差動入力信号の第１及び第２の伝送路２１、２２それぞれに挿入され、制御信号に応じて抵抗値が調整される終端抵抗郡１，２と、第１及び第２の伝送路２１、２２の内、少なくともいずれかの伝送路であって、終端抵抗郡１，２の後段に挿入され、終端抵抗郡１、２を介して接続する伝送路の電位の調整を行う可変抵抗郡３と、可変抵抗郡３の後段、若しくは、当該可変抵抗郡３が配設されていない場合には終端抵抗郡１，２の後段に挿入され、第１及び第２の伝送路２１、２２の電位差を比較する比較器４と、比較結果に基づいて可変抵抗郡３の抵抗値を制御することによって伝送路の電位を調整する伝送路電位調整部５と、を備える。 （もっと読む）

【課題】自身の電源電位より高い電位のみならず、自身の接地電位ＧＮＤより低い電位が印加されても、トランジスタ素子の破壊や、電流の流れ込み、流れ出しを防止することを目的としている。
【解決手段】出力端子から当該出力回路への電流の流れ込みを防止する第一のリーク電流防止回路と、当該出力回路から前記出力端子への電流の流れ出しを防止する第二のリーク電流防止回路と、前記出力端子に当該出力回路の電源電圧よりも高い電圧が印加されたとき、前記第一のリーク電圧防止回路を動作させ、前記出力端子に接地電圧よりも低い電圧が印加されたとき、前記第二のリーク電流防止回路を動作させる選択回路と、を有する。 （もっと読む）

【課題】回路シミュレーションをすることなくスリープ状態からアクティブ状態への遷移時における、ラッシュカレントの発生を抑える半導体装置を提供する。
【解決手段】半導体装置は、複数のブロックに分割された内部回路と、各々の内部回路と電源線またはグランド線との間にそれぞれ接続されたスイッチ回路と、各々の内部回路と対応する各々のスイッチ回路との接続点に接続された制御信号生成回路とを備える。初段のスイッチ回路は、外部から入力されるスリープ信号によりオン／オフが制御され、２段目以降のスイッチ回路は、それぞれ、前段の制御信号生成回路が前段のスイッチ回路のオン／オフにより対応する接続点の電位の変化を検出して生成する制御信号により、初段のスイッチ回路と同じ状態にオン／オフが制御されることにより、上記課題を解決する。 （もっと読む）

【課題】 波形整形のための信号処理機能を有するインターフェイス回路において、波形整形のために付加される回路の影響で、消費電力が大きくなってしまう。また、システム内では複数の基板がバックプレーンに接続されるため、距離が近いものから遠いものまでが混在することになるが、距離に応じて基板を換えるわけではなく、共通の基板を用いるため、インターフェイス回路は最も遠い場合に対応する構成で準備する必要がある。すなわち、最も距離が長いものに対応した波形整形回路を準備し、それらを伝送距離が短い場所でも使用することになり、全体の消費電力が増大するという問題が生じる。
【解決手段】 本発明のインターフェイス回路は、波形整形回路の一部または全ての動作を停止させる。これにより、伝送距離に応じて、インターフェイス回路内の波形整形回路の動作範囲の切りかえを可能とし、波形整形回路の中の動作範囲を制限することができ、インターフェイス回路、インターフェイス回路を含むＬＳＩやサーバ装置の消費電力を低減できる。 （もっと読む）

【課題】スリープ状態の論理回路ブロックにおける寄生容量を用いることにより、電源共振雑音などの電源ノイズを大幅に低減する。
【解決手段】電源ノイズ測定回路９によって電源電圧ＶＤＤをモニタし、電源電圧ＶＤＤが任意の基準電圧以上となると、制御信号ＣＯＮを出力し、スイッチコントローラ８は、仮想基準電位ＶＳＳＡに蓄積された電荷を放出し、その後、任意の期間が経過すると、仮想基準電位ＶＳＳＡに電荷を蓄積するようにスイッチ部６を制御することによって、基準電位ＶＳＳ、および電源電圧ＶＤＤの電位を下降／上昇させ、電源電圧ＶＤＤの電源共振雑音をキャンセルする。 （もっと読む）

【課題】動作電圧を制御してプロセスばらつきを補償する条件で設計した半導体集積回路の起動問題を解消する。
【解決手段】本発明による半導体集積回路は、プロセスばらつきに対して第１のコーナー条件で設計された第１回路部１と、第１の条件より狭い第２のコーナー条件で設計された第２回路部２と、第１回路部１における遅延量に応じて、第１回路部１及び第２回路部２に供給する動作電圧を変更し、動作電圧の変化による遅延特性が第２コーナー条件における遅延特性に適合した場合、第２回路２を起動する制御部１２とを具備する。 （もっと読む）

【課題】オフ歪みを低減した半導体スイッチを提供する。
【解決手段】負の第１の電位を生成する電圧生成回路と、外部から入力される端子切替信号に応じて前記第１の電位を変化させる電圧制御回路と、電源電圧または電源電圧よりも高い正の第２の電位と前記第１の電位とが供給され、前記端子切替信号を入力し前記端子切替信号に基づいて前記第１の電位及び前記第２の電位の少なくとも一方を出力する駆動回路と、ＳＯＩ基板に設けられ、前記駆動回路の出力により端子間の接続を切り替えるスイッチ部と、を備えたことを特徴とする半導体スイッチが提供される。 （もっと読む）

【課題】消費電力低下および速度向上が可能なレベルシフト回路を提供する。
【解決手段】レベルシフト回路２は、第１入力端子１１、第２入力端子１２、第１出力端子２１、第２出力端子２２、第１ＰＭＯＳトランジスタ３１、第２ＰＭＯＳトランジスタ３２、第１ＮＭＯＳトランジスタ４１、第２ＮＭＯＳトランジスタ４２、第１ブートストラップ回路５１および第２ブートストラップ回路５２を備える。第１ブートストラップ回路５１は、第１充電用スイッチ５１１，第１転送用スイッチ５１２，第１容量部５１３および第１インバータ回路５１４を含む。第２ブートストラップ回路５２は、第２充電用スイッチ５２１，第２転送用スイッチ５２２，第２容量部５２３および第２インバータ回路５２４を含む。 （もっと読む）

【課題】
内部回路の一部の回路が起動または停止したときに内部電源電圧の変動が緩和されるようにした集積回路を提供する。
【解決手段】
電源が供給される集積回路において，電源が供給され内部電源を内部に供給する電源配線と，内部電源を供給される第１及び第２の内部回路と，第２の内部回路を非動作状態から動作状態に制御するイネーブル信号を第２の内部回路に供給するイネーブル信号供給回路とを有し，イネーブル信号供給回路は，イネーブル信号が非動作状態から動作状態に変化したときに動作状態の期間を間欠的に発生する調整イネーブル信号を生成し第２の内部回路に供給する。 （もっと読む）

【課題】省電力化および信頼性の向上、または小面積化を実現可能な半導体装置を提供する。
【解決手段】電源遮断が行われない内部電源Ｖｉｎｔ０と電源遮断が行われる内部電源Ｖｉｎｔ１との間を接続する電源スイッチＳＷと、電源遮断が行われる内部電源Ｖｉｎｔ１の電圧を判定する内部電圧判定回路ＶＩＮＴＤＥＴを設ける。電源遮断が行われる内部電源Ｖｉｎｔ１は、外部電源Ｖｅｘｔからレギュレータ回路ＶＲＥＧを用いて生成する。Ｖｉｎｔ１の電源遮断時は、ＳＷをオフにし、ＶＲＥＧのオフおよびＶＲＥＧ出力の接地電位ＧＮＤへのショートを行い、Ｖｉｎｔ１の電源復帰時は、ＶＲＥＧのオンおよびショートの解除を行い、上昇したＶｉｎｔ１の電圧をＶＩＮＴＤＥＴで判定した上で回路ブロックＢＬＫ１の動作開始およびＳＷのオンを行う。 （もっと読む）

【課題】
内部電源回路からの内部電源電圧が安定状態となり、レベルシフタの入力が適正となった後に、レベルシフタを活性化させるパワーダウンモードの復帰シーケンスを備えた電子回路を提供する。
【解決手段】
電源電圧からシステム電圧を発生するシステム電圧発生回路１０と、システム電圧を供給されて動作する内部回路３０と、入出力回路２４と、内部回路からの信号を入力し、電源電圧の電圧レベルに変換し入出力回路へ出力するレベルシフタ２３と、レベルシフタを制御する制御回路４０とを備え、システム電圧発生回路１０が停止状態から動作状態へ移行するとき、制御回路は内部回路が動作状態であることを判定する第１の判定手段４１と、システム電圧が所定値に達したか、または所定値に収束したかを判定する第２の判定手段４２とを備え、双方の判定手段の結果に基づいてレベルシフタを活性化する構成とした。 （もっと読む）

【課題】不定伝播防止回路が故障している場合に、不定伝播防止回路の故障の影響を電源遮断対象外回路に与えないようにすること。
【解決手段】半導体装置は、動作しない期間に電源供給が遮断される電源遮断対象回路Ｍ１と、電源供給が遮断されることがない電源遮断対象外回路Ｍ５と、電源遮断対象回路Ｍ１の電源供給を遮断するための信号が電源遮断対象外回路Ｍ５へ不定伝播するのを防止する不定伝播防止回路Ｍ３と、不定伝播防止回路Ｍ３から出力された信号のレベルが固定された状態であるか否かを判定し、固定された状態でない場合には、信号をあらかじめ設定した基準信号と切り替える故障検出・故障回避制御回路Ｍ４と、故障検出・故障回避制御回路Ｍ４から出力された信号に基づいて、電源遮断対象回路の電源供給状態を制御する電源制御回路Ｍ６と、を備える。 （もっと読む）

【課題】小振幅信号を高速に増幅して出力し、かつ、消費電力の少ないアンプを備える半導体装置を提供する。
【解決手段】クロックに同期してデータが更新される小振幅信号を受信するアンプ部と、アンプ部の出力に接続された出力部と、を備え、アンプ部はクロックに同期して小振幅信号の論理レベルが遷移しうるタイミングで電流源の電流を増加し、遷移しないタイミングで電流を減少する。出力部はクロックに同期してアンプ部の出力データの論理レベルが遷移しうるタイミングで出力インピーダンスを低下させて高速に負荷を駆動すると共に、論理レベルが遷移しないタイミングで出力インピーダンスを増加させて貫通電流が流れることを防ぐ。 （もっと読む）

【課題】スタンバイ時における半導体装置の消費電力を低減する。
【解決手段】電源線ＶＤＤＴＬ，ＶＳＳＴＬ間に接続された回路ブロック１０Ａと、電源線ＶＤＤＴＬ，ＶＳＳＬ間又は電源線ＶＤＤＬ，ＶＳＳＴＬ間に接続された回路ブロック１０Ａの出力信号を受ける論理回路１０Ｂ−１と、電源線ＶＤＤＬ，ＶＳＳＬ間に接続された論理回路１０Ｂ−１の出力信号を受ける回路ブロック２０と、を備える。電源線ＶＤＤＴＬ，ＶＳＳＴＬ間には、アクティブ状態においては第１の電圧、スタンバイ状態においては第１の電圧よりも低い第２の電圧が供給され、電源線ＶＤＤＬ，ＶＳＳＬ間には、アクティブ状態及びスタンバイ状態のいずれにおいても第１の電圧が供給される。これにより、サブシュレッショルド電流低減を維持しつつ、クリティカルパスの高速化を実現することが可能となる。 （もっと読む）

【課題】フリーホイールダイオードを用いることなく、より低い電圧のアンダーシュートでも低減できるリンギング抑制回路を提供する。
【解決手段】電源と信号線１２Ｐとの間に接続されるＮチャネルＭＯＳＦＥＴ１９と、信号線１２Ｍとグランドとの間に接続されるＰチャネルＭＯＳＦＥＴ２０とを備え、リンギング抑制回路１８は、信号線１２Ｐ，１２Ｍの電位と、それぞれに対応するＮチャネルＭＯＳＦＥＴ１９，ＰチャネルＭＯＳＦＥＴ２０のゲートに付与される電位との差に応じてＮチャネルＭＯＳＦＥＴ１９及びＰチャネルＭＯＳＦＥＴ２０をオンさせて、信号線１２Ｐ，１２Ｍに発生しようとするリンギングの抑制を図る。 （もっと読む）

【課題】複数の入力信号が、競合回路を経由してメモリセルアレイに入力される半導体装置において、記憶容量の異なる複数のメモリマクロに対してそれぞれ異なる基本セルを用意することなく、データ・セットアップタイム、データ・ホールドタイムを変えずに、メモリマクロを自動設計できる半導体装置を提供する。
【解決手段】各々の入力信号は、それぞれ遅延回路を経由して競合回路に接続され、遅延回路はＰチャンネル及びＮチャンネルのクロックゲートを備えたクロックインバータで構成され、Ｐチャンネルクロックゲートのゲートは抵抗を経由して電源に、Ｎチャンネルクロックゲートのゲートは抵抗を経由して接地に、Ｐチャンネルクロックゲートのゲートは全てノードＡに接続され、ノードＡから抵抗を経由して接地に接続され、Ｎチャンネルクロックゲートのゲートは全てノードＢに接続され、ノードＢから抵抗を経由して電源に接続されたことを特徴とする。 （もっと読む）

【課題】プリエンファシス機能を有する出力回路において、デエンファシス時における差動出力信号のコモンモード電圧のプリエンファシス時のコモンモード電圧からの変動を抑制する。
【解決手段】入力信号とその相補信号とを差動入力して差動出力し、差動出力信号のうち高電位側の出力信号にデエンファシスをかける際に、当該デエンファシス電流を供給するトランジスタ（Ｎ３、Ｎ４）に流れる電流を絞る回路（Ｎ５、Ｎ６、Ｒ３）を備え、デエンファシス時の前記出力信号のハイレベルの前記出力信号のプリエンファシス時のハイレベルからの変化量を縮減させ、デエンファシス時の前記差動出力信号のコモンモード電圧をプリエンファシス時のコモンモード電圧に近づける。 （もっと読む）

【課題】チップの製造プロセスの微細化にともなって各種リーク電流（サブスレッショルドリーク電流、ゲートトンネルリーク電流、GIDL(Gate-Induced Drain Leakage)電流などの接合リーク電流）が増大している。それらのリーク電流はチップの消費電流を増加する。
【解決手段】第１回路ブロックと、前記第１回路ブロックに接続される第１電源線及び第２電源線と、前記第１電源線と第１電位を供給する第１電位点とを接続するための第１トランジスタと、前記第１トランジスタのゲートに接続される第１駆動回路と、前記第１駆動回路より駆動力の大きい第２駆動回路とを有し、第１の状態から前記第１の状態よりも前記第１電源線と前記第２電源線の間の電位差が大きい第２の状態へ遷移する場合に、第１の期間において前記第１トランジスタを前記第１駆動回路によって駆動し、その後第２の期間において前記第１トランジスタを前記第２駆動回路によって駆動する。 （もっと読む）