【課題】ＭＴＣＭＯＳ回路を用いた半導体デバイス回路において、アクセススピードを損なわず、スタンバイ電流が少なく、スタンバイ状態からの復帰が早い半導体デバイス回路を提供する。
【解決手段】第１のＰＭＯＳＦＥＴと第１のＮＭＯＳＦＥＴとを含む機能回路を備えた半導体デバイス回路において、アクティブモード時に第１のＰＭＯＳＦＥＴを電源電圧源に接続し、スタンバイモード時に電源電圧源に接続しないように制御する第２のＰＭＯＳＦＥＴと、アクティブモード時に第１のＮＭＯＳＦＥＴを接地側電圧源に接続し、スタンバイモード時に接地側電圧源に接続しないように制御する第２のＮＭＯＳＦＥＴと、電源電圧源に接続されかつ第１のＰＭＯＳＦＥＴに並列に接続されその出力信号を保持する第３のＰＭＯＳＦＥＴと、接地側電圧源に接続されかつ第１のＮＭＯＳＦＥＴに並列に接続されその出力信号を保持する第３のＮＭＯＳＦＥＴとを備えた。 （もっと読む）

【課題】スタンバイ状態への設定と解除が頻繁に繰り返されることにより、消費電力が増大することを避けることのできる半導体装置を提供する。
【解決手段】内部回路５０と、第１制御信号を受けて内部回路への電源供給を制御する電源制御回路４０と、第２制御信号を受けて第１制御信号を出力する制御信号発生回路３０と、を備え、制御信号発生回路３０は、第２制御信号の非活性期間が第１の期間未満であるときに第１制御信号を非活性状態とせず、第１の期間以上であるときに第１制御信号を非活性状態とする。 （もっと読む）

【課題】高速インターフェースのＡＣ特性を測定する場合において、簡単な回路構成で信号種による差動入力回路での遅延時間差の発生をなくして、安価で低速なＬＳＩ検査装置で測定を行うことができる半導体集積装置を提供する。
【解決手段】第１、第２の差動入力回路１３、２０を含むデータ入出力を行う高速インターフェース回路を備えた半導体集積装置において、第１、第２の差動入力回路１３、２０の一方の入力側にデータ入力又は基準電圧のいずれか一方を選択入力するための選択器２２を有し、ＡＣ特性を測定するテストモード時は、選択器２２による入力選択により第１、第２の差動入力回路１３、２０の一方の入力側へ基準電圧を入力し、第１、第２の差動入力回路の他方の入力側へ高速インターフェース回路からの出力データを入力する。 （もっと読む）

【課題】出力モードを切り換えることにより効率的な通信ができる回路装置及びシステム等を提供すること。
【解決手段】回路装置１００は、バスＨＢＳを介してホスト装置２００に信号を出力する出力回路１１０と、出力回路１１０を制御する出力制御回路１２０とを含む。出力回路１１０は、出力ノードＮＱと第１の電源ノードＶＳＳとの間に設けられる第１の導電型のトランジスターＴＮと、出力ノードＮＱと第２の電源ノードＶＤＤとの間に設けられる第２の導電型のトランジスターＴＰとを含む。出力制御回路１２０は、第１の出力モードでは、第１の導電型のトランジスターＴＮ及び第２の導電型のトランジスターＴＰのいずれか一方をオフにし、他方をオン・オフする制御を行い、第２の出力モードでは、第１の導電型のトランジスターＴＮ及び第２の導電型のトランジスターＴＰを排他的にオン・オフする制御を行う。 （もっと読む）

【課題】ＴＦＴ特性のばらつきにかかわらず画像ムラがなく、高精細・高解像度の良好な画像を得ることができる半導体表示装置の駆動回路および半導体表示装置を提供する。
【解決手段】半導体表示装置はソース信号線側駆動回路と、ゲイト信号線側駆動回路とを有し、駆動回路はシフトレジスタ回路からのタイミング信号をバッファする複数のインバータ回路を有するバッファ回路を有し、インバータ回路は複数のインバータ回路を並列に接続して構成される。 （もっと読む）

【課題】高電圧出力トランジスタまたは回路のゲートを駆動するのに必要な電圧に達することができる。
【解決手段】電圧レベル変換回路は、デジタル論理回路と、第１および第２接続部を有するキャパシタであって、第１および第２接続部のうちの一方がデジタル論理信号へ電気的に結合された、少なくとも１つの高電圧キャパシタと、インバータ対であって、インバータ対のうちの少なくとも１つのインバータの出力が、少なくとも１つの高電圧キャパシタの他方の接続部へ電気的に結合された、たすき掛け結合型インバータ対とを備える。高電圧駆動回路は、２つの低電圧入力信号と、２つの信号であって、第１信号が高位側駆動信号であり、第２信号が低位側駆動信号である、２つの高電圧出力信号と、２つのレベル変換部であって、第１レベル変換部が高位側駆動信号に対応し、第２レベル変換部が低位側駆動信号に対応する。 （もっと読む）

【課題】半導体装置の消費電力を削減する。
【解決手段】回路動作スケジュール補正部１４が、回路動作スケジュールを入力し、複数の回路動作期間を連続するように、回路動作期間の開始時刻または終了時刻を補正し、電源スイッチ制御部１５が、補正された回路動作スケジュールにしたがって、回路１１へ電源を供給するか否かを切り替える電源スイッチ１２をオンまたはオフすることで、電源スイッチ１２の動作回数が減少し、電源スイッチ１２をオフからオンする際の、電源復帰時のエネルギー損失が減少し、消費電力が低減される。 （もっと読む）

【課題】 パワーダウンモードを含む複数の動作モードを有する半導体集積回路において、モード切り換えを行うモードコントロール回路の消費電力を少なくする。
【解決手段】 制御電圧ＶＣに基づきパワーダウンを設定するか解除するかの判定を行う回路としてオフセット付き電圧比較器３０Ａを設けた。制御電圧ＶＣがオフセット電圧Ｖ０よりも低く、オフセット付き電圧比較器３０Ａがパワーダウン解除信号ＭＤ０を非アクティブレベルとしている間は、基準電圧発生回路１０Ａを動作させず、制御電圧ＶＣとの比較に用いる基準電圧Ｖ１〜Ｖ３を出力させない。制御電圧ＶＣがオフセット電圧Ｖ０を越えて上昇し、パワーダウン解除信号ＭＤ０がアクティブレベルになったとき、基準電圧発生回路１０Ａを動作させ、基準電圧Ｖ１〜Ｖ３と制御電圧ＶＣとの比較によるモード切り換えを行わせる。 （もっと読む）

【課題】 バスラインにプルアップ抵抗が接続されているか否かに関わらず所望のバス通信動作を得ることができる半導体装置及びそのバス接続方法を提供する。
【解決手段】 バスラインに内部プルダウン抵抗を介してプルダウン電圧を印加し、プルダウン電圧の印加時のバスラインの電圧レベルに応じてバスラインへの半導体装置外の外部プルアップ抵抗の接続があるか否かを判定する外部プルアップ判定手段と、バスラインへの外部プルアップ抵抗の接続がないと判定されたときプルダウン電圧の印加を停止してバスラインに内部プルアップ抵抗を介してプルアップ電圧を印加し、一方、バスラインへの外部プルアップ抵抗の接続があると判定されたときプルダウン電圧の印加を停止する内部プルアップ設定手段と、を備える。 （もっと読む）

【課題】半導体素子の劣化を抑制可能な半導体装置を提供する。
【解決手段】半導体装置４０は、正極４１及び負極４２と、正極４１と負極４２の間に配置される出力電極４３と、正極４１と出力電極４３を接続する正側スイッチング素子５１と、正極４１と出力電極４３を接続し、正側スイッチング素子５１とは電流を逆方向に流す正側ダイオード５２と、負極４２と出力電極４３を接続する負側スイッチング素子６１と、負極４２と出力電極４３を接続し、負側スイッチング素子６１とは電流を逆方向に流す負側ダイオード６２と、を備える。正極４１及び負極４２の電極厚さは、出力電極４３の電極厚さよりも薄く設定される。 （もっと読む）

【課題】データを伝送するデータ伝送回路を提供すること。
【解決手段】データを第１のラインに駆動する第１のドライバと、前記第１のラインに伝達されたデータのパターンを変更するパターン変更部と、該パターン変更部によってパターンが変更されたデータを第２のラインに駆動する第２のドライバと、前記第２のラインに伝達されたデータのパターンを元通りに復元するパターン復元部とを備えることを特徴とする。 （もっと読む）

【課題】 １つの入出力回路により差動信号またはシングルエンド信号を伝達することで、回路規模を削減する。
【解決手段】 入出力回路は、一端が第1の基準電位に結合される第１の負荷と、第１の負荷の他端にドレイン端が結合された第１のＭＯＳトランジスタと、一端が第１の基準電位に結合される第２の負荷と、第２の負荷の他端にドレイン端が結合された第２のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソース端及び第２のＭＯＳトランジスタのソース端との間にソース端またはドレイン端が接続された第３のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソース端と第２の基準電位との間に結合される第１の定電流源と、第２のＭＯＳトランジスタのソース端と第２の基準電位との間に結合される第２の定電流源とを有する。 （もっと読む）

【課題】小面積で広帯域特性及び低位相雑音特性を得ることが可能な同期回路を提供する。
【解決手段】位相検出器１１は、参照信号と帰還信号との位相差を検出する。電圧生成器１２，１３は、位相検出器の出力信号に基づき電圧を発生する。パルス発生器１６は、参照信号に基づきパルス信号を生成する。電圧制御発振器１４は、パルス信号に同期して、発振信号を発振する。分周器１５は、電圧制御発振器からの信号を分周し、帰還信号を生成する。電圧制御発振器１４は、電圧発生回路から供給される電圧レベルをシフトするレベルシフト回路１４ｃと、電圧発生回路からの電圧とレベルシフト回路からのレベルシフトされた電圧により駆動される複数のインバータ回路１４ａ、１４ｂからなるリング発振器とにより構成され、インバータ回路の１つにパルス信号が供給される。 （もっと読む）

【課題】出力信号の波形品質を改善する。
【解決手段】制御部(102)は、スイッチング素子(SW1,SW4)がオン状態であるとともにスイッチング素子(SW2,SW3)がオフ状態である第１の出力状態と、スイッチング素子(SW1,SW4)がオフ状態であるとともにスイッチング素子(SW2,SW3)がオン状態である第２の出力状態とを切り替える。また、制御部(102)は、第１の出力状態から第２の出力状態に切り替える場合には、スイッチング素子(SW2,SW3)をオフ状態からオン状態に切り替えてから可変遅延時間が経過した後に、スイッチング素子(SW1,SW4)をオン状態からオフ状態に切り替える。さらに、制御部(102)は、第２の出力状態から第１の出力状態に切り替える場合には、スイッチング素子(SW1,SW4)をオフ状態からオン状態に切り替えてから可変遅延時間が経過した後に、スイッチング素子(SW2,SW3)をオン状態からオフ状態に切り替える。 （もっと読む）

【課題】高い耐圧を有する入出力バッファ回路を備えた半導体集積回路装置を、中耐圧の素子のみで構成すること。
【解決手段】入出力バッファ回路を備えた半導体集積回路装置であって、入出力バッファ回路は、低スルーレートを実現するための帰還容量素子として、直列に接続された第１の容量素子及び第２の容量素子を有するとともに、第１の容量素子と第２の容量素子との間のノードの電位を入出力モードに応じて調整する電位調整回路を有する。 （もっと読む）

【課題】半導体装置の消費電力を低減する。
【解決手段】内部回路（ＬＫ＃２）の内部ノードに対応して対応の内部ノードの信号をラッチする複数のラッチ回路（Ｆ１−Ｆ７）をテストパス（３０２）に配置する。内部回路のＭＩＳトランジスタは、ラッチ回路のＭＩＳトランジスタよりスタンバイ状態時にゲートトンネル電流が低減される状態に設定される。 （もっと読む）

【課題】データストローブ信号のスルーレートを変更することなくデータストローブ信号のクロスポイントの電位を調整可能な半導体装置を提供する。
【解決手段】半導体装置は、外部クロックに基づき第１内部クロックを発生する発生回路と、第１内部クロックに基づき第２及び第３内部クロックを生成する分割回路であり第３内部クロックの立ち上がり及び立ち下がりの少なくとも一方のタイミングを調整するエッジ調整回路を含む分割回路と、エッジ調整回路にエッジ調整信号を供給する調整情報保持部と、第２内部クロックに応じて第１データストローブ信号を発生し第３内部クロックに応じて第１データストローブ信号と位相が異なる第２データストローブ信号を発生する出力回路を備え、エッジ調整回路はエッジ調整信号に応じて第３内部クロックの立ち上がり及び立ち下がりの少なくとも一方のタイミングを可変に調整する。 （もっと読む）

【課題】メモリアレイのワードライン・ドライバ回路として使用できる、大きくなく、低消費電力の回路を提供する。
【解決手段】半導体・オン・インシュレータ（ＳｅＯＩ）基板上に形成された回路であって、電源電位を印加する為の第１、第２の端子間に第２のチャネル型のトランジスタと直列の第１のチャネル型のトランジスタを含み、トランジスタの各々が薄層におけるドレイン領域およびソース領域と、ソース領域とドレイン領域間に延びるチャネルと、チャネルの上方に配置されたフロント・コントロール・ゲートとを備え、各トランジスタが、トランジスタのチャネルの下方のベース基板に形成され、かつトランジスタの閾値電圧を調整する為にバイアスされうるバック・コントロール・ゲートを有し、トランジスタのうちの少なくとも１つが閾値電圧を十分に調整するバックゲート信号の作用の下、空乏モードで動作するように構成される。 （もっと読む）

【課題】ＦＥＴの閾値電圧の変動に起因するアンプのセンスマージンの低下を防止可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、信号線（ＢＬ）に信号を出力する第１の回路（ＭＣ）と、ＦＥＴ（Ｑ１、Ｑ２、Ｑ３）と、信号線に基準電位を与える第２の回路（Ｑ５）を備えている。ＦＥＴＱ１はノードＮ１の電位と駆動信号ＳＥＴの電位との間の電位差に応じてゲート容量が制御されるゲーテッドダイオードとして機能し、ＦＥＴＱ２は制御信号ＴＧに応じて信号線とノードＮ１との間の接続を制御し、ＦＥＴＱ３はゲートがノードＮ１に接続されノードＮ１の信号電圧を増幅する。導通状態のＦＥＴＱ２を非導通に制御した後、駆動信号ＳＥＴの電位は第１の電位から第２の電位に遷移する。ＦＥＴＱ１の閾値電圧の変動量に対応して少なくとも第１の電位をオフセット制御し、ＦＥＴＱ３のセンス増幅時にＦＥＴＱ１の閾値電圧の変動を補償する。 （もっと読む）

【課題】スタンバイ電流を低減したい回路ブロックに電流の供給を制御するスイッチ回路のレイアウト面積を抑制する。
【解決手段】半導体基板上に、第1方向に延伸する第1及び第2電源線で、第1及び第2電源線は第1方向に直交に配置され、第1電源線に第1電源電位が供給され、第2電源線に第2電源電位が供給される第1及び第2電源線と、第1方向に延伸し、第2方向に配置された第3電源線と、アクティブ時に第1及び第2電源電位の間の第1電源電圧で動作する回路ブロックで、複数の第1導電型の第1トランジスタと複数の第2導電型の第2トランジスタを備え、複数の第1トランジスタの少なくとも1つは第3電源線に接続される回路ブロックと、第1電源線と第3電源線の間に接続され、回路ブロックがアクティブ状態のとき第1及び第3電源線を導通状態として第3電源線に第1電源電位を供給し、スタンバイ状態のとき第1及び第3電源線とを非導通状態とする第３トランジスタとを有する。 （もっと読む）