【課題】ＳＯＩ型の半導体集積回路において電源遮断時の低消費電力及び電源供給時の動作性能向上に資することができる電源遮断制御を可能にする。
【解決手段】本発明に係る半導体集積回路は、第１電源スイッチと、前記第１電源スイッチに直列接続される論理回路を有する。前記論理回路は、順序回路（ＦＦ１，ＦＦ２）及び組み合わせ回路（ＬＯＧ１，ＬＯＧ２）を含み、前記第１電源スイッチと前記組み合わせ回路との間に第２電源スイッチが接続される。第１モードにおいて前記第１電源スイッチをオフ状態に制御し、前記順序回路及び前記組み合わせ回路を非通電状態にし、第２モードにおいて前記第１電源スイッチをオン状態に維持し且つ前記第２電源スイッチをオフ状態に制御し、前記順序回路を通電状態、前記組み合わせ回路を非通電状態にする電源スイッチ制御回路を有する。 （もっと読む）

【課題】作製コストが低減され、かつ歩留まりが向上された半導体装置、および消費電力が低減された半導体装置を提供することである。
【解決手段】第１のトランジスタおよび第２のトランジスタと、第１のトランジスタ群および第２のトランジスタ群を具備し、第１のトランジスタ群は、第３のトランジスタ、第４のトランジスタおよび４の端子を有しており、第２のトランジスタ群は、第５乃至第８のトランジスタおよび４の端子を有しており、第１のトランジスタ、第３のトランジスタ、第６のトランジスタ、第８のトランジスタはｎチャネル型トランジスタが用いられ、第２のトランジスタ、第４のトランジスタ、第５のトランジスタ、第７のトランジスタはｐチャネル型トランジスタが用いられる半導体装置である。 （もっと読む）

【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる信号処理回路の提供する。
【解決手段】入力された信号の位相を反転させて出力する論理素子を２つ（第１の位相反転素子及び第２の位相反転素子）と、第１の選択トランジスタと、第２の選択トランジスタと、を有する記憶素子であって、酸化物半導体層にチャネルが形成されるトランジスタと容量素子との組を２つ（第１のトランジスタと第１の容量素子との組、及び第２のトランジスタと第２の容量素子との組）有する。そして、信号処理回路が有する記憶装置に上記記憶素子を用いる。例えば、信号処理回路が有するレジスタ、キャッシュメモリ等の記憶装置に上記記憶素子を用いる。 （もっと読む）

【課題】半導体装置の制御に好適な制御信号発生回路を提供する。
【解決手段】ジョンソンカウンタ３１は、フリップフロップＦＦ１〜ＦＦ４およびゲート回路４１〜４４を含み、順次入力されるスタート信号ＳＴ１〜ＳＴ４に応答してそれぞれ制御信号Ｃ１〜Ｃ４を「Ｈ」レベルにした後、順次入力されるストップ信号ＳＰ１〜ＳＰ４に応答してそれぞれ制御信号Ｃ１〜Ｃ４を「Ｌ」レベルにする。したがって、多数のフリップフロップを用いることなく、所望の時間間隔で制御信号Ｃ１〜Ｃ４を順次「Ｈ」レベルにし、順次「Ｌ」レベルにすることができる。 （もっと読む）

【課題】新たな構成の半導体装置を提供する。
【解決手段】半導体装置は、ｐ型の第１のトランジスタ、ｎ型の第２のトランジスタ、第３のトランジスタ及び第４のトランジスタを有する。第３のトランジスタのソース又はドレインの一方は、第１の電位を供給することができる機能を有する配線に接続され、他方は、第１のトランジスタのソース又はドレインの一方に接続される。第２のトランジスタのソース又はドレインの一方は、第１のトランジスタのソース又はドレインの他方と接続され、他方は、第４のトランジスタのソース又はドレインの一方に接続される。第４のトランジスタのソース又はドレインの他方は、第１の電位よりも低い第２の電位を供給することができる機能を有する配線に接続される。第３のトランジスタ及び第４のトランジスタのチャネル形成領域には酸化物半導体材料が用いられる。 （もっと読む）

【課題】電源の供給を停止しても、記憶している論理状態が消えない記憶装置を提供する。また、該記憶装置を用いることで、電源供給停止により消費電力を抑えることができる信号処理回路を提供する。
【解決手段】第１乃至第４のノードを有する論理回路と、第１のノード、第２のノード、及び第３のノードと接続された第１の制御回路と、第１のノード、第２のノード、及び第４のノードと接続された第２の制御回路と、第１のノード、第１の制御回路、及び第２の制御回路に接続された第１の記憶回路と、第２のノード、第１の制御回路、及び第２の制御回路に接続された第２の記憶回路と、を有する記憶装置である。 （もっと読む）

【課題】出力インピーダンスを切り替えた場合の出力トランジスタに対する電源配線抵抗等の見かけ上の変動を抑制し、出力インピーダンスを切り替えた際の出力インピーダンスの誤差を低減する。
【解決手段】本発明による半導体装置は、電源端子に接続された電源配線（１０）と、出力端子に接続された信号配線（２０）と、前記電源配線と前記信号配線との間に並列接続された複数のトランジスタ（ＴＰ１〜ＴＰ７，ＴＮ１〜ＴＮ７）と、前記複数のトランジスタのうち、特定のトランジスタ（ＴＰ４，ＴＮ４）を基準として前記電源配線および前記信号配線の長手方向において相互に対照をなす位置関係にあるトランジスタを単位として前記複数のトランジスタを選択的に活性化させる制御回路とを備える。 （もっと読む）

【課題】トランジスタ製造工程をｎｐｎ型の製造工程のみとして、使用可能な化合物半導体の自由度を高め、単相のデジタル信号により外部から出力透過／遮断を切替制御する。
【解決手段】トランジスタとしてｎｐｎ型を用いて構成し、入力バッファ１１で、外部入力された単相切替指示信号１０Ｓを、互いの位相が反転している差動切替指示信号１１Ｓに変換し、発生制御回路１３で、差動切替指示信号１１Ｓに基づいて、制御電圧発生回路１４における制御電圧ＶＣＳの発生を制御するための発生制御信号１３Ｓを出力し、制御電圧発生回路１４で、発生制御信号１３Ｓに基づいて、単相切替指示信号１０Ｓの論理に応じて電圧値が変化する制御電圧ＶＣＳを発生させて出力し、出力回路１５で、入力された差動入力信号ＩＮをインピーダンス変換し差動出力信号ＯＵＴとして出力し、制御電圧ＶＣＳに基づいて当該差動入力信号ＩＮの出力透過／遮断を切り替える。 （もっと読む）

【課題】消費電力を抑えることができる、プログラムユニットを用いた半導体装置を提供する。また、信頼性の高い、プログラムユニットを用いた半導体装置を提供する。さらに集積度の高い、プログラムユニットを用いた半導体装置を提供する。
【解決手段】ＰＬＤ等のロジックセル間の接続構造を変更する機能を有する半導体回路において、ロジックセル間を接続や切断、あるいはロジックセルへの電源の供給を、オフ電流またはリーク電流が小さい絶縁ゲート電界効果型トランジスタを用いたプログラムユニットによって制御する。プログラムユニットにはトランスファーゲート回路を設けてもよい。駆動電圧を下げるため、プログラムユニットには容量素子を設けて、その電位をコンフィギュレーション時と動作期間とで異なるものとしてもよい。 （もっと読む）

【課題】半導体集積回路における消費電力を低減すること。また、半導体集積回路における動作の遅延を低減すること。
【解決手段】記憶回路が有する複数の順序回路のそれぞれにおいて、酸化物半導体によってチャネル形成領域が構成されるトランジスタと、該トランジスタがオフ状態となることによって一方の電極が電気的に接続されたノードが浮遊状態となる容量素子とを設ける。なお、酸化物半導体によってトランジスタのチャネル形成領域が構成されることで、オフ電流（リーク電流）が極めて低いトランジスタを実現することができる。そのため、記憶回路に対して電源電圧が供給されない期間において当該トランジスタをオフ状態とすることで、当該期間における容量素子の一方の電極が電気的に接続されたノードの電位を一定又はほぼ一定に保持することが可能である。その結果、上述した課題を解決することが可能である。 （もっと読む）

【課題】消費電力を抑えることができる記憶回路の提供を目的の一つとする。
【解決手段】記憶回路に電源が供給されない間は、揮発性のメモリに相当する記憶部に記憶されていたデータを、不揮発性のメモリに相当する記憶部に設けられた容量素子によって保持する記憶回路である。不揮発性記憶部では、酸化物半導体層にチャネルが形成されるトランジスタを用いることによって、容量素子に保持された信号は長期間にわたり保持することができる。こうして、記憶回路は電源の供給が停止している間も論理状態（データ信号）を保持することが可能である。また酸化物半導体層にチャネルが形成されるトランジスタのゲートに印加する電位を、電源電位を供給する配線と前記トランジスタのゲートとの間に設けられた昇圧回路によって高くすることで、１つの電源電位であっても誤動作なくデータ信号の保持を行うことが可能である。 （もっと読む）

【課題】貫通電流を少なくできる半導体装置を提供する。
【解決手段】データを出力する出力部を各々備えた複数の半導体チップと、出力部の各々と接続された配線と、配線を介して複数の半導体チップの各々からデータを受け付ける受付部と、を含み、出力部が順番に駆動する半導体装置にて、出力部の各々は、オン状態時の抵抗値を変更可能であり、自己の駆動開始時から自己の次に駆動を開始する出力部の駆動開始時の前のタイミングまでの第１期間の間は、オン状態時の抵抗値を第１抵抗値にしてデータを配線に出力し、第１期間が経過した時点から自己の駆動終了時までの第２期間の間は、オン状態時の抵抗値を第１抵抗値よりも大きい第２抵抗値にしてデータを配線に出力する。 （もっと読む）

【課題】微細化に適し、且つ演算処理を行う各種論理回路において、演算処理を実行中に電源をオフする場合でも、電源をオフする直前に入力された電位を保持できる論理回路を提供することである。また、該論理回路を有する半導体装置を提供することである。
【解決手段】入力端子および出力端子と、入力端子および出力端子に電気的に接続された主要論理回路部と、入力端子および主要論理回路部に電気的に接続されたスイッチング素子を有し、スイッチング素子の第１端子は入力端子と電気的に接続されており、スイッチング素子の第２端子は主要論理回路を構成する１以上のトランジスタのゲートと電気的に接続されており、スイッチング素子は、オフ状態におけるリーク電流がチャネル幅１μｍあたり１×１０^−１７Ａ以下のトランジスタとする論理回路である。また、このような論理回路を有する半導体装置である。 （もっと読む）

【課題】 本実施形態は、出力ドライバのドライブ能力のキャリブレーション精度を向上することが可能な半導体装置を提供する。
【解決手段】 第１、第２のプルアップドライバユニットPUDUa、PUDUbは、プルアップドライバを調整する。プルダウンドライバユニットPDDUbは、プルダウンドライバを調整する。キャリブレーション回路CBCは、プルアップドライバのキャリブレーション時、基準電圧Ｖ_ＲＥＦと、基準抵抗RZQに基づく第１のプルアップドライバの出力電圧を比較して第１、第２のプルアップドライバユニットのドライブ能力を決定し、プルダウンドライバのキャリブレーション時、基準電圧と、第２のプルアップドライバとプルダウンドライバの接続ノードの電圧を比較してプルダウンドライバのドライブ能力を決定する単一の比較器COMPを有している。 （もっと読む）

【課題】ウエハーテストにおいて、キャリブレーション動作の評価を、容易、かつ高精度に行うことができる半導体装置を提供する。
【解決手段】キャリブレーション端子ＺＱを駆動するレプリカバッファ（１３１）と、レプリカバッファの出力インピーダンスを変化させる際に目標となるインピーダンスが設定され、キャリブレーション端子ＺＱに接続される可変インピーダンス回路（１７０）と、を備える。 （もっと読む）

【課題】容量性負荷が外部端子に接続されている場合でも、出力バッファのドライブ能力の診断が可能な出力回路とテスト方法を提供する。
【解決手段】外部負荷が接続される第１、第２の外部端子と、前記第１、第２の外部端子に接続される前記外部負荷を駆動する出力バッファ部と、第１の制御信号に応じてオン状態となることで、前記第１、第２の外部端子を導通させるスイッチ部と、テスト時において、前記出力バッファ部により、前記第１、第２の外部端子に対して互いに逆相の信号を出力させ、且つ、前記第１の制御信号により前記スイッチ回路をオン状態とするテスト制御部と、を有する出力回路。 （もっと読む）

【課題】 動作試験用の外部抵抗素子を用意することなくＺＱキャリブレーション回路の動作試験を行える半導体装置を提供する。
【解決手段】 半導体装置は、外部端子と、外部端子に接続され、当該外部端子に接続される外部抵抗素子を利用してキャリブレーションを行うキャリブレーション回路と、内部抵抗素子と、内部抵抗素子と外部端子との間に設けられたスイッチと、を備える。外部端子に外部抵抗素子が接続されていない状態で、スイッチを導通状態にして内部抵抗素子をＺＱ端子に電気的に接続する。これにより、外部抵抗素子に代えて内部抵抗素子を利用してキャリブレーションを行うことができる。 （もっと読む）

【課題】簡単な構成で波形歪みのエネルギーを消費させ、リンギングを確実に抑制できるリンギング抑制回路を提供する。
【解決手段】一対の信号線３Ｐ，３Ｎ間に、ＰチャネルＭＯＳＦＥＴ４及びＮチャネルＭＯＳＦＥＴ５の直列回路を接続し、制御回路１１は、差動信号のレベルがハイからローに変化したことを検出すると、ＰチャネルＭＯＳＦＥＴ４及びＮチャネルＭＯＳＦＥＴ５を同時に一定期間オンさせる。これにより、差動信号のレベルが遷移する期間に信号線３Ｐ，３Ｎ間のインピーダンスを大きく低下させ、差動信号波形の歪みエネルギーをＦＥＴ４及び５のオン抵抗により吸収させてリンギングの発生を抑制する。 （もっと読む）

【課題】動作モード切り換え時におけるノイズを抑制する。
【解決手段】差動入力バッファ１は、動作モードを通常状態又は省電力状態のいずれかに切り換える電源回路ＭＮ１，ＭＮ２と、ソースフォロア回路を構成する半導体素子ＭＰ１，ＭＰ３及びＭＰ２，ＭＰ４のそれぞれの寄生容量の合計である第１の寄生容量に対応する第２の寄生容量を有する半導体素子ＭＰ７，ＭＰ８により構成されるダミー回路とを有し、動作モードの切り換え時に第１の寄生容量に起因して発生する電流の流通方向と、動作モードの切り換え時に第２の寄生容量に起因して発生する電流の流通方向とが共通の配線において相反する構成を有する。 （もっと読む）

【課題】 待機動作時のオフリーク電流を削減した論理回路を含む半導体装置を提供することを目的とする。
【解決手段】 半導体装置１００は、第１の動作電圧または第１の動作電圧よりも小さい第２の動作電圧を供給する電源供給部１１０と、電源供給部１１０から第１または第２の動作電圧を受け取る低しきい値のＰ型トランジスタＴｐと、トランジスタＴｐと基準電位との間に接続されたＮ型トランジスタＴｎとを有し、トランジスタＴｐ、Ｔｎは、ゲートに入力された信号Dinに応じて出力信号Doutを生成する論理回路を構成する。電源供給部１１０は、通常動作時、第１の動作電圧をトランジスタＴｐのソースに供給し、待機動作時、第２の動作電圧をトランジスタＴｐのソースに供給する。第２の動作電圧は、トランジスタＴｐ、Ｔｎそれぞれのゲート・ソース間電圧の振幅がトランジスタＴｐ、Ｔｎのしきい値よりも大きくなるように設定される。 （もっと読む）