【課題】高速に信号の伝達が可能な双方向レベルシフト回路を提供する。
【解決手段】実施形態によれば、第１の回路と、第２の回路と、第３の回路と、第４の回路と、を備えた双方向レベルシフト回路が提供される。前記第１の回路は、双方向に信号を伝達する。前記第２の回路は、前記第１の回路の両端の電位の変化に基づいて前記第１の回路の伝達方向を検出する。前記第３の回路は、前記第１の回路の両端の電位のいずれかがローレベルからハイレベルに上昇してから、前記第１の回路の両端の電位のいずれもがハイレベルになるまでの第１の期間を検出する。前記第４の回路は、前記第１の回路の両端にそれぞれ接続され、前記第１の回路の出力側に前記第１の期間ハイレベルの電位を供給する。 （もっと読む）

【課題】回路面積の増大を抑え、回路ブロックに電源供給するための複数の電源スイッチをオンするための時間間隔を適切に制御できるようにする。
【解決手段】回路ブロックに対する電源供給を管理する電源管理ユニット１１と、回路ブロックＡ１２への電源供給を制御する複数の電源スイッチＰＳＷＡと、回路ブロックＡに供給する電源で動作し、その電位に応じた遅延を生成する遅延生成器１３とを備え、電源スイッチは、電源供給を行うためにオン状態に制御されるときに、電源管理ユニット及び遅延生成器１３の出力に基づいて回路ブロックＡに供給される電源電位に応じた時間間隔で順次オン状態にするようにして、電源スイッチをオンするための時間間隔を回路ブロックＡに供給される電源電位に応じて自動的に調整して電源供給を行う。 （もっと読む）

【課題】出力信号のスルーレートをより適切に制御することが可能な差動信号出力装置を提供する。
【解決手段】差動信号出力装置は、差動信号およびコモンモード信号を重畳して出力するための第１の送信端子および第２の送信端子を備える。差動信号出力装置は、データ信号に応じて前記差動信号を生成し前記第１の送信端子および前記第２の送信端子に出力する差動信号生成回路を備える。差動信号出力装置は、クロック信号に応じて前記コモンモード信号を生成し前記第１の送信端子および前記第２の送信端子に出力し、且つ、制御信号に応じて前記コモンモード信号のスルーレートを制御するコモンモード信号生成回路を備える。 （もっと読む）

【課題】マルチプレクサとクロック分割回路との間における相互の電源ノイズの影響を低減する。
【解決手段】外部クロック信号ＣＫに基づいて内部クロック信号ＬＣＬＫ１を生成するＤＬＬ回路１００と、内部クロック信号ＬＣＬＫ１に基づいて、互いに位相の異なる内部クロック信号ＬＣＬＫ２，ＬＣＬＫ２Ｂを生成するクロック分割回路２００と、内部データ信号ＣＤ，ＣＥに基づいて、クロック信号ＬＣＬＫ２，ＬＣＬＫ２Ｂにそれぞれ同期した内部データ信号ＤＱＰ，ＤＱＮを出力するマルチプレクサ３００とを備える。クロック分割回路２００に供給される内部電源電圧ＶＰＥＲＩ２とマルチプレクサ３００に供給される内部電源電圧ＶＰＥＲＩ３は、互いに異なる電源回路８２，８３によって生成され、且つ、該半導体装置内で分離されている。これにより、相互にノイズの影響を及ぼし合うことがなくなる。 （もっと読む）

【課題】本発明の実施形態は、高周波スイッチ回路の高周波特性の良否を簡便に判定することができる半導体装置およびその検査方法を提供する。
【解決手段】実施形態に係る半導体装置は、複数の高周波端子と、共通高周波端子と、の間の信号経路を、前記高周波端子と前記共通高周波端子との間に直列に設けられた複数のＦＥＴにより切り替える高周波スイッチ回路を有する半導体装置であって、前記共通高周波端子に接続された複数のＦＥＴを含む半導体スイッチと、前記半導体スイッチを介して前記共通高周波端子に接続された発振回路と、前記発振回路の出力を入力とする検波回路と、前記検波回路の出力端子と、を備える。 （もっと読む）

【課題】チップ面積を増大させることなく突入電流の発生を抑制することができる電源スイッチ回路を提供することである。
【解決手段】本発明にかかる電源スイッチ回路は、第１の電源線２１と第２の電源線２２との間に接続され、第１の電源線２１と第２の電源線２２との接続および非接続を第１のイネーブル信号４に応じて切り替える第１のスイッチ素子１と、第１の電源線２１と第２の電源線２２との間に接続され、第１の電源線２１と第２の電源線２２との接続および非接続を切り替える第２のスイッチ素子２と、第２の電源線２２から電源が供給される論理ゲートを少なくとも１つ備え、第２のスイッチ素子２を制御するスイッチ制御回路３と、を有する。スイッチ制御回路３は、スイッチ制御回路３に供給される第２のイネーブル信号５及び第２の電源線２２の電圧に基づいて第２のスイッチ素子２を制御する。 （もっと読む）

【課題】低電源電圧状態で、ビットラインプリチャージ電圧又はセルプレート電圧を安定的に駆動し、待機電流ＩＤＤ２Ｐ及び動作電流を最小化すること。
【解決手段】電源電圧のハーフレベルの基準電圧を利用し、異なるレベルのバイアス信号を生成するバイアス信号生成手段と、出力端の電圧レベルに応答してプルダウン駆動信号を生成する駆動信号生成手段と、駆動信号に応答して出力端を駆動する電圧駆動手段と、出力端の電圧レベルに応じてプルアップ駆動信号／プルダウン駆動信号を生成する駆動信号生成手段と、前記プルアップ駆動信号／プルダウン駆動信号に応答して前記出力端をプルアップ駆動／プルダウン駆動するプルアップＰＭＯＳトランジスタ／プルダウンＮＭＯＳトランジスタと、第１多重化手段と、第２多重化手段とを備える半導体メモリ素子の電圧発生装置。 （もっと読む）

【課題】製造プロセス条件の変動に関わらず短い電源立ち上げ時間を確保することが可能な半導体集積回路を提供する。
【解決手段】半導体集積回路は、第１の電源線と第２の電源線との間に並列に配置された複数の電源スイッチと、複数の電源スイッチを設定時間間隔で順次導通させる駆動回路と、第２の電源線と第３の電源線との間に配置される内部回路と、第２の電源線と第３の電源線との間の電圧が上昇して所定値に到達すると検知信号をアサートする昇圧検知回路と、検知信号のアサート時において導通状態にある複数の電源スイッチの数に応じて設定時間間隔を変化させる制御回路とを含む。 （もっと読む）

【課題】レベルシフト回路及びその方法の提供。
【解決手段】本発明のレベルシフト回路及びその方法は、レベルシフト回路のラッチ装置と電圧源の間に限流回路を接続して、前記ラッチ装置の駆動電流が設定値を超えないように制限する。これにより、レベルシフト回路を変換する時の消耗電流を減らし、通路の短いトランジスタを使用したラッチ装置を実現し、レベルシフト回路面積を縮小する。前記設定値は調節可能とし、レベルシフト回路の出力駆動能力を調整することにより、前記レベルシフト回路の変換速度を加速させることができる。 （もっと読む）

【課題】 内部回路の内部ノードが初期状態に設定されたことを精度よく検出し、内部回路が動作を開始するまでの復帰時間を短縮する。
【解決手段】 第１電源スイッチは、内部電源電圧を受けて動作する内部回路の動作を開始させるための第１電源オン信号の活性化中に、外部電源線を内部電源電圧が供給される内部電源線に接続する。第２電源スイッチは、第２電源オン信号の活性化中に、外部電源線を内部電源線に接続する。検知部は、第１電源スイッチのオンにより上昇する内部電源電圧を受けて動作する回路を含む。検知部は、内部電源電圧が第１電圧を超えることにより、内部回路の内部ノードが初期状態に設定されたことを検出したときに第２電源オン信号を活性化する。 （もっと読む）

【課題】出力端子をシンク型又はソース型に切換える場合に、基板を交換する必要がなく、また出力端子に誤って電源を接続してもスイッチング素子の破損を防止することができる出力回路及び該出力回路を備える出力装置を提供する。
【解決手段】ディップスイッチ８１にてソース型出力対応モードを選択した場合に、第２スイッチング素子３２を常時オンにし、第１スイッチング素子３１のオン／オフ制御によって、外部機器への出力をオン／オフ制御する。ディップスイッチ８１にてシンク型出力対応モードを選択した場合に、第１スイッチング素子３１を常時オンにし、第２スイッチング素子３２のオン／オフ制御によって、外部機器への出力をオン／オフ制御する。またソース型出力対応モードを選択した状態で、第２出力端子３２に誤って外部電源を接続した場合、第２スイッチング素子３２に大電流が流れるが、直ちにヒューズ３５が切断される。 （もっと読む）

【課題】 電源ノイズを緩和しながら、内部回路が動作を開始するまでの時間を短縮する。
【解決手段】 内部回路は、基板電圧が供給されるトランジスタを含み、内部電源電圧を受けて動作する。電源スイッチは、内部回路を動作させるための電源オン信号の活性化中に外部電源線を内部電源線に接続する。基板電圧制御回路は、電源オン信号の活性化により上昇する内部電源電圧が目標電圧を超えたときに、基板電圧を第１電圧から第２電圧に変更する。第１電圧を基板電圧として受けているトランジスタのソース・ドレイン間電流は、第２電圧を基板電圧として受けているトランジスタのソース・ドレイン間電流より少ない。このため、電源スイッチがオンした後、内部電源電圧が低い期間にトランジスタのソース・ドレイン間電流を少なくでき、内部回路を流れる貫通電流を少なくできる。 （もっと読む）

【課題】バイアス調整回路やプリドライバ回路が不要で、しかも出力波形の波形歪みを低減することが可能なドライバアンプ回路および通信システムを提供する。
【解決手段】スイッチングトランジスタＭ１１〜Ｍ１４を駆動するゲート電圧を均一にするため、スイッチングトランジスタＭ１１〜Ｍ１４を電源およびＧＮＤ側に配置し、さらに、スイッチングトランジスタＭ１１〜Ｍ１４の駆動振幅を安定させるために、各スイッチングトランジスタＭ１１のドレインと出力ノードＮＤ１１、ＮＤ１２間にそれぞれ第１から第４の抵抗素子Ｒ１１〜Ｒ１４を接続している。 （もっと読む）

【課題】低消費電力で動作し、かつ、端子数を減らすことが可能な半導体集積回路を提供する。
【解決手段】半導体集積回路は、第１の回路と、第２の回路と、信号伝播制御回路と、を備える。第２の回路は、前記第１の回路の電源端子とは独立の電源端子を有する。信号伝播制御回路は、前記第２の回路に電源が投入されてから所定期間、所定の固定値を前記第２の回路へ入力し、前記所定期間経過後、前記第１の回路からの出力信号および前記所定の固定値のいずれを前記第２の回路へ入力するかを制御する。 （もっと読む）

【課題】デエンファシス機能を有する出力バッファ回路において、デエンファシス設定を行うと、デエンファシス非設定時には発生しなかったＡＣコモンモードノイズの発生や、デエンファシス強度の低下が起きる。
【解決手段】電流補正回路により、デエンファシス機能を実現するための２つのバッファ回路に供給する電流を補正する。この補正回路により、デエンファシス設定時のＡＣコモンモードノイズの発生を抑制し、デエンファシス強度の低下を防止する。 （もっと読む）

【課題】しきい電圧Ｖ_Ｔが小さくてもリーク電流が小さく、また高速にかつ小さな電圧振幅で動作するＣＭＯＳ回路さらには半導体装置を提供することである。
【解決手段】ゲートとソースを等しい電圧にしたときにドレインとソース間に実質的にサブスレショルド電流が流れるようなＭＯＳＴ（Ｍ）を含む出力段回路において、その非活性時には、前記ＭＯＳＴ（Ｍ）のゲートとソース間を逆バイアスするように該ＭＯＳＴ（Ｍ）のゲートに電圧を印加する。すなわち、ＭＯＳＴ（Ｍ）がｐチャンネル型の場合にはｐ型のソースに比べて高い電圧をゲートに印加し、また、ＭＯＳＴ（Ｍ）がｎチャンネル型の場合にはｎ型のソースに比べて低い電圧をゲートに印加する。活性時には、入力電圧に応じて該逆バイアス状態を保持するかあるいは順バイアス状態に制御する。 （もっと読む）

【課題】多チャンネル化しても形成面積の増大を抑えることができる磁気レベルシフタを提供する。
【解決手段】レベルシフタは、入力信号が印加される磁界発生用配線１１２と、磁界発生用配線１１２が発生した磁界に対応した値をとる検出信号を出力する検出用磁気抵抗効果素子１１と、一定の値をとる参照信号を出力する参照用磁気抵抗効果素子２１，３１を備える。当該レベルシフタは、検出信号と参照電圧の差に基づいて出力信号を生成する。 （もっと読む）

【課題】イネーブル信号をＨＩＧＨにしてから急速にスイッチングトランジスタをオンし、かつ突入電流を防止することが可能なスイッチングトランジスタの制御回路を提供すること。
【解決手段】イネーブル信号によりトランジスタＭ２はオフする。トランジスタＭ８はオフし、ノードＣ_Tの電位はグラウンドと等電位になり、反転器の出力ＡＣＴはＨＩＧＨとなり、トランジスタＭ９はオンする。イネーブル信号の反転信号によりトランジスタＭ５はオフし、トランジスタＭ３、Ｍ４、Ｍ６のゲート電位はＭ４とＩ_BIASで決まる電位Ｖ_BIASと等電位となってトランジスタＭ３、Ｍ４、Ｍ６はオンとなり、並列接続されたトランジスタＭ３、Ｍ６の能力に応じたＩ_GD（大）が流れる。トランジスタＭ１、Ｍ７は、電流Ｉ_GD（大）によって急速にゲート容量へ電荷が蓄えられて急速にオンになり、電流Ｉ_OUT、Ｉ_DETが流れる。 （もっと読む）

【課題】異なる入力方式で入力される信号を入力方式に応じて適切に取り込むことができる、半導体回路及び半導体回路の信号取込方法を提供する。
【解決手段】差動入力方式の場合には、差動入力回路１６は、Ｐ側入力端子１２に入力されたデータ信号及びＮ側入力端子１４に入力されたデータ信号が入力される差動アンプ３０の出力信号ｏｕｔから、ＤＦＦＮ３２がクロック信号の立ち下がりのタイミングでＥＶＥＮデータを取り込む。また、出力信号ｏｕｔから、ＤＦＦ３４がクロック信号の立ち上がりのタイミングでＯＤＤデータを取り込む。シングル入力方式の場合には、シングル入力回路１８は、Ｐ側入力端子１２に入力されたＯＤＤデータを取り込むためのデータ信号からＤＦＦ４４がＯＤＤデータを取り込むと共に、Ｎ側入力端子１４に入力されたＥＶＥＮデータを取り込むためのデータ信号からＤＦＦ４５がＥＶＥＮデータを取り込む。 （もっと読む）

【課題】ＭＴＣＭＯＳ回路を用いた半導体デバイス回路において、アクセススピードを損なわず、スタンバイ電流が少なく、スタンバイ状態からの復帰が早い半導体デバイス回路を提供する。
【解決手段】第１のＰＭＯＳＦＥＴと第１のＮＭＯＳＦＥＴとを含む機能回路を備えた半導体デバイス回路において、アクティブモード時に第１のＰＭＯＳＦＥＴを電源電圧源に接続し、スタンバイモード時に電源電圧源に接続しないように制御する第２のＰＭＯＳＦＥＴと、アクティブモード時に第１のＮＭＯＳＦＥＴを接地側電圧源に接続し、スタンバイモード時に接地側電圧源に接続しないように制御する第２のＮＭＯＳＦＥＴと、電源電圧源に接続されかつ第１のＰＭＯＳＦＥＴに並列に接続されその出力信号を保持する第３のＰＭＯＳＦＥＴと、接地側電圧源に接続されかつ第１のＮＭＯＳＦＥＴに並列に接続されその出力信号を保持する第３のＮＭＯＳＦＥＴとを備えた。 （もっと読む）