出力バッファ回路及び半導体装置
【課題】デエンファシス機能を有する出力バッファ回路において、デエンファシス設定を行うと、デエンファシス非設定時には発生しなかったＡＣコモンモードノイズの発生や、デエンファシス強度の低下が起きる。
【解決手段】電流補正回路により、デエンファシス機能を実現するための２つのバッファ回路に供給する電流を補正する。この補正回路により、デエンファシス設定時のＡＣコモンモードノイズの発生を抑制し、デエンファシス強度の低下を防止する。
【解決手段】電流補正回路により、デエンファシス機能を実現するための２つのバッファ回路に供給する電流を補正する。この補正回路により、デエンファシス設定時のＡＣコモンモードノイズの発生を抑制し、デエンファシス強度の低下を防止する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力バッファ回路及び半導体装置に関する。特に、出力データの論理が遷移したときに振幅を強調して出力し、出力データの論理が遷移しないときに振幅を減衰させて出力するデエンファシス機能を有する出力バッファ回路に関する。
【背景技術】
【０００２】
近年、電気通信技術の急速な発展に伴い基幹通信装置やサーバー通信装置におけるデータ伝送は、ますます高速化され、そのデータ伝送路の長距離化が進んできている。
【０００３】
そこで、半導体集積回路において、低速なパラレル信号を高速なシリアル信号に変換後、データの出力をする高速インターフェイスマクロが用いられる。このような、インターフェイスマクロはＳｅｒｉａｌｉｚｅｒ／Ｄｅ―ｓｅｒｉａｌｉｚｅｒマクロと呼ばれ、高速、大容量、かつ長距離伝送を実現するため、デエンファシスと呼ばれる機能を有する。このデエンファシス機能とは、伝送路上の通信データの減衰量に応じて予め出力データの論理が遷移したときに振幅を強調して出力し、出力データの論理が遷移しないときに振幅を減衰させ、信号波形を強調して出力するものである。
【０００４】
このデエンファシス機能は、図２のような構成を持つ回路により実現可能である。即ち、通信データが差動入力され、デエンファシス時には入力データとその入力データを遅延させたデータの差分を取ることにより信号の論理が変化した直後の信号のみを強調することでデエンファシスを実現する。
【０００５】
ここで、特許文献１において、デエンファシス非設定時には、デエンファシス用出力バッファをメインデータ用出力バッファとして動作させることで、回路全体の最適化をはかり、回路素子数を削減すると共に、低消費電力化を可能とする技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−０６００７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下の分析は、本発明の観点からなされたものである。
【０００８】
しかし、図２の出力バッファ回路によるデエンファシス機能の実現時には、信号の論理が変化した直後に振幅を強調して大振幅な信号を出力する必要があるが、振幅を強調する際に、バッファ回路に電流を供給する電流源回路の出力電圧が圧迫されて出力電流が減少し、所望の出力振幅を得ることができない。
【０００９】
また、電流源回路の出力電流が減少して所望の出力振幅が得られないと、ＡＣコモンモードノイズの発生やデエンファシス強度の低下といった問題が表面化する。これらの問題の詳細については後述するが、ＡＣコモンモードノイズはデエンファシス非設定時には発生しないのでデエンファシス設定時のみ出力バッファ回路のノイズ特性が悪化することになる。また、デエンファシス強度の低下は出力バッファ回路の伝送能力の低下を意味する。
【００１０】
以上のとおり、従来技術には、解決すべき問題点が存在する。
【００１１】
本発明の一側面において、デエンファシス設定時の振幅強調時に、所望の出力振幅を得ることが出来、ＡＣコモンモードノイズの発生や、デエンファシス強度の低下を防止した出力バッファ回路、半導体装置が、望まれる。
【課題を解決するための手段】
【００１２】
本発明の第１の視点によれば、入力信号を受け付ける第１のバッファ回路と、前記入力信号を遅延させた信号を受け付け、前記第１のバッファ回路と共通の出力端子に接続され、前記第１のバッファ回路の出力信号に対して位相が遅延して反転された出力信号を出力する第２のバッファ回路と、前記入力信号の論理が遷移するときに、前記第１及び第２のバッファ回路に流れる電源電流を補正する電流補正回路と、を備える出力バッファ回路が提供される。
【００１３】
本発明の第２の視点によれば、上記出力バッファ回路を有する半導体装置が提供される。
【発明の効果】
【００１４】
本発明の各視点によれば、デエンファシス設定時の信号強調時に所望の出力振幅が得られる出力バッファ回路が提供される。さらには、出力振幅の低下を防ぐことにより、ＡＣコモンモードノイズの発生や、デエンファシス強度の低下を防ぐこともできる。
【図面の簡単な説明】
【００１５】
【図１】本発明の概要を説明するための図である。
【図２】デエンファシス機能を有する出力バッファ回路の一例である。
【図３】図２のメインバッファ回路の回路図である。
【図４】図２の出力バッファ回路におけるデエンファシス設定時の波形を示す図である。
【図５】図２の出力バッファ回路におけるデエンファシス設定時のタイミングチャートである。
【図６】図２の出力バッファ回路におけるデエンファシス非設定時のタイミングチャートである。
【図７】本発明の第１の実施形態に係る出力バッファ回路のブロック図である。
【図８】図７のメインバッファ回路の回路図である。
【図９】図７の出力バッファ回路におけるデエンファシス設定時のタイミングチャートである。
【図１０】本発明の第２の実施形態に係る出力バッファ回路のブロック図である。
【図１１】本発明の第３の実施形態に係る出力バッファ回路のブロック図である。
【図１２】本発明の第４の実施形態に係る出力バッファ回路のブロック図である。
【図１３】本発明の第５の実施形態に係る出力バッファ回路のブロック図である。
【図１４】単相信号に対する出力バッファ回路のブロック図である。
【図１５】本発明の第６の実施形態に係る出力バッファ回路のブロック図である。
【図１６】単相信号に対するデエンファシス設定時に電流の補正をしない場合のタイミングチャートである。
【図１７】図１５の出力バッファ回路におけるデエンファシス設定時のタイミングチャートである。
【発明を実施するための形態】
【００１６】
はじめに、図１を用いて本発明の概要について説明する。上述のように、ＡＣコモンモードノイズの発生やデエンファシス強度が低下するのは、信号の論理が変化した直後は振幅を強調して大振幅な信号を出力し、バッファ回路に電流を供給する電流源回路の出力電圧が圧迫され、電流源回路の出力電流が減少するためである。そこで、信号の論理が変化した直後の期間（以下、トランジションビット期間と呼ぶ）に２つのバッファに接続された電流源を可変し、２つのバッファ回路に供給する電流を電流補正回路により補正する。この補正回路により、トランジションビット期間に発生するＡＣコモンモードノイズの抑制及びデエンファシス強度の低下の防止を実現する。
【００１７】
続いて、本発明の各実施形態の説明に入る前に、デエンファシス機能を実現する出力バッファ回路の基本的な回路構成について図２を用いて説明しておく。図２はデエンファシス機能を実現する出力バッファ回路の一例である。図２の出力バッファ回路は、メインバッファ１０、メインデータ用プリバッファ２０、選択回路３０、遅延回路４０から構成される。さらに、メインバッファ１０はメインデータ用メインバッファ１０１と、デエンファシス用メインバッファ１０２から構成される。
【００１８】
出力バッファ回路への入力データは、出力バッファ回路非反転入力端子ＩＮＰと出力バッファ回路反転入力端子ＩＮＮから差動信号として入力される（差動信号６１）。メインデータ用プリバッファ２０は、差動信号６１を入力とし、増幅された差動信号を差動信号６２として出力する。
【００１９】
選択回路３０は、差動信号６１の非反転信号と反転信号を入れ替えた（クロスした）逆相の差動信号６１ａと、差動信号６３を入力とし、選択信号としてデエンファシス設定端子ＳＥＬＥＣＴの出力信号を接続する。デエンファシス設定端子ＳＥＬＥＣＴの論理に応じて逆相の差動信号６１ａか差動信号６３のいずれかを選択して差動信号６４として出力する。
【００２０】
遅延回路４０は、差動信号６１を入力とし、遅延させた差動信号を差動信号６３として出力する。
【００２１】
メインデータ用メインバッファ１０１は、差動信号６２を入力とし、出力バッファ回路非反転出力端子ＯＵＴＰと出力バッファ回路反転出力端子ＯＵＴＮに増幅された差動信号を出力する。
【００２２】
デエンファシス用メインバッファ１０２は、差動信号６４を入力とし、出力バッファ回路非反転出力端子ＯＵＴＰと出力バッファ回路反転出力端子ＯＵＴＮに増幅された差動信号を出力する。なお、デエンファシス用メインバッファ１０２は、非反転出力信号が出力バッファ回路反転出力端子ＯＵＴＮに、反転出力信号が非反転出力端子ＯＵＴＰに、反転出力端子と非反転出力端子を入れ替えて逆に接続されている。
【００２３】
図３は、図２のメインバッファ１０の構成の一例を示す回路図である。メインデータ用メインバッファ１０１は、ＮチャネルトランジスタＭ１、Ｍ２及び定電流源ＣＣＳ１から構成され、デエンファシス用メインバッファ１０２は、ＮチャネルトランジスタＭ３、Ｍ４及び定電流源ＣＣＳ２から構成されている。
【００２４】
メインデータ用メインバッファ１０１のＮチャネルトランジスタＭ１及びＭ２のソース端子はそれぞれ共通接続され、定電流源ＣＣＳ１に接続される。また、差動信号６２の非反転信号とＮチャネルトランジスタＭ１のゲート端子を接続し、差動信号６２の反転信号をＮチャネルトランジスタＭ２のゲート端子に接続する。さらに、ＮチャネルトランジスタＭ１及びＭ２のドレイン端子を抵抗Ｒ１及びＲ２を介して電源ＶＤＤに接続する。
【００２５】
デエンファシス用メインバッファ１０２のＮチャネルトランジスタＭ３及びＭ４のソース端子もそれぞれ共通接続され、定電流源ＣＣＳ２に接続される。また、差動信号６４の非反転信号とＮチャネルトランジスタＭ３のゲート端子を接続し、差動信号６４の反転信号をＮチャネルトランジスタＭ４のゲート端子に接続する。さらに、ＮチャネルトランジスタＭ３及びＭ４のドレイン端子は、それぞれ、ＮチャネルトランジスタＭ１及びＭ２のドレイン端子と共通に接続し、抵抗Ｒ１及びＲ２を介して電源ＶＤＤに接続する。
【００２６】
続いて、上記のような構成を持つ出力バッファ回路の基本的な動作を説明する。この出力バッファ回路においては、デエンファシス設定端子ＳＥＬＥＣＴをＨレベルに設定すればデエンファシス機能が有効になり、Ｌレベルに設定すればデエンファシス機能は無効になる。
【００２７】
デエンファシス設定時は、メインバッファ１０において、差動信号６２と、遅延回路４０で遅延させた差動信号６３との２つの信号の減算を行い、信号の論理の変化時の振幅を強調（エンファシス）した信号を出力する。
【００２８】
一方、デエンファシス非設定時は、メインバッファ１０において、差動信号６１と逆相の差動信号６１ａの２つの信号の減算を行い出力する。差動信号と、その差動信号をクロスさせた信号の減算なのでこの場合は差動信号６１同士の加算に相当する。
【００２９】
デエンファシス設定時には、メインバッファから出力（ＯＵＴＰ／ＯＵＴＮ）する信号の論理が変化した直後の１ビット目の信号であるトランジションビット（遷移ビット）の振幅は強調されて出力するが、トランジションビット以降の信号であり、トランジションビットにおける遷移後の論理と同じ論理のノントランジションビット（非遷移ビット）の振幅は減衰する。
【００３０】
続いて、図４乃至図６を参照し、デエンファシス設定時の動作の詳細を説明する。なお、説明にあたり、ＨＩＧＨレベルを論理１、ＬＯＷレベルを論理０とする。ここで、デエンファシス設定時の差動信号６１及び差動信号６４の非反転信号と、出力端子ＯＵＴＰの関係を示したものが図４である。
【００３１】
はじめに、差動信号６２の非反転信号が０（反転信号が１）から非反転信号が１（反転信号が０）に変化する場合を考える。その際の選択回路３０の出力である差動信号６４の非反転信号は０である（図４のｔ１）。すると、ドレイン端子が共通接続されたＮチャネルトランジスタＭ１及びＭ４がオンとなり、ＮチャネルトランジスタＭ２及びＭ３はオフになる。その結果、抵抗Ｒ１には、定電流源ＣＣＳ１から供給される電流Ｉ１と定電流源ＣＣＳ２から供給される電流Ｉ２の和に対応する電流が流れる。一方、抵抗Ｒ２には、電流は流れない。
【００３２】
この時の出力端子（ＯＵＴＮ及びＯＵＴＰ）の電圧を計算すると、
ＯＵＴＮ＝ＶＤＤ−（Ｉ１＋Ｉ２）×Ｒ１
ＯＵＴＰ＝ＶＤＤ
となる。ＯＵＴＰとＯＵＴＮの差電位である振幅はＯＵＴＰ−ＯＵＴＮ＝（Ｉ１＋Ｉ２）×Ｒ１となる。
【００３３】
次に、差動信号６２の非反転信号が１（反転信号が０）で、差動信号６４の非反転信号が１（反転信号が０）の場合を考える（図４のｔ２）。この場合は、ＮチャネルトランジスタＭ１及びＭ３がオンとなり、ＮチャネルトランジスタＭ２及びＭ４はオフになる。そのため、抵抗Ｒ１及びＲ２には、それぞれ定電流源ＣＣＳ１から供給される電流Ｉ１及びＣＣＳ２から供給される電流Ｉ２に対応する電流が流れる。
【００３４】
その時の出力端子の電圧は
ＯＵＴＮ＝ＶＤＤ−Ｒ１×Ｉ１
ＯＵＴＰ＝ＶＤＤ−Ｒ２×Ｉ２
となり、振幅はＯＵＴＰ−ＯＵＴＮ＝Ｒ１×Ｉ１−Ｒ２×Ｉ２となる。さらに、Ｒ１＝Ｒ２＝Ｒとすれば、ＯＵＴＰ−ＯＵＴＮ＝Ｒ×（Ｉ１−Ｉ２）となる。以上のことから、差動信号６２のデータが変化すれば、変化直後の振幅は大きくなり、それ以外のときの振幅は小さくなり、デエンファシスが行われていることが分かる。
【００３５】
以上のように、図２の出力バッファ回路によってトランジションビットを強調することでデエンファシス機能を実現する。しかし、図２の出力バッファ回路には、トランジションビット期間のロウ電圧が設計値まで低下しないという問題点がある。
【００３６】
次に、トランジションビット期間においてロウ電圧が設計値まで低下しない理由について図５のタイミングチャートを用いて説明する。図５は、図２の回路におけるデエンファシス設定時の動作を示すタイミングチャートであり、横軸は時間を示し縦軸は電圧と電流を示す。期間Ｔ１はトランジションビット期間であり、期間Ｔ２はノントランジションビット期間である。縦軸の信号は、ＳＥＬＥＣＴ信号、差動信号６１、遅延回路４０の出力する差動信号６３、差動信号６２、差動信号６４、出力バッファ回路の反転出力ＯＵＴＮ、出力バッファ回路の非反転出力ＯＵＴＰ、ＮチャンネルトランジスタＭ１〜Ｍ４のソース端子における電圧、定電流源ＣＣＳ１及びＣＣＳ２から供給される電流Ｉ１及びＩ２である。なお、図５における差動信号の非反転信号は実線で表現し、反転信号は破線で表現している。
【００３７】
また、電圧レベルＶＯＨ１はトランジションビット期間のハイ電圧、電圧レベルＶＯＬ１はトランジションビット期間のロウ電圧、電圧レベルＶＯＨ２はノントランジションビット期間のハイ電圧、電圧レベルＶＯＬ２はノントランジションビット期間のロウ電圧を示す。ＶｃｍａｃはＡＣコモンモード電圧を示す電圧レベルである。
【００３８】
まず始めに、期間Ｔ１（トランジションビット期間）のトランジションビット状態の動作について説明する。
【００３９】
期間Ｔ１は送信データが０から１、又は１から０に変化した直後のトランジションビット状態であり、出力バッファ回路非反転出力端子ＯＵＴＰと出力バッファ回路反転出力端子ＯＵＴＮの電圧振幅は、期間Ｔ２（ノントランジションビット期間）よりも大きく、信号の変化が強調される。つまり、出力バッファ回路非反転出力端子ＯＵＴＰと出力バッファ回路反転出力端子ＯＵＴＮの出力電圧レベルは、それぞれハイ論理出力レベルＶＯＨ１と、ロウ論理出力レベルＶＯＬ１になる。
【００４０】
一方、図示はしていないが、ＮチャネルトランジスタＭ１〜Ｍ４には、Ｎチャネルトランジスタ毎にドレインソース間電圧Ｖｄｓに依存するドレインソース間抵抗Ｒｄｓが存在する。このドレインソース間抵抗Ｒｄｓを介して、ＮチャネルトランジスタＭ１及びＭ２のドレインの信号が共通に接続されたソースに伝播し、以下の様な影響を与える。
【００４１】
特に、ドレインの信号がロウ論理出力レベルＶＯＬ１の際には、ドレインソース間抵抗Ｒｄｓの値は、ハイ論理出力レベルＶＯＨ１の時よりも小さくなり、ドレイン電圧がよりソースに伝播しやすくなり、その影響は大きくなる。
【００４２】
また、定電流源ＣＣＳ１及びＣＣＳ２は、通常はＮチャネルトランジスタで実現される。上記ＮチャネルトランジスタＭ１及びＭ２のソース、又は、ＮチャネルトランジスタＭ３及びＭ４のソースは、即ち、定電流源ＣＣＳ１又はＣＣＳ２を構成するＮチャネルトランジスタのドレインであるので、定電流源ＣＣＳ１及びＣＣＳ２を構成するＮチャネルトランジスタのドレイン電圧は低下する。すると、定電流源となるＮチャネルトランジスタのドレインソース間電圧Ｖｄｓが低下し、定電流源ＣＣＳ１、ＣＣＳ２に流れる定電流Ｉ１及びＩ２は減少し、ＶＤＤ−（Ｉ１＋Ｉ２）×Ｒ１で決まるロウ論理電圧レベルは、ＶＯＬ１まで低下しない。つまり、出力バッファ回路非反転出力端子ＯＵＴＰと出力バッファ回路反転出力端子ＯＵＴＮのロウ論理出力レベルは、ＶＯＬ１まで低下することができない。その結果、デエンファシスを設定するとトランジションビット期間においてＡＣコモンモードノイズが発生する。
【００４３】
次に、デエンファシス設定時に発生するＡＣコモンモードノイズについて説明する。ＡＣコモンモードノイズとは、伝送信号とグランド間に発生するノイズであって、伝送路から不要な放射ノイズを発生させる原因となる。ＡＣコモンモードノイズＶｃｍａｃは、下記の式（１）で計算できる。
Ｖｃｍａｃ＝（ＯＵＴＰ＋ＯＵＴＮ）／２ ・・・（１）
式（１）から、出力バッファ回路非反転出力端子ＯＵＴＰと出力バッファ回路反転出力端子ＯＵＴＮが相補の関係であれば、ＡＣコモンモードノイズは発生しないことが分かる。
【００４４】
例えば、出力バッファ回路非反転出力端子ＯＵＴＰのハイ論理出力レベルが１Ｖ、出力バッファ回路反転出力端子ＯＵＴＮのロウ論理出力レベルが−０．８Ｖとすると、式（１）によりＶｃｍａｃ＝０．１ＶのＡＣコモンモードノイズが発生することになる。このように、出力バッファ回路非反転出力端子ＯＵＴＰと出力バッファ回路反転出力端子ＯＵＴＮのロウ論理出力レベルが、ＶＯＬ１まで低下することができないと、図２の出力バッファ回路にはＡＣコモンモードノイズが発生することになる。
【００４５】
続いて、期間Ｔ２（ノントランジションビット期間）のノントランジションビット状態の動作について説明する。
【００４６】
期間Ｔ２は、通信データとして０又は１が連続するノントランジションビット状態であり、出力バッファ回路非反転出力端子ＯＵＴＰと出力バッファ回路反転出力端子ＯＵＴＮの電圧振幅は、期間Ｔ１（トランジションビット）よりも小さくなり、信号の強調は行われていない。つまり、出力バッファ回路非反転出力端子ＯＵＴＰと出力バッファ回路反転出力端子ＯＵＴＮの出力電圧レベルは、それぞれハイ論理出力レベルＶＯＨ２と、ロウ論理出力レベルＶＯＬ２になる。
【００４７】
このロウ論理出力レベルＶＯＬ２は、期間Ｔ１と同様に、ＮチャネルトランジスタＭ１〜Ｍ４のソースに伝播して影響を与えることになるが、ＶＯＬ２はロウ論理出力レベルＶＯＬ１と比較すると高い電圧なので、定電流源ＣＣＳ１、ＣＣＳ２の出力電圧を圧迫し、定電流源ＣＣＳ１、ＣＣＳ２に流れる電流Ｉ１及びＩ２が減少することはない。従って、出力バッファ回路非反転出力端子ＯＵＴＰと出力バッファ回路反転出力端子ＯＵＴＮのロウ論理出力レベルは、ＶＯＬ２まで低下し、式（１）にて計算されるＡＣコモンモードノイズＶｃｍａｃは発生しない（正常な中心値を示す）。
【００４８】
例えば、ハイ論理出力レベルが０．５Ｖ、ロウ論理出力レベルが−０．５Ｖとすれば、式（１）によりＶｃｍａｃ＝０Ｖと計算できる。
【００４９】
このように、図２の出力バッファ回路は、デエンファシスを設定するとトランジションビット期間Ｔ１において、ＡＣコモンモードノイズＶｃｍａｃを発生させる。
【００５０】
なお、図６は図２における出力バッファ回路におけるデエンファシス非設定時の動作を示すタイミングチャートである。図６からはデエンファシス非設定時にはＡＣコモンモードノイズは発生しないことが分かる。
【００５１】
さらに、トランジションビット期間のロウ電圧が設計値まで低下しないと、トランジションビット期間とノントランジションビット期間の電圧振幅比で計算されるデエンファシス強度が低下するという問題がある。
ここで、デエンファシス強度は次の式（２）で計算される。
２０ｌｏｇ（期間Ｔ１の電圧振幅／期間Ｔ２の電圧振幅）・・・（２）
即ち、トランジションビット期間のロウ電圧がＶＯＬ１まで低下しないと期間Ｔ１の電圧振幅が低下し、式（２）で計算されるデエンファシス強度が低下してしまう。
【００５２】
［第１の実施形態］
続いて、本発明の第１の実施形態に係る出力バッファ回路について図面を参照して詳細に説明する。図７は、第１の実施形態に係る出力バッファ回路の構成を示したブロック図である。図７において図２と同一構成要素には、同一の符号を表し、その説明を省略する。
【００５３】
本実施形態に係る出力バッファ回路は、図２の出力バッファ回路に対して電流補正回路５０を有する点で相違する。この電流補正回路５０により、デエンファシス設定時におけるＮチャンネルトランジスタのソース端子に流れる電流の補正をおこなう。
【００５４】
電流補正回路５０と各信号は以下のように接続される。差動信号６２の非反転信号はメインデータ非反転入力端子Ｄ１Ｐに、差動信号６２の反転信号はメインデータ反転入力端子Ｄ１Ｎに、差動信号６４の非反転信号はデエンファシスデータ非反転入力端子Ｄ２Ｐに、差動信号６４の反転信号はデエンファシスデータ反転入力端子Ｄ２Ｎに、デエンファシス設定端子ＳＥＬＥＣＴは、制御回路設定端子ＳＥＬに接続される。さらに、電流補正回路５０は出力端子として２端子有し、補正電流出力端子ＩＯＵＴ１はメインデータ用メインバッファ１１１と、補正電流出力端子ＩＯＵＴ２は、デエンファシス用メインバッファ１１２と接続される。これらの補正電流出力端子ＩＯＵＴ１及びＩＯＵＴ２は補正電流６５を出力する。
【００５５】
上述のように、メインデータ用メインバッファ１１１は、差動信号６２に加えてＩＯＵＴ１端子とも接続され、ＩＯＵＴ１端子より補正電流６５を入力とする。同様に、デエンファシス用メインバッファ１１２は、差動信号６４に加えてＩＯＵＴ２端子とも接続され、ＩＯＵＴ２端子より補正電流６５を入力とする。
【００５６】
次に、図８に本実施形態に係る出力バッファ回路の回路図を示す。本実施形態に係る出力バッファ回路は、メインバッファ１１と電流補正回路５０で構成される。
【００５７】
メインデータ用メインバッファ１１１は、抵抗Ｒ１、Ｒ２とＮチャネルトランジスタＭ１、Ｍ２、Ｍ５で構成される。デエンファシス用メインバッファ１１２は、メインデータ用メインバッファ１１１と共有する抵抗Ｒ１、Ｒ２とＮチャネルトランジスタＭ３、Ｍ４、Ｍ６で構成される。
【００５８】
差動信号６２の非反転信号は、ＮチャネルトランジスタＭ１のゲート端子及び電流補正回路５０のメインデータ非反転入力端子Ｄ１Ｐと接続されている。差動信号６２の反転信号は、ＮチャネルトランジスタＭ２のゲート端子及び電流補正回路５０のメインデータ反転入力端子Ｄ１Ｎと接続されている。同様に、差動信号６４の非反転信号は、ＮチャネルトランジスタＭ３のゲート端子及び電流補正回路５０のデエンファシスデータ非反転入力端子Ｄ２Ｐと接続され、差動信号６４の反転信号は、ＮチャネルトランジスタＭ４のゲート端子及び電流補正回路５０のデエンファシスデータ反転入力端子Ｄ２Ｎと接続されている。
【００５９】
また、ＮチャネルトランジスタＭ１及びＭ２の各ソース端子は互いに共通接続され、ＮチャネルトランジスタＭ５のドレイン端子及び補正電流出力端子ＩＯＵＴ１に接続されている。同様に、ＮチャネルトランジスタＭ３及びＭ４の各ソース端子は互いに共通接続され、ＮチャネルトランジスタＭ６のドレイン端子及び補正電流出力端子ＩＯＵＴ２に接続されている。ＮチャネルトランジスタＭ５及びＭ６の各ゲート端子は共にバイアス端子ＶＢに接続され、各ソース端子はグランドに接続されている。ＮチャネルトランジスタＭ５は、電流源として機能し、ＮチャネルトランジスタＭ１及びＭ２で構成されるメインデータ用メインバッファ１１１の差動対に電流を供給する。同様に、ＮチャネルトランジスタＭ６は、電流源として機能し、ＮチャネルトランジスタＭ３及びＭ４で構成されるデエンファシス用メインバッファ１１２の差動対に電流を供給する。以上が、メインデータ用メインバッファ１１１とデエンファシス用メインバッファ１１２の詳細である。
【００６０】
次に、電流補正回路５０について説明する。電流補正回路５０は、スイッチ２０１、スイッチ２０２と制御回路２０３で構成される。
【００６１】
電流補正回路５０の一実施例として、スイッチ２０１及び２０２はＮチャネルトランジスタＭ７及びＭ８で構成可能であり、制御回路２０３は論理回路Ｇ１〜Ｇ４から構成可能である。
【００６２】
スイッチ２０１のＮチャネルトランジスタＭ７のドレイン端子は補正電流出力端子ＩＯＵＴ１に、ゲート端子は論理回路Ｇ４の出力に、ソース端子はグランドにそれぞれ接続されている。スイッチ２０２の接続も同様である。
【００６３】
制御回路２０３において、ＡＮＤ論理回路Ｇ１の入力は、メインデータ非反転入力端子Ｄ１Ｐに、もう一方の入力は、デエンファシスデータ反転入力端子Ｄ２Ｎにそれぞれ接続されている。ＡＮＤ論理回路Ｇ１の出力はＯＲ論理回路Ｇ３の入力に接続されている。
【００６４】
次に、ＡＮＤ論理回路Ｇ２の入力は、メインデータ反転入力端子Ｄ１Ｎに、もう一方の入力は、デエンファシスデータ非反転入力端子Ｄ２Ｐにそれぞれ接続されている。ＡＮＤ論理回路Ｇ２の出力は、ＯＲ論理回路Ｇ３のＡＮＤ論理回路Ｇ１の出力とは異なる入力に接続されている。ＯＲ論理回路Ｇ３の出力はＡＮＤ論理回路Ｇ４に入力され、ＡＮＤ論理回路Ｇ４の他の入力は制御回路設定端子ＳＥＬに接続されている。
【００６５】
続いて、本実施形態に係る出力バッファ回路の動作について、図９を参照して説明する。図９は、本実施形態に係るバッファ回路の動作を示すタイミングチャートであり、図５におけるタイミングチャートと同様に横軸は時間を示し縦軸は電圧と電流を示す。
【００６６】
縦軸の信号は、ＳＥＬＥＣＴ信号、差動信号６１、遅延回路４０の出力する差動信号６３、差動信号６２、差動信号６４、論理回路Ｇ１の出力（ノードＳ２１）、論理回路Ｇ２の出力（ノードＳ２２）、論理回路Ｇ３の出力（ノードＳ２３）、論理回路Ｇ４の出力（ノードＳ２４）、補正電流信号ＩＯＵＴ１、補正電流信号ＩＯＵＴ２、出力バッファ回路の反転出力ＯＵＴＮ、出力バッファ回路の非反転出力ＯＵＴＰ、ノードＳ１の電位、ノードＳ２の電位、ＮチャネルトランジスタＭ５のドレインソース間電流（Ｍ５＿Ｉｄｓ）、ＮチャネルトランジスタＭ６のドレインソース間電流（Ｍ６＿Ｉｄｓ）である。なお、図５と同様に差動信号の非反転信号は実線で表現し、反転信号は破線で表現している。
【００６７】
出力バッファ回路のデエンファシス動作は論理回路Ｇ４により定まる。論理回路Ｇ４の制御回路設定端子ＳＥＬがＨレベルのときデエンファシス動作が有効となり、他方の入力（ノードＳ２３）をそのままノードＳ２４に出力する。一方、Ｌレベルのときは、デエンファシス動作が無効となり、Ｌレベルを出力しスイッチ２０１、スイッチ２０２を常時遮断する。ノードＳ２４は、制御回路２０３の演算結果を示し期間Ｔ１のみＨレベルを出力し、期間Ｔ２ではＬレベルを出力することになる。
【００６８】
始めに、図９における期間Ｔ１のトランジションビット状態の動作について説明する。
【００６９】
上述のように、出力バッファ回路非反転出力端子ＯＵＴＰと出力バッファ回路反転出力端子ＯＵＴＮのロウ論理レベルは、ＶＯＬ１まで低下することができず、式（１）にて計算されるＡＣコモンモードノイズＶｃｍａｃは上昇を始める。
【００７０】
次に、制御回路２０３の出力であるノードＳ２４はＨレベルであるから、スイッチ２０１及びスイッチ２０２のＮチャネルトランジスタＭ７及びＭ８が導通する。すると、補正電流出力端子ＩＯＵＴ１及びＩＯＵＴ２から補正電流ＩＢ１及びＩＢ２が流れる。ここで、補正電流ＩＢ１及びＩＢ２は、ＮチャネルトランジスタＭ５及びＭ６のドレインソース間電流の減少分を補う電流値に設定する。
【００７１】
その結果、メインデータ用メインバッファ１１１及びデエンファシス用メインバッファ１１２は、ロウ論理出力レベルを出力する時に補正電流ＩＢ１及びＩＢ２により補正されるので、ロウ論理レベルとしてＶＯＬ１が出力可能となる。
【００７２】
続いて、期間Ｔ２（ノントランジションビット期間）のノントランジションビット状態の動作について説明する。上述のように、出力バッファ回路非反転出力端子ＯＵＴＰと出力バッファ回路反転出力端子ＯＵＴＮのロウ論理出力レベルは、ＶＯＬ１より高いＶＯＬ２までの低下なので、ＮチャネルトランジスタＭ５のドレインソース間電流（Ｍ５＿Ｉｄｓ）及びＮチャネルトランジスタＭ６のドレインソース間電流（Ｍ６＿Ｉｄｓ）は減少しない。従って、式（１）にて計算されるＡＣコモンモードノイズＶｃｍａｃは０となる。
【００７３】
以上のように、デエンファシス機能を持つ出力バッファ回路において、電流補正回路５０を備えることで、トランジションビット期間に振幅の大きな低電圧レベルの信号を出力端子ＯＵＴＮ又はＯＵＴＰから出力することにより定電流源トランジスタＭ５、Ｍ６に流れる電流が減少した分を電流補正回路５０により加算・補正することで、ＡＣコモンモードノイズＶｃｍａｃを一定に維持できる。
【００７４】
即ち、ＡＣコモンモードノイズＶｃｍａｃが発生するトランジションビット期間においてのみ、メインバッファ１１の定電流と並列に接続するスイッチを介して補正電流を流し、出力バッファ回路出力端子ＯＵＴＰ及びＯＵＴＮのロウ論理出力レベルをＶＯＬ１まで低下させ、当該期間のＡＣコモンモードノイズＶｃｍａｃの発生を抑制する様に作用するからである。その結果、ＡＣコモンモードノイズを抑制することができる。
【００７５】
例えば、出力バッファ回路非反転出力端子ＯＵＴＰのハイ論理出力レベルが１Ｖ、出力バッファ回路反転出力端子ＯＵＴＮのロウ論理出力レベルが−０．８Ｖとし、電流補正回路５０が出力する補正電流で決まる電圧を−０．２Ｖとすると、出力バッファ回路反転出力端子ＯＵＴＮのロウ論理出力レベルに加算されるので、式（１）によれば、Ｖｃｍａｃ＝（１Ｖ＋（−０．８Ｖ−０．２Ｖ））／２＝０Ｖと計算され、ＡＣコモンノイズは発生しないことになる。
【００７６】
このように、第１の実施形態に係る出力バッファ回路は、ＡＣコモンモードノイズＶｃｍａｃを発生させることなく、デエンファシス機能を実現することができる。
【００７７】
また、電流補正回路５０が出力する補正電流により、トランジションビット期間の電圧振幅が回復するため、デエンファシス強度の低下を防止できる。
【００７８】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。図１０は、第２の実施形態に係るメインバッファ回路の回路図である。図１０において図８と同一構成要素には、同一の符号を表し、その説明を省略する。
【００７９】
第１の実施形態との違いは、スイッチ２１１、スイッチ２１２においてＮチャネルトランジスタＭ９及びＭ１０をそれぞれ追加し、制御回路２１３において論理回路Ｇ３を削除し、論理回路Ｇ５を追加したことである。
【００８０】
スイッチ２１１において、ＮチャネルトランジスタＭ９のドレイン端子とソース端子は、ＮチャネルトランジスタＭ７のドレイン端子とソース端子にそれぞれ接続され、ゲート端子は論理回路Ｇ５の出力に接続されている。スイッチ２１２の接続も同様である。
【００８１】
さらに、制御回路２１３において、制御回路設定端子ＳＥＬは論理回路Ｇ４に入力され、他方の入力は論理回路Ｇ１の出力に接続される。論理回路Ｇ４の出力はノードＳ２４に接続される。また、制御回路設定端子ＳＥＬは論理回路Ｇ５にも入力され、他方の入力は論理回路Ｇ２の出力に接続される。論理回路Ｇ５の出力はノードＳ２５に接続される。
【００８２】
第２の実施形態では、低速な動作のＯＲ論理回路を削除して入力から出力までの遅延時間を削減し、より高速動作するＡＮＤ論理回路のみで制御回路２１３を構成している。さらに、制御回路２１３の演算結果を２系統出力し、スイッチ２１１、スイッチ２１２の構成を並列とした。その結果、より高速な入力信号に対応可能な構成となっている。
【００８３】
即ち、制御回路２１３の出力であるノードＳ２４及びノードＳ２５の演算結果により、スイッチ２１１及びスイッチ２１２のＮチャネルトランジスタＭ７〜Ｍ１０が導通し、補正電流出力端子ＩＯＵＴ１及びＩＯＵＴ２から補正電流ＩＢ１及びＩＢ２が流れる。そして、制御回路２０３の遅延時間を削減しスイッチ２０１、スイッチ２０２を並列化する。さらに、論理回路Ｇ１をメインデータ非反転入力端子Ｄ１Ｐと、デエンファシスデータ反転入力端子Ｄ２Ｎとから、入力信号の論理の遷移を検出する第１の論理ゲートとして動作させ、論理回路Ｇ２をメインデータ反転入力端子Ｄ１Ｎと、デエンファシスデータ非反転入力端子Ｄ２Ｐとから、入力信号の論理の遷移を検出する第２の論理ゲートとし動作させる。その結果、第１の論理ゲート又は第２の論理ゲートのいずれかが信号の論理の遷移を検出した場合にはスイッチ２１１及びスイッチ２１２において並列化されたＮチャネルトランジスタを導通させることになり、入力信号の論理の遷移に対してより高速に動作可能となる。
【００８４】
その他の動作については第１の実施形態に係る出力バッファ回路と同様である。
【００８５】
［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。図１１は、第３の実施形態に係るメインバッファ回路の回路図である。図１１において図８と同一構成要素には、同一の符号を表し、その説明を省略する。
【００８６】
第１の実施形態との違いは、スイッチ２２１、スイッチ２２２においてＮチャネルトランジスタＭ７及びＭ８を削除し、ＮチャネルトランジスタＭ１１〜Ｍ１６と抵抗Ｒ３、Ｒ４を追加したことである。
【００８７】
スイッチ２２１において、抵抗Ｒ３の一端は電源ＶＤＤに接続され、もう一端はＮチャネルトランジスタＭ１３のドレイン端子とゲート端子及び、ＮチャネルトランジスタＭ１２のドレイン端子に接続される。ＮチャネルトランジスタＭ１３のソース端子はグランドに接続される。ＮチャネルトランジスタＭ１２のゲート端子は論理回路Ｇ４の出力に接続され、ソース端子はＮチャネルトランジスタＭ１１のゲート端子に接続される。ＮチャネルトランジスタＭ１１のドレイン端子は補正電流出力端子ＩＯＵＴ１に、ソース端子はグランドにそれぞれ接続される。スイッチ２２２の接続も同様である。
【００８８】
第３の実施形態では、スイッチ２２１、スイッチ２２２を定電流源となるように構成し、補正電流６５の高精度化が実現可能な構成である。制御回路２０３の出力であるノードＳ２４の演算結果により、スイッチ２２１のＮチャネルトランジスタＭ１２が導通する。すると、抵抗Ｒ３とＮチャネルトランジスタＭ１３でカレントミラー回路を構成し、高精度な電流がＮチャネルトランジスタＭ１１にコピーされ、補正電流出力端子ＩＯＵＴ１から補正電流ＩＢ１が流れる。スイッチ２２２における動作も同様である。
【００８９】
以上のように、スイッチ２２１、スイッチ２２２にカレントミラー回路を適用することでより高精度な電流補正が可能になる。
【００９０】
その他の動作については第１の実施形態に係る出力バッファ回路と同様である。
【００９１】
［第４の実施形態］
続いて、第４の実施形態について図面を参照して詳細に説明する。図１２は、第４の実施形態に係るメインバッファ回路の回路図である。図１２において図８と同一構成要素には、同一の符号を表し、その説明を省略する。
【００９２】
第１の実施形態との違いは、スイッチ２３１、スイッチ２３２においてＮチャネルトランジスタＭ７及びＭ８を削除し、ＮチャネルトランジスタＭ１７〜Ｍ２０と抵抗Ｒ５〜８を新たに追加したことである。
【００９３】
スイッチ２３１において、ＮチャネルトランジスタＭ１８のドレイン端子は、電源ＶＤＤに、ゲート端子は論理回路Ｇ４の出力に、ソース端子は抵抗Ｒ５の一端にそれぞれ接続される。抵抗Ｒ５及びＲ６は直列に接続され、中点をＮチャネルトランジスタＭ１７のゲート端子に接続し、抵抗Ｒ６のもう一端をグランドに接続する。ＮチャネルトランジスタＭ１７のドレイン端子は補正電流出力端子ＩＯＵＴ１に、ソース端子はグランドにそれぞれ接続される。スイッチ２３２の接続も同様である。
【００９４】
第４の実施形態では、スイッチ２３１をＮチャネルトランジスタＭ１７とソースフォロアアンプにて構成し、制御回路２０３の演算結果のレベルシフトと抵抗分圧比によって電圧振幅を調整可能とし、補正電流６５の微調整が可能な構成となっている。
【００９５】
制御回路２０３の出力であるノードＳ２４の演算結果により、スイッチ２３１のＮチャネルトランジスタＭ１８が導通し、ソース端子は、ゲートソース間電圧Ｖｇｓ分だけレベルシフトした電圧信号が出力され、更に抵抗Ｒ５及びＲ６の抵抗分圧比によって電圧振幅が調整可能となっている。
【００９６】
次に、ノードＳ２４の演算結果をレベルシフトと電圧振幅が調整されたＮチャネルトランジスタＭ１７のゲート信号により、ＮチャネルトランジスタＭ１７が導通し、補正電流出力端子ＩＯＵＴ１から補正電流ＩＢ１が流れる。つまり、ＮチャネルトランジスタＭ１７のゲート電圧は抵抗分圧比によって任意に調整可能となり、補正電流ＩＢ１を微調整することができる。スイッチ２３２における動作も同様である。
【００９７】
以上により、スイッチ２３１にＮチャネルトランジスタＭ１７とソースフォロアアンプを適用したことで補正電流６５の微調整が可能となる。
【００９８】
その他の動作については第１の実施形態に係る出力バッファ回路と同様である。
【００９９】
［第５の実施形態］
第１乃至第４の実施形態においては、負荷抵抗Ｒ１及びＲ２とＮチャンネルトランジスタを用いたメインバッファ回路を有する出力バッファ回路について説明を行ってきた。本実施形態においては、このようなメインバッファ回路に代えて、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）によりメインバッファを構成した場合の実施形態について説明する。図１３がＣＭＯＳによりメインバッファを構成した場合の回路図である。
【０１００】
第１の実施形態に係る出力バッファ回路との違いはメインデータ用メインバッファ１１１及びデエンファシス用メインバッファ１１２に代えて、メインデータ用メインバッファ１２１及びデエンファシス用メインバッファ１２２を備える点である。
【０１０１】
メインデータ用メインバッファ１２１は、ＰチャンネルトランジスタＰ１及びＰ２、ＮチャンネルトランジスタＭ２１及びＭ２２、定電流源の役割をするＮチャンネルトランジスタＭ５から構成されている。ＰチャンネルトランジスタＰ１のドレイン端子及びＮチャンネルトランジスタＭ２１のドレイン端子を共通接続し、出力バッファ回路反転出力端子ＯＵＴＮとする。さらに、ＰチャンネルトランジスタＰ２及びＮチャンネルトランジスタＭ２２のドレイン端子を共通接続し、出力バッファ回路非反転出力端子ＯＵＴＰとする。また、ＮチャンネルトランジスタＭ２１及びＭ２２のソース端子をＮチャンネルトランジスタＭ５のドレイン端子と接続する。差動信号６２の非反転信号は、ＰチャンネルトランジスタＰ１及びＮチャネルトランジスタＭ２１のゲート端子と接続し、差動信号６２の反転信号は、ＰチャンネルトランジスタＰ２及びＮチャネルトランジスタＭ２２のゲート端子に接続する。デエンファシス用メインバッファ１２２の接続も同様である。
【０１０２】
このように、ＣＭＯＳによりメインデータ用メインバッファ１２１及びデエンファシス用メインバッファ１２２を構成した場合であっても、デエンファシス設定時には振幅を強調して大振幅な信号を出力する必要があるため、定電流源を構成するＮチャンネルトランジスタＭ５及びＭ６のドレインソース間電圧Ｖｄｓは減少し、定電流Ｉ１及びＩ２が減少する。その結果、本実施形態においても、出力バッファ回路非反転出力端子ＯＵＴＰと出力バッファ回路反転出力端子ＯＵＴＮのロウ論理出力レベルは、ＶＯＬ１まで低下することができず、式（１）にて計算されるＡＣコモンモードノイズＶｃｍａｃは上昇してノイズが発生する。また、デエンファシス強度も低下する。
【０１０３】
そこで、第１乃至第４の実施形態において説明した電流補正回路５０〜５３を用いて、定電流源トランジスタＭ５及びＭ６に流れる電流が減少した分を加算・補正することにより、ＡＣコモンモードノイズＶｃｍａｃを一定に維持可能とし、デエンファシス強度の低下を防止する。
【０１０４】
なお、図１３では電流補正回路の一例として電流補正回路５０を図示している。さらに、メインデータ用メインバッファ１２１及びデエンファシス用メインバッファ１２２、電流補正回路５０〜５３の動作については第１乃至第４の実施形態で説明した動作と同様であるので、その説明を省略する。
【０１０５】
［第６の実施形態］
第１乃至第５の実施形態では、差動信号により動作する出力バッファ回路について説明を行ってきたが、単相信号についてもデエンファシス機能を有する出力バッファ回路は存在する。そのような、単相信号に対する出力バッファ回路においてもデエンファシス設定時には振幅を強調して大振幅な信号を出力する必要があるため、定電流源を構成するＮチャンネルトランジスタのドレインソース間電圧Ｖｄｓは減少し、デエンファシス強度の低下という問題が生じる。そこで、本実施形態においては単相信号で動作する出力バッファ回路について説明する。
【０１０６】
図１４が単相信号でデエンファシス機能を実現する出力バッファ回路のブロック図である。図１４の出力バッファ回路は、メインバッファ１２、インバータ２１、選択回路３１、遅延回路４１、電流補正回路５４から構成される。さらに、メインバッファ１２は、メインデータ用メインバッファ１３１と、デエンファシス用メインバッファ１３２から構成される。
【０１０７】
出力バッファ回路への入力データは、単相信号７１として、入力端子ＩＮから入力される。インバータ２１は、単相信号７１を入力とし、単相信号を反転した信号を単相信号７２として出力する。
【０１０８】
遅延回路４１は、単相信号７１を入力とし、遅延させた信号を単相信号７３として出力する。
【０１０９】
選択回路３１は、単相信号７２と単相信号７３のいずれかを選択して単相信号７４として出力する。
【０１１０】
メインデータ用メインバッファ１３１は、単相信号７２を入力とし、デエンファシス用メインバッファ１３２は、単相信号７４を入力とする。メインデータ用メインバッファ１３１とデエンファシス用メインバッファ１３２の出力は共通して接続され、それぞれの入力信号を反転した信号を出力端子ＯＵＴから出力する。
【０１１１】
また、単相信号７２は電流補正回路５４のＤ１端子に、単相信号７４はＤ２端子に、デエンファシス設定端子ＳＥＬＥＣＴは制御回路設定端子ＳＥＬにそれぞれ接続されている。さらに、電流補正回路５４のＩＯＵＴ１はメインデータ用メインバッファ１３１と、ＩＯＵＴ２端子はデエンファシス用メインバッファ１３２とそれぞれ接続されている。
【０１１２】
図１５は、メインバッファ１２と電流補正回路５４の回路図である。メインデータ用メインバッファ１３１は、ＰチャンネルトランジスタＰ５、ＮチャンネルトランジスタＭ２５、定電流源の役割をするＮチャンネルトランジスタＭ５から構成されている。ＰチャンネルトランジスタＰ５のドレイン端子及びＮチャンネルトランジスタＭ２５のドレイン端子を共通接続し、出力端子ＯＵＴとする。さらに、ＰチャンネルトランジスタＰ５のソース端子を電源ＶＤＤに接続、ＮチャンネルトランジスタＭ２５のソース端子をＮチャンネルトランジスタＭ５のドレイン端子に接続する。また、ＮチャンネルトランジスタＭ２５のソース端子と電流補正回路５４のＩＯＵＴ１と接続する。さらに、単相信号７２をＰチャンネルトランジスタＰ５のゲート端子及びＮチャンネルトランジスタＭ２５のゲート端子と共通接続する。デエンファシス用メインバッファ１３２の構成もメインデータ用メインバッファ１３１と同様である。
【０１１３】
続いて、単相信号に対応した出力バッファ回路のデエンファシス設定時の動作について説明する。単相信号に対するデエンファシス動作も差動信号に対する動作と同様であり、デエンファシス設定時には出力する信号の論理が変化した直後の１ビット目の振幅を強調して出力する。即ち、デエンファシス設定時は、メインバッファ１２において、単相信号７２と、遅延回路４１で遅延させた単相信号７３との２つの信号の減算を行い、信号の論理の変化時の振幅を強調（エンファシス）した信号を出力する。
【０１１４】
以上のように、単相信号に対応した出力バッファ回路によって信号の論理が変化した直後の信号を強調することでデエンファシス機能を実現する。しかし、単相信号の場合も、デエンファシス設定時に振幅を強調して大振幅な信号を出力する必要があるため、定電流源を構成するＮチャンネルトランジスタのドレインソース間電圧Ｖｄｓは減少し、出力バッファ回路の出力端子ＯＵＴのロウ論理出力レベルが、ＶＯＬ１まで低下することができないという問題が生じる（図１６参照）。
【０１１５】
そこで、電流補正回路を用いてデエンファシス設定時に定電流源に流れる電流の補正を行う。本実施形態で示した電流補正回路５４は第１の実施形態で説明した電流補正回路５０とは制御回路２０３の構成が異なるが基本的な動作については同様である。即ち、デエンファシス設定時は制御回路設定端子ＳＥＬがＨレベルであって、入力信号が０から１に変化した直後（トランジションビット期間）では、ＡＮＤ論理回路Ｇ６の出力がＨレベルとなりＡＮＤ論理回路Ｇ７がそのままノードＳ２５に出力し、スイッチ２０１及び２０２をオンする。その結果、定電流源トランジスタＭ５、Ｍ６に流れる電流が減少した分を電流補正回路５４により加算・補正され、出力バッファ回路の出力端子ＯＵＴのロウ論理出力レベルを、ＶＯＬ１まで低下させることができる。なお、電流補正回路５４のスイッチ２０１及び２０２を、それぞれスイッチ２２１及び２２２、又はスイッチ２３１及びスイッチ２３２に置換え可能であることは当然である。ただし、スイッチ２１１及び２１２は差動信号時に用いることが前提であるので、スイッチ２０１及び２０２をこれらに置き換えることはできない。
【０１１６】
続いて、単相信号にデエンファシス設定を行った場合の動作波形を図１７に示す。図１６では、ＶＯＬ１までロウ論理出力レベルを低下させることが出来なかったが、電流補正回路５４によりＮチャンネルトランジスタＭ５、Ｍ６に流れる電流を補正し、ＶＯＬ１まで低下させることが可能であることが分かる。
【０１１７】
その結果、電流補正回路５４によりトランジションビット期間とノントランジションビット期間の電圧振幅比で計算されるデエンファシス強度の低下が防止できる。
【０１１８】
なお、上記の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。例えば、ＮチャンネルトランジスタとＰチャンネルトランジスタを入れ替えても、電源等の接続を適宜変更すれば対応可能である。即ち、Ｎチャンネルトランジスタを第１導電型トランジスタ、Ｐチャンネルトランジスタを第２導電型トランジスタと捉える事ができる。
【符号の説明】
【０１１９】
１０、１１、１２ メインバッファ
２０ メインデータ用プリバッファ
２１ インバータ
３０、３１ 選択回路
４０、４１ 遅延回路
５０、５１、５２、５３、５４ 電流補正回路
１０１、１１１、１２１、１３１ メインデータ用メインバッファ
１０２、１１２、１２２、１３２ デエンファシス用メインバッファ
２０１、２０２、２１１、２１２、２２１、２２２、２３１、２３２ スイッチ
２０３、２１３、２２３ 制御回路
ＣＣＳ１、ＣＣＳ２ 定電流源
Ｇ１、Ｇ２、Ｇ４、Ｇ５、Ｇ６、Ｇ７ ＡＮＤ論理回路
Ｇ３ ＯＲ論理回路
Ｍ１〜Ｍ２６ Ｎチャンネルトランジスタ
Ｐ１〜Ｐ６ Ｐチャンネルトランジスタ
Ｒ１〜Ｒ８ 抵抗
【技術分野】
【０００１】
本発明は、出力バッファ回路及び半導体装置に関する。特に、出力データの論理が遷移したときに振幅を強調して出力し、出力データの論理が遷移しないときに振幅を減衰させて出力するデエンファシス機能を有する出力バッファ回路に関する。
【背景技術】
【０００２】
近年、電気通信技術の急速な発展に伴い基幹通信装置やサーバー通信装置におけるデータ伝送は、ますます高速化され、そのデータ伝送路の長距離化が進んできている。
【０００３】
そこで、半導体集積回路において、低速なパラレル信号を高速なシリアル信号に変換後、データの出力をする高速インターフェイスマクロが用いられる。このような、インターフェイスマクロはＳｅｒｉａｌｉｚｅｒ／Ｄｅ―ｓｅｒｉａｌｉｚｅｒマクロと呼ばれ、高速、大容量、かつ長距離伝送を実現するため、デエンファシスと呼ばれる機能を有する。このデエンファシス機能とは、伝送路上の通信データの減衰量に応じて予め出力データの論理が遷移したときに振幅を強調して出力し、出力データの論理が遷移しないときに振幅を減衰させ、信号波形を強調して出力するものである。
【０００４】
このデエンファシス機能は、図２のような構成を持つ回路により実現可能である。即ち、通信データが差動入力され、デエンファシス時には入力データとその入力データを遅延させたデータの差分を取ることにより信号の論理が変化した直後の信号のみを強調することでデエンファシスを実現する。
【０００５】
ここで、特許文献１において、デエンファシス非設定時には、デエンファシス用出力バッファをメインデータ用出力バッファとして動作させることで、回路全体の最適化をはかり、回路素子数を削減すると共に、低消費電力化を可能とする技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−０６００７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下の分析は、本発明の観点からなされたものである。
【０００８】
しかし、図２の出力バッファ回路によるデエンファシス機能の実現時には、信号の論理が変化した直後に振幅を強調して大振幅な信号を出力する必要があるが、振幅を強調する際に、バッファ回路に電流を供給する電流源回路の出力電圧が圧迫されて出力電流が減少し、所望の出力振幅を得ることができない。
【０００９】
また、電流源回路の出力電流が減少して所望の出力振幅が得られないと、ＡＣコモンモードノイズの発生やデエンファシス強度の低下といった問題が表面化する。これらの問題の詳細については後述するが、ＡＣコモンモードノイズはデエンファシス非設定時には発生しないのでデエンファシス設定時のみ出力バッファ回路のノイズ特性が悪化することになる。また、デエンファシス強度の低下は出力バッファ回路の伝送能力の低下を意味する。
【００１０】
以上のとおり、従来技術には、解決すべき問題点が存在する。
【００１１】
本発明の一側面において、デエンファシス設定時の振幅強調時に、所望の出力振幅を得ることが出来、ＡＣコモンモードノイズの発生や、デエンファシス強度の低下を防止した出力バッファ回路、半導体装置が、望まれる。
【課題を解決するための手段】
【００１２】
本発明の第１の視点によれば、入力信号を受け付ける第１のバッファ回路と、前記入力信号を遅延させた信号を受け付け、前記第１のバッファ回路と共通の出力端子に接続され、前記第１のバッファ回路の出力信号に対して位相が遅延して反転された出力信号を出力する第２のバッファ回路と、前記入力信号の論理が遷移するときに、前記第１及び第２のバッファ回路に流れる電源電流を補正する電流補正回路と、を備える出力バッファ回路が提供される。
【００１３】
本発明の第２の視点によれば、上記出力バッファ回路を有する半導体装置が提供される。
【発明の効果】
【００１４】
本発明の各視点によれば、デエンファシス設定時の信号強調時に所望の出力振幅が得られる出力バッファ回路が提供される。さらには、出力振幅の低下を防ぐことにより、ＡＣコモンモードノイズの発生や、デエンファシス強度の低下を防ぐこともできる。
【図面の簡単な説明】
【００１５】
【図１】本発明の概要を説明するための図である。
【図２】デエンファシス機能を有する出力バッファ回路の一例である。
【図３】図２のメインバッファ回路の回路図である。
【図４】図２の出力バッファ回路におけるデエンファシス設定時の波形を示す図である。
【図５】図２の出力バッファ回路におけるデエンファシス設定時のタイミングチャートである。
【図６】図２の出力バッファ回路におけるデエンファシス非設定時のタイミングチャートである。
【図７】本発明の第１の実施形態に係る出力バッファ回路のブロック図である。
【図８】図７のメインバッファ回路の回路図である。
【図９】図７の出力バッファ回路におけるデエンファシス設定時のタイミングチャートである。
【図１０】本発明の第２の実施形態に係る出力バッファ回路のブロック図である。
【図１１】本発明の第３の実施形態に係る出力バッファ回路のブロック図である。
【図１２】本発明の第４の実施形態に係る出力バッファ回路のブロック図である。
【図１３】本発明の第５の実施形態に係る出力バッファ回路のブロック図である。
【図１４】単相信号に対する出力バッファ回路のブロック図である。
【図１５】本発明の第６の実施形態に係る出力バッファ回路のブロック図である。
【図１６】単相信号に対するデエンファシス設定時に電流の補正をしない場合のタイミングチャートである。
【図１７】図１５の出力バッファ回路におけるデエンファシス設定時のタイミングチャートである。
【発明を実施するための形態】
【００１６】
はじめに、図１を用いて本発明の概要について説明する。上述のように、ＡＣコモンモードノイズの発生やデエンファシス強度が低下するのは、信号の論理が変化した直後は振幅を強調して大振幅な信号を出力し、バッファ回路に電流を供給する電流源回路の出力電圧が圧迫され、電流源回路の出力電流が減少するためである。そこで、信号の論理が変化した直後の期間（以下、トランジションビット期間と呼ぶ）に２つのバッファに接続された電流源を可変し、２つのバッファ回路に供給する電流を電流補正回路により補正する。この補正回路により、トランジションビット期間に発生するＡＣコモンモードノイズの抑制及びデエンファシス強度の低下の防止を実現する。
【００１７】
続いて、本発明の各実施形態の説明に入る前に、デエンファシス機能を実現する出力バッファ回路の基本的な回路構成について図２を用いて説明しておく。図２はデエンファシス機能を実現する出力バッファ回路の一例である。図２の出力バッファ回路は、メインバッファ１０、メインデータ用プリバッファ２０、選択回路３０、遅延回路４０から構成される。さらに、メインバッファ１０はメインデータ用メインバッファ１０１と、デエンファシス用メインバッファ１０２から構成される。
【００１８】
出力バッファ回路への入力データは、出力バッファ回路非反転入力端子ＩＮＰと出力バッファ回路反転入力端子ＩＮＮから差動信号として入力される（差動信号６１）。メインデータ用プリバッファ２０は、差動信号６１を入力とし、増幅された差動信号を差動信号６２として出力する。
【００１９】
選択回路３０は、差動信号６１の非反転信号と反転信号を入れ替えた（クロスした）逆相の差動信号６１ａと、差動信号６３を入力とし、選択信号としてデエンファシス設定端子ＳＥＬＥＣＴの出力信号を接続する。デエンファシス設定端子ＳＥＬＥＣＴの論理に応じて逆相の差動信号６１ａか差動信号６３のいずれかを選択して差動信号６４として出力する。
【００２０】
遅延回路４０は、差動信号６１を入力とし、遅延させた差動信号を差動信号６３として出力する。
【００２１】
メインデータ用メインバッファ１０１は、差動信号６２を入力とし、出力バッファ回路非反転出力端子ＯＵＴＰと出力バッファ回路反転出力端子ＯＵＴＮに増幅された差動信号を出力する。
【００２２】
デエンファシス用メインバッファ１０２は、差動信号６４を入力とし、出力バッファ回路非反転出力端子ＯＵＴＰと出力バッファ回路反転出力端子ＯＵＴＮに増幅された差動信号を出力する。なお、デエンファシス用メインバッファ１０２は、非反転出力信号が出力バッファ回路反転出力端子ＯＵＴＮに、反転出力信号が非反転出力端子ＯＵＴＰに、反転出力端子と非反転出力端子を入れ替えて逆に接続されている。
【００２３】
図３は、図２のメインバッファ１０の構成の一例を示す回路図である。メインデータ用メインバッファ１０１は、ＮチャネルトランジスタＭ１、Ｍ２及び定電流源ＣＣＳ１から構成され、デエンファシス用メインバッファ１０２は、ＮチャネルトランジスタＭ３、Ｍ４及び定電流源ＣＣＳ２から構成されている。
【００２４】
メインデータ用メインバッファ１０１のＮチャネルトランジスタＭ１及びＭ２のソース端子はそれぞれ共通接続され、定電流源ＣＣＳ１に接続される。また、差動信号６２の非反転信号とＮチャネルトランジスタＭ１のゲート端子を接続し、差動信号６２の反転信号をＮチャネルトランジスタＭ２のゲート端子に接続する。さらに、ＮチャネルトランジスタＭ１及びＭ２のドレイン端子を抵抗Ｒ１及びＲ２を介して電源ＶＤＤに接続する。
【００２５】
デエンファシス用メインバッファ１０２のＮチャネルトランジスタＭ３及びＭ４のソース端子もそれぞれ共通接続され、定電流源ＣＣＳ２に接続される。また、差動信号６４の非反転信号とＮチャネルトランジスタＭ３のゲート端子を接続し、差動信号６４の反転信号をＮチャネルトランジスタＭ４のゲート端子に接続する。さらに、ＮチャネルトランジスタＭ３及びＭ４のドレイン端子は、それぞれ、ＮチャネルトランジスタＭ１及びＭ２のドレイン端子と共通に接続し、抵抗Ｒ１及びＲ２を介して電源ＶＤＤに接続する。
【００２６】
続いて、上記のような構成を持つ出力バッファ回路の基本的な動作を説明する。この出力バッファ回路においては、デエンファシス設定端子ＳＥＬＥＣＴをＨレベルに設定すればデエンファシス機能が有効になり、Ｌレベルに設定すればデエンファシス機能は無効になる。
【００２７】
デエンファシス設定時は、メインバッファ１０において、差動信号６２と、遅延回路４０で遅延させた差動信号６３との２つの信号の減算を行い、信号の論理の変化時の振幅を強調（エンファシス）した信号を出力する。
【００２８】
一方、デエンファシス非設定時は、メインバッファ１０において、差動信号６１と逆相の差動信号６１ａの２つの信号の減算を行い出力する。差動信号と、その差動信号をクロスさせた信号の減算なのでこの場合は差動信号６１同士の加算に相当する。
【００２９】
デエンファシス設定時には、メインバッファから出力（ＯＵＴＰ／ＯＵＴＮ）する信号の論理が変化した直後の１ビット目の信号であるトランジションビット（遷移ビット）の振幅は強調されて出力するが、トランジションビット以降の信号であり、トランジションビットにおける遷移後の論理と同じ論理のノントランジションビット（非遷移ビット）の振幅は減衰する。
【００３０】
続いて、図４乃至図６を参照し、デエンファシス設定時の動作の詳細を説明する。なお、説明にあたり、ＨＩＧＨレベルを論理１、ＬＯＷレベルを論理０とする。ここで、デエンファシス設定時の差動信号６１及び差動信号６４の非反転信号と、出力端子ＯＵＴＰの関係を示したものが図４である。
【００３１】
はじめに、差動信号６２の非反転信号が０（反転信号が１）から非反転信号が１（反転信号が０）に変化する場合を考える。その際の選択回路３０の出力である差動信号６４の非反転信号は０である（図４のｔ１）。すると、ドレイン端子が共通接続されたＮチャネルトランジスタＭ１及びＭ４がオンとなり、ＮチャネルトランジスタＭ２及びＭ３はオフになる。その結果、抵抗Ｒ１には、定電流源ＣＣＳ１から供給される電流Ｉ１と定電流源ＣＣＳ２から供給される電流Ｉ２の和に対応する電流が流れる。一方、抵抗Ｒ２には、電流は流れない。
【００３２】
この時の出力端子（ＯＵＴＮ及びＯＵＴＰ）の電圧を計算すると、
ＯＵＴＮ＝ＶＤＤ−（Ｉ１＋Ｉ２）×Ｒ１
ＯＵＴＰ＝ＶＤＤ
となる。ＯＵＴＰとＯＵＴＮの差電位である振幅はＯＵＴＰ−ＯＵＴＮ＝（Ｉ１＋Ｉ２）×Ｒ１となる。
【００３３】
次に、差動信号６２の非反転信号が１（反転信号が０）で、差動信号６４の非反転信号が１（反転信号が０）の場合を考える（図４のｔ２）。この場合は、ＮチャネルトランジスタＭ１及びＭ３がオンとなり、ＮチャネルトランジスタＭ２及びＭ４はオフになる。そのため、抵抗Ｒ１及びＲ２には、それぞれ定電流源ＣＣＳ１から供給される電流Ｉ１及びＣＣＳ２から供給される電流Ｉ２に対応する電流が流れる。
【００３４】
その時の出力端子の電圧は
ＯＵＴＮ＝ＶＤＤ−Ｒ１×Ｉ１
ＯＵＴＰ＝ＶＤＤ−Ｒ２×Ｉ２
となり、振幅はＯＵＴＰ−ＯＵＴＮ＝Ｒ１×Ｉ１−Ｒ２×Ｉ２となる。さらに、Ｒ１＝Ｒ２＝Ｒとすれば、ＯＵＴＰ−ＯＵＴＮ＝Ｒ×（Ｉ１−Ｉ２）となる。以上のことから、差動信号６２のデータが変化すれば、変化直後の振幅は大きくなり、それ以外のときの振幅は小さくなり、デエンファシスが行われていることが分かる。
【００３５】
以上のように、図２の出力バッファ回路によってトランジションビットを強調することでデエンファシス機能を実現する。しかし、図２の出力バッファ回路には、トランジションビット期間のロウ電圧が設計値まで低下しないという問題点がある。
【００３６】
次に、トランジションビット期間においてロウ電圧が設計値まで低下しない理由について図５のタイミングチャートを用いて説明する。図５は、図２の回路におけるデエンファシス設定時の動作を示すタイミングチャートであり、横軸は時間を示し縦軸は電圧と電流を示す。期間Ｔ１はトランジションビット期間であり、期間Ｔ２はノントランジションビット期間である。縦軸の信号は、ＳＥＬＥＣＴ信号、差動信号６１、遅延回路４０の出力する差動信号６３、差動信号６２、差動信号６４、出力バッファ回路の反転出力ＯＵＴＮ、出力バッファ回路の非反転出力ＯＵＴＰ、ＮチャンネルトランジスタＭ１〜Ｍ４のソース端子における電圧、定電流源ＣＣＳ１及びＣＣＳ２から供給される電流Ｉ１及びＩ２である。なお、図５における差動信号の非反転信号は実線で表現し、反転信号は破線で表現している。
【００３７】
また、電圧レベルＶＯＨ１はトランジションビット期間のハイ電圧、電圧レベルＶＯＬ１はトランジションビット期間のロウ電圧、電圧レベルＶＯＨ２はノントランジションビット期間のハイ電圧、電圧レベルＶＯＬ２はノントランジションビット期間のロウ電圧を示す。ＶｃｍａｃはＡＣコモンモード電圧を示す電圧レベルである。
【００３８】
まず始めに、期間Ｔ１（トランジションビット期間）のトランジションビット状態の動作について説明する。
【００３９】
期間Ｔ１は送信データが０から１、又は１から０に変化した直後のトランジションビット状態であり、出力バッファ回路非反転出力端子ＯＵＴＰと出力バッファ回路反転出力端子ＯＵＴＮの電圧振幅は、期間Ｔ２（ノントランジションビット期間）よりも大きく、信号の変化が強調される。つまり、出力バッファ回路非反転出力端子ＯＵＴＰと出力バッファ回路反転出力端子ＯＵＴＮの出力電圧レベルは、それぞれハイ論理出力レベルＶＯＨ１と、ロウ論理出力レベルＶＯＬ１になる。
【００４０】
一方、図示はしていないが、ＮチャネルトランジスタＭ１〜Ｍ４には、Ｎチャネルトランジスタ毎にドレインソース間電圧Ｖｄｓに依存するドレインソース間抵抗Ｒｄｓが存在する。このドレインソース間抵抗Ｒｄｓを介して、ＮチャネルトランジスタＭ１及びＭ２のドレインの信号が共通に接続されたソースに伝播し、以下の様な影響を与える。
【００４１】
特に、ドレインの信号がロウ論理出力レベルＶＯＬ１の際には、ドレインソース間抵抗Ｒｄｓの値は、ハイ論理出力レベルＶＯＨ１の時よりも小さくなり、ドレイン電圧がよりソースに伝播しやすくなり、その影響は大きくなる。
【００４２】
また、定電流源ＣＣＳ１及びＣＣＳ２は、通常はＮチャネルトランジスタで実現される。上記ＮチャネルトランジスタＭ１及びＭ２のソース、又は、ＮチャネルトランジスタＭ３及びＭ４のソースは、即ち、定電流源ＣＣＳ１又はＣＣＳ２を構成するＮチャネルトランジスタのドレインであるので、定電流源ＣＣＳ１及びＣＣＳ２を構成するＮチャネルトランジスタのドレイン電圧は低下する。すると、定電流源となるＮチャネルトランジスタのドレインソース間電圧Ｖｄｓが低下し、定電流源ＣＣＳ１、ＣＣＳ２に流れる定電流Ｉ１及びＩ２は減少し、ＶＤＤ−（Ｉ１＋Ｉ２）×Ｒ１で決まるロウ論理電圧レベルは、ＶＯＬ１まで低下しない。つまり、出力バッファ回路非反転出力端子ＯＵＴＰと出力バッファ回路反転出力端子ＯＵＴＮのロウ論理出力レベルは、ＶＯＬ１まで低下することができない。その結果、デエンファシスを設定するとトランジションビット期間においてＡＣコモンモードノイズが発生する。
【００４３】
次に、デエンファシス設定時に発生するＡＣコモンモードノイズについて説明する。ＡＣコモンモードノイズとは、伝送信号とグランド間に発生するノイズであって、伝送路から不要な放射ノイズを発生させる原因となる。ＡＣコモンモードノイズＶｃｍａｃは、下記の式（１）で計算できる。
Ｖｃｍａｃ＝（ＯＵＴＰ＋ＯＵＴＮ）／２ ・・・（１）
式（１）から、出力バッファ回路非反転出力端子ＯＵＴＰと出力バッファ回路反転出力端子ＯＵＴＮが相補の関係であれば、ＡＣコモンモードノイズは発生しないことが分かる。
【００４４】
例えば、出力バッファ回路非反転出力端子ＯＵＴＰのハイ論理出力レベルが１Ｖ、出力バッファ回路反転出力端子ＯＵＴＮのロウ論理出力レベルが−０．８Ｖとすると、式（１）によりＶｃｍａｃ＝０．１ＶのＡＣコモンモードノイズが発生することになる。このように、出力バッファ回路非反転出力端子ＯＵＴＰと出力バッファ回路反転出力端子ＯＵＴＮのロウ論理出力レベルが、ＶＯＬ１まで低下することができないと、図２の出力バッファ回路にはＡＣコモンモードノイズが発生することになる。
【００４５】
続いて、期間Ｔ２（ノントランジションビット期間）のノントランジションビット状態の動作について説明する。
【００４６】
期間Ｔ２は、通信データとして０又は１が連続するノントランジションビット状態であり、出力バッファ回路非反転出力端子ＯＵＴＰと出力バッファ回路反転出力端子ＯＵＴＮの電圧振幅は、期間Ｔ１（トランジションビット）よりも小さくなり、信号の強調は行われていない。つまり、出力バッファ回路非反転出力端子ＯＵＴＰと出力バッファ回路反転出力端子ＯＵＴＮの出力電圧レベルは、それぞれハイ論理出力レベルＶＯＨ２と、ロウ論理出力レベルＶＯＬ２になる。
【００４７】
このロウ論理出力レベルＶＯＬ２は、期間Ｔ１と同様に、ＮチャネルトランジスタＭ１〜Ｍ４のソースに伝播して影響を与えることになるが、ＶＯＬ２はロウ論理出力レベルＶＯＬ１と比較すると高い電圧なので、定電流源ＣＣＳ１、ＣＣＳ２の出力電圧を圧迫し、定電流源ＣＣＳ１、ＣＣＳ２に流れる電流Ｉ１及びＩ２が減少することはない。従って、出力バッファ回路非反転出力端子ＯＵＴＰと出力バッファ回路反転出力端子ＯＵＴＮのロウ論理出力レベルは、ＶＯＬ２まで低下し、式（１）にて計算されるＡＣコモンモードノイズＶｃｍａｃは発生しない（正常な中心値を示す）。
【００４８】
例えば、ハイ論理出力レベルが０．５Ｖ、ロウ論理出力レベルが−０．５Ｖとすれば、式（１）によりＶｃｍａｃ＝０Ｖと計算できる。
【００４９】
このように、図２の出力バッファ回路は、デエンファシスを設定するとトランジションビット期間Ｔ１において、ＡＣコモンモードノイズＶｃｍａｃを発生させる。
【００５０】
なお、図６は図２における出力バッファ回路におけるデエンファシス非設定時の動作を示すタイミングチャートである。図６からはデエンファシス非設定時にはＡＣコモンモードノイズは発生しないことが分かる。
【００５１】
さらに、トランジションビット期間のロウ電圧が設計値まで低下しないと、トランジションビット期間とノントランジションビット期間の電圧振幅比で計算されるデエンファシス強度が低下するという問題がある。
ここで、デエンファシス強度は次の式（２）で計算される。
２０ｌｏｇ（期間Ｔ１の電圧振幅／期間Ｔ２の電圧振幅）・・・（２）
即ち、トランジションビット期間のロウ電圧がＶＯＬ１まで低下しないと期間Ｔ１の電圧振幅が低下し、式（２）で計算されるデエンファシス強度が低下してしまう。
【００５２】
［第１の実施形態］
続いて、本発明の第１の実施形態に係る出力バッファ回路について図面を参照して詳細に説明する。図７は、第１の実施形態に係る出力バッファ回路の構成を示したブロック図である。図７において図２と同一構成要素には、同一の符号を表し、その説明を省略する。
【００５３】
本実施形態に係る出力バッファ回路は、図２の出力バッファ回路に対して電流補正回路５０を有する点で相違する。この電流補正回路５０により、デエンファシス設定時におけるＮチャンネルトランジスタのソース端子に流れる電流の補正をおこなう。
【００５４】
電流補正回路５０と各信号は以下のように接続される。差動信号６２の非反転信号はメインデータ非反転入力端子Ｄ１Ｐに、差動信号６２の反転信号はメインデータ反転入力端子Ｄ１Ｎに、差動信号６４の非反転信号はデエンファシスデータ非反転入力端子Ｄ２Ｐに、差動信号６４の反転信号はデエンファシスデータ反転入力端子Ｄ２Ｎに、デエンファシス設定端子ＳＥＬＥＣＴは、制御回路設定端子ＳＥＬに接続される。さらに、電流補正回路５０は出力端子として２端子有し、補正電流出力端子ＩＯＵＴ１はメインデータ用メインバッファ１１１と、補正電流出力端子ＩＯＵＴ２は、デエンファシス用メインバッファ１１２と接続される。これらの補正電流出力端子ＩＯＵＴ１及びＩＯＵＴ２は補正電流６５を出力する。
【００５５】
上述のように、メインデータ用メインバッファ１１１は、差動信号６２に加えてＩＯＵＴ１端子とも接続され、ＩＯＵＴ１端子より補正電流６５を入力とする。同様に、デエンファシス用メインバッファ１１２は、差動信号６４に加えてＩＯＵＴ２端子とも接続され、ＩＯＵＴ２端子より補正電流６５を入力とする。
【００５６】
次に、図８に本実施形態に係る出力バッファ回路の回路図を示す。本実施形態に係る出力バッファ回路は、メインバッファ１１と電流補正回路５０で構成される。
【００５７】
メインデータ用メインバッファ１１１は、抵抗Ｒ１、Ｒ２とＮチャネルトランジスタＭ１、Ｍ２、Ｍ５で構成される。デエンファシス用メインバッファ１１２は、メインデータ用メインバッファ１１１と共有する抵抗Ｒ１、Ｒ２とＮチャネルトランジスタＭ３、Ｍ４、Ｍ６で構成される。
【００５８】
差動信号６２の非反転信号は、ＮチャネルトランジスタＭ１のゲート端子及び電流補正回路５０のメインデータ非反転入力端子Ｄ１Ｐと接続されている。差動信号６２の反転信号は、ＮチャネルトランジスタＭ２のゲート端子及び電流補正回路５０のメインデータ反転入力端子Ｄ１Ｎと接続されている。同様に、差動信号６４の非反転信号は、ＮチャネルトランジスタＭ３のゲート端子及び電流補正回路５０のデエンファシスデータ非反転入力端子Ｄ２Ｐと接続され、差動信号６４の反転信号は、ＮチャネルトランジスタＭ４のゲート端子及び電流補正回路５０のデエンファシスデータ反転入力端子Ｄ２Ｎと接続されている。
【００５９】
また、ＮチャネルトランジスタＭ１及びＭ２の各ソース端子は互いに共通接続され、ＮチャネルトランジスタＭ５のドレイン端子及び補正電流出力端子ＩＯＵＴ１に接続されている。同様に、ＮチャネルトランジスタＭ３及びＭ４の各ソース端子は互いに共通接続され、ＮチャネルトランジスタＭ６のドレイン端子及び補正電流出力端子ＩＯＵＴ２に接続されている。ＮチャネルトランジスタＭ５及びＭ６の各ゲート端子は共にバイアス端子ＶＢに接続され、各ソース端子はグランドに接続されている。ＮチャネルトランジスタＭ５は、電流源として機能し、ＮチャネルトランジスタＭ１及びＭ２で構成されるメインデータ用メインバッファ１１１の差動対に電流を供給する。同様に、ＮチャネルトランジスタＭ６は、電流源として機能し、ＮチャネルトランジスタＭ３及びＭ４で構成されるデエンファシス用メインバッファ１１２の差動対に電流を供給する。以上が、メインデータ用メインバッファ１１１とデエンファシス用メインバッファ１１２の詳細である。
【００６０】
次に、電流補正回路５０について説明する。電流補正回路５０は、スイッチ２０１、スイッチ２０２と制御回路２０３で構成される。
【００６１】
電流補正回路５０の一実施例として、スイッチ２０１及び２０２はＮチャネルトランジスタＭ７及びＭ８で構成可能であり、制御回路２０３は論理回路Ｇ１〜Ｇ４から構成可能である。
【００６２】
スイッチ２０１のＮチャネルトランジスタＭ７のドレイン端子は補正電流出力端子ＩＯＵＴ１に、ゲート端子は論理回路Ｇ４の出力に、ソース端子はグランドにそれぞれ接続されている。スイッチ２０２の接続も同様である。
【００６３】
制御回路２０３において、ＡＮＤ論理回路Ｇ１の入力は、メインデータ非反転入力端子Ｄ１Ｐに、もう一方の入力は、デエンファシスデータ反転入力端子Ｄ２Ｎにそれぞれ接続されている。ＡＮＤ論理回路Ｇ１の出力はＯＲ論理回路Ｇ３の入力に接続されている。
【００６４】
次に、ＡＮＤ論理回路Ｇ２の入力は、メインデータ反転入力端子Ｄ１Ｎに、もう一方の入力は、デエンファシスデータ非反転入力端子Ｄ２Ｐにそれぞれ接続されている。ＡＮＤ論理回路Ｇ２の出力は、ＯＲ論理回路Ｇ３のＡＮＤ論理回路Ｇ１の出力とは異なる入力に接続されている。ＯＲ論理回路Ｇ３の出力はＡＮＤ論理回路Ｇ４に入力され、ＡＮＤ論理回路Ｇ４の他の入力は制御回路設定端子ＳＥＬに接続されている。
【００６５】
続いて、本実施形態に係る出力バッファ回路の動作について、図９を参照して説明する。図９は、本実施形態に係るバッファ回路の動作を示すタイミングチャートであり、図５におけるタイミングチャートと同様に横軸は時間を示し縦軸は電圧と電流を示す。
【００６６】
縦軸の信号は、ＳＥＬＥＣＴ信号、差動信号６１、遅延回路４０の出力する差動信号６３、差動信号６２、差動信号６４、論理回路Ｇ１の出力（ノードＳ２１）、論理回路Ｇ２の出力（ノードＳ２２）、論理回路Ｇ３の出力（ノードＳ２３）、論理回路Ｇ４の出力（ノードＳ２４）、補正電流信号ＩＯＵＴ１、補正電流信号ＩＯＵＴ２、出力バッファ回路の反転出力ＯＵＴＮ、出力バッファ回路の非反転出力ＯＵＴＰ、ノードＳ１の電位、ノードＳ２の電位、ＮチャネルトランジスタＭ５のドレインソース間電流（Ｍ５＿Ｉｄｓ）、ＮチャネルトランジスタＭ６のドレインソース間電流（Ｍ６＿Ｉｄｓ）である。なお、図５と同様に差動信号の非反転信号は実線で表現し、反転信号は破線で表現している。
【００６７】
出力バッファ回路のデエンファシス動作は論理回路Ｇ４により定まる。論理回路Ｇ４の制御回路設定端子ＳＥＬがＨレベルのときデエンファシス動作が有効となり、他方の入力（ノードＳ２３）をそのままノードＳ２４に出力する。一方、Ｌレベルのときは、デエンファシス動作が無効となり、Ｌレベルを出力しスイッチ２０１、スイッチ２０２を常時遮断する。ノードＳ２４は、制御回路２０３の演算結果を示し期間Ｔ１のみＨレベルを出力し、期間Ｔ２ではＬレベルを出力することになる。
【００６８】
始めに、図９における期間Ｔ１のトランジションビット状態の動作について説明する。
【００６９】
上述のように、出力バッファ回路非反転出力端子ＯＵＴＰと出力バッファ回路反転出力端子ＯＵＴＮのロウ論理レベルは、ＶＯＬ１まで低下することができず、式（１）にて計算されるＡＣコモンモードノイズＶｃｍａｃは上昇を始める。
【００７０】
次に、制御回路２０３の出力であるノードＳ２４はＨレベルであるから、スイッチ２０１及びスイッチ２０２のＮチャネルトランジスタＭ７及びＭ８が導通する。すると、補正電流出力端子ＩＯＵＴ１及びＩＯＵＴ２から補正電流ＩＢ１及びＩＢ２が流れる。ここで、補正電流ＩＢ１及びＩＢ２は、ＮチャネルトランジスタＭ５及びＭ６のドレインソース間電流の減少分を補う電流値に設定する。
【００７１】
その結果、メインデータ用メインバッファ１１１及びデエンファシス用メインバッファ１１２は、ロウ論理出力レベルを出力する時に補正電流ＩＢ１及びＩＢ２により補正されるので、ロウ論理レベルとしてＶＯＬ１が出力可能となる。
【００７２】
続いて、期間Ｔ２（ノントランジションビット期間）のノントランジションビット状態の動作について説明する。上述のように、出力バッファ回路非反転出力端子ＯＵＴＰと出力バッファ回路反転出力端子ＯＵＴＮのロウ論理出力レベルは、ＶＯＬ１より高いＶＯＬ２までの低下なので、ＮチャネルトランジスタＭ５のドレインソース間電流（Ｍ５＿Ｉｄｓ）及びＮチャネルトランジスタＭ６のドレインソース間電流（Ｍ６＿Ｉｄｓ）は減少しない。従って、式（１）にて計算されるＡＣコモンモードノイズＶｃｍａｃは０となる。
【００７３】
以上のように、デエンファシス機能を持つ出力バッファ回路において、電流補正回路５０を備えることで、トランジションビット期間に振幅の大きな低電圧レベルの信号を出力端子ＯＵＴＮ又はＯＵＴＰから出力することにより定電流源トランジスタＭ５、Ｍ６に流れる電流が減少した分を電流補正回路５０により加算・補正することで、ＡＣコモンモードノイズＶｃｍａｃを一定に維持できる。
【００７４】
即ち、ＡＣコモンモードノイズＶｃｍａｃが発生するトランジションビット期間においてのみ、メインバッファ１１の定電流と並列に接続するスイッチを介して補正電流を流し、出力バッファ回路出力端子ＯＵＴＰ及びＯＵＴＮのロウ論理出力レベルをＶＯＬ１まで低下させ、当該期間のＡＣコモンモードノイズＶｃｍａｃの発生を抑制する様に作用するからである。その結果、ＡＣコモンモードノイズを抑制することができる。
【００７５】
例えば、出力バッファ回路非反転出力端子ＯＵＴＰのハイ論理出力レベルが１Ｖ、出力バッファ回路反転出力端子ＯＵＴＮのロウ論理出力レベルが−０．８Ｖとし、電流補正回路５０が出力する補正電流で決まる電圧を−０．２Ｖとすると、出力バッファ回路反転出力端子ＯＵＴＮのロウ論理出力レベルに加算されるので、式（１）によれば、Ｖｃｍａｃ＝（１Ｖ＋（−０．８Ｖ−０．２Ｖ））／２＝０Ｖと計算され、ＡＣコモンノイズは発生しないことになる。
【００７６】
このように、第１の実施形態に係る出力バッファ回路は、ＡＣコモンモードノイズＶｃｍａｃを発生させることなく、デエンファシス機能を実現することができる。
【００７７】
また、電流補正回路５０が出力する補正電流により、トランジションビット期間の電圧振幅が回復するため、デエンファシス強度の低下を防止できる。
【００７８】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。図１０は、第２の実施形態に係るメインバッファ回路の回路図である。図１０において図８と同一構成要素には、同一の符号を表し、その説明を省略する。
【００７９】
第１の実施形態との違いは、スイッチ２１１、スイッチ２１２においてＮチャネルトランジスタＭ９及びＭ１０をそれぞれ追加し、制御回路２１３において論理回路Ｇ３を削除し、論理回路Ｇ５を追加したことである。
【００８０】
スイッチ２１１において、ＮチャネルトランジスタＭ９のドレイン端子とソース端子は、ＮチャネルトランジスタＭ７のドレイン端子とソース端子にそれぞれ接続され、ゲート端子は論理回路Ｇ５の出力に接続されている。スイッチ２１２の接続も同様である。
【００８１】
さらに、制御回路２１３において、制御回路設定端子ＳＥＬは論理回路Ｇ４に入力され、他方の入力は論理回路Ｇ１の出力に接続される。論理回路Ｇ４の出力はノードＳ２４に接続される。また、制御回路設定端子ＳＥＬは論理回路Ｇ５にも入力され、他方の入力は論理回路Ｇ２の出力に接続される。論理回路Ｇ５の出力はノードＳ２５に接続される。
【００８２】
第２の実施形態では、低速な動作のＯＲ論理回路を削除して入力から出力までの遅延時間を削減し、より高速動作するＡＮＤ論理回路のみで制御回路２１３を構成している。さらに、制御回路２１３の演算結果を２系統出力し、スイッチ２１１、スイッチ２１２の構成を並列とした。その結果、より高速な入力信号に対応可能な構成となっている。
【００８３】
即ち、制御回路２１３の出力であるノードＳ２４及びノードＳ２５の演算結果により、スイッチ２１１及びスイッチ２１２のＮチャネルトランジスタＭ７〜Ｍ１０が導通し、補正電流出力端子ＩＯＵＴ１及びＩＯＵＴ２から補正電流ＩＢ１及びＩＢ２が流れる。そして、制御回路２０３の遅延時間を削減しスイッチ２０１、スイッチ２０２を並列化する。さらに、論理回路Ｇ１をメインデータ非反転入力端子Ｄ１Ｐと、デエンファシスデータ反転入力端子Ｄ２Ｎとから、入力信号の論理の遷移を検出する第１の論理ゲートとして動作させ、論理回路Ｇ２をメインデータ反転入力端子Ｄ１Ｎと、デエンファシスデータ非反転入力端子Ｄ２Ｐとから、入力信号の論理の遷移を検出する第２の論理ゲートとし動作させる。その結果、第１の論理ゲート又は第２の論理ゲートのいずれかが信号の論理の遷移を検出した場合にはスイッチ２１１及びスイッチ２１２において並列化されたＮチャネルトランジスタを導通させることになり、入力信号の論理の遷移に対してより高速に動作可能となる。
【００８４】
その他の動作については第１の実施形態に係る出力バッファ回路と同様である。
【００８５】
［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。図１１は、第３の実施形態に係るメインバッファ回路の回路図である。図１１において図８と同一構成要素には、同一の符号を表し、その説明を省略する。
【００８６】
第１の実施形態との違いは、スイッチ２２１、スイッチ２２２においてＮチャネルトランジスタＭ７及びＭ８を削除し、ＮチャネルトランジスタＭ１１〜Ｍ１６と抵抗Ｒ３、Ｒ４を追加したことである。
【００８７】
スイッチ２２１において、抵抗Ｒ３の一端は電源ＶＤＤに接続され、もう一端はＮチャネルトランジスタＭ１３のドレイン端子とゲート端子及び、ＮチャネルトランジスタＭ１２のドレイン端子に接続される。ＮチャネルトランジスタＭ１３のソース端子はグランドに接続される。ＮチャネルトランジスタＭ１２のゲート端子は論理回路Ｇ４の出力に接続され、ソース端子はＮチャネルトランジスタＭ１１のゲート端子に接続される。ＮチャネルトランジスタＭ１１のドレイン端子は補正電流出力端子ＩＯＵＴ１に、ソース端子はグランドにそれぞれ接続される。スイッチ２２２の接続も同様である。
【００８８】
第３の実施形態では、スイッチ２２１、スイッチ２２２を定電流源となるように構成し、補正電流６５の高精度化が実現可能な構成である。制御回路２０３の出力であるノードＳ２４の演算結果により、スイッチ２２１のＮチャネルトランジスタＭ１２が導通する。すると、抵抗Ｒ３とＮチャネルトランジスタＭ１３でカレントミラー回路を構成し、高精度な電流がＮチャネルトランジスタＭ１１にコピーされ、補正電流出力端子ＩＯＵＴ１から補正電流ＩＢ１が流れる。スイッチ２２２における動作も同様である。
【００８９】
以上のように、スイッチ２２１、スイッチ２２２にカレントミラー回路を適用することでより高精度な電流補正が可能になる。
【００９０】
その他の動作については第１の実施形態に係る出力バッファ回路と同様である。
【００９１】
［第４の実施形態］
続いて、第４の実施形態について図面を参照して詳細に説明する。図１２は、第４の実施形態に係るメインバッファ回路の回路図である。図１２において図８と同一構成要素には、同一の符号を表し、その説明を省略する。
【００９２】
第１の実施形態との違いは、スイッチ２３１、スイッチ２３２においてＮチャネルトランジスタＭ７及びＭ８を削除し、ＮチャネルトランジスタＭ１７〜Ｍ２０と抵抗Ｒ５〜８を新たに追加したことである。
【００９３】
スイッチ２３１において、ＮチャネルトランジスタＭ１８のドレイン端子は、電源ＶＤＤに、ゲート端子は論理回路Ｇ４の出力に、ソース端子は抵抗Ｒ５の一端にそれぞれ接続される。抵抗Ｒ５及びＲ６は直列に接続され、中点をＮチャネルトランジスタＭ１７のゲート端子に接続し、抵抗Ｒ６のもう一端をグランドに接続する。ＮチャネルトランジスタＭ１７のドレイン端子は補正電流出力端子ＩＯＵＴ１に、ソース端子はグランドにそれぞれ接続される。スイッチ２３２の接続も同様である。
【００９４】
第４の実施形態では、スイッチ２３１をＮチャネルトランジスタＭ１７とソースフォロアアンプにて構成し、制御回路２０３の演算結果のレベルシフトと抵抗分圧比によって電圧振幅を調整可能とし、補正電流６５の微調整が可能な構成となっている。
【００９５】
制御回路２０３の出力であるノードＳ２４の演算結果により、スイッチ２３１のＮチャネルトランジスタＭ１８が導通し、ソース端子は、ゲートソース間電圧Ｖｇｓ分だけレベルシフトした電圧信号が出力され、更に抵抗Ｒ５及びＲ６の抵抗分圧比によって電圧振幅が調整可能となっている。
【００９６】
次に、ノードＳ２４の演算結果をレベルシフトと電圧振幅が調整されたＮチャネルトランジスタＭ１７のゲート信号により、ＮチャネルトランジスタＭ１７が導通し、補正電流出力端子ＩＯＵＴ１から補正電流ＩＢ１が流れる。つまり、ＮチャネルトランジスタＭ１７のゲート電圧は抵抗分圧比によって任意に調整可能となり、補正電流ＩＢ１を微調整することができる。スイッチ２３２における動作も同様である。
【００９７】
以上により、スイッチ２３１にＮチャネルトランジスタＭ１７とソースフォロアアンプを適用したことで補正電流６５の微調整が可能となる。
【００９８】
その他の動作については第１の実施形態に係る出力バッファ回路と同様である。
【００９９】
［第５の実施形態］
第１乃至第４の実施形態においては、負荷抵抗Ｒ１及びＲ２とＮチャンネルトランジスタを用いたメインバッファ回路を有する出力バッファ回路について説明を行ってきた。本実施形態においては、このようなメインバッファ回路に代えて、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）によりメインバッファを構成した場合の実施形態について説明する。図１３がＣＭＯＳによりメインバッファを構成した場合の回路図である。
【０１００】
第１の実施形態に係る出力バッファ回路との違いはメインデータ用メインバッファ１１１及びデエンファシス用メインバッファ１１２に代えて、メインデータ用メインバッファ１２１及びデエンファシス用メインバッファ１２２を備える点である。
【０１０１】
メインデータ用メインバッファ１２１は、ＰチャンネルトランジスタＰ１及びＰ２、ＮチャンネルトランジスタＭ２１及びＭ２２、定電流源の役割をするＮチャンネルトランジスタＭ５から構成されている。ＰチャンネルトランジスタＰ１のドレイン端子及びＮチャンネルトランジスタＭ２１のドレイン端子を共通接続し、出力バッファ回路反転出力端子ＯＵＴＮとする。さらに、ＰチャンネルトランジスタＰ２及びＮチャンネルトランジスタＭ２２のドレイン端子を共通接続し、出力バッファ回路非反転出力端子ＯＵＴＰとする。また、ＮチャンネルトランジスタＭ２１及びＭ２２のソース端子をＮチャンネルトランジスタＭ５のドレイン端子と接続する。差動信号６２の非反転信号は、ＰチャンネルトランジスタＰ１及びＮチャネルトランジスタＭ２１のゲート端子と接続し、差動信号６２の反転信号は、ＰチャンネルトランジスタＰ２及びＮチャネルトランジスタＭ２２のゲート端子に接続する。デエンファシス用メインバッファ１２２の接続も同様である。
【０１０２】
このように、ＣＭＯＳによりメインデータ用メインバッファ１２１及びデエンファシス用メインバッファ１２２を構成した場合であっても、デエンファシス設定時には振幅を強調して大振幅な信号を出力する必要があるため、定電流源を構成するＮチャンネルトランジスタＭ５及びＭ６のドレインソース間電圧Ｖｄｓは減少し、定電流Ｉ１及びＩ２が減少する。その結果、本実施形態においても、出力バッファ回路非反転出力端子ＯＵＴＰと出力バッファ回路反転出力端子ＯＵＴＮのロウ論理出力レベルは、ＶＯＬ１まで低下することができず、式（１）にて計算されるＡＣコモンモードノイズＶｃｍａｃは上昇してノイズが発生する。また、デエンファシス強度も低下する。
【０１０３】
そこで、第１乃至第４の実施形態において説明した電流補正回路５０〜５３を用いて、定電流源トランジスタＭ５及びＭ６に流れる電流が減少した分を加算・補正することにより、ＡＣコモンモードノイズＶｃｍａｃを一定に維持可能とし、デエンファシス強度の低下を防止する。
【０１０４】
なお、図１３では電流補正回路の一例として電流補正回路５０を図示している。さらに、メインデータ用メインバッファ１２１及びデエンファシス用メインバッファ１２２、電流補正回路５０〜５３の動作については第１乃至第４の実施形態で説明した動作と同様であるので、その説明を省略する。
【０１０５】
［第６の実施形態］
第１乃至第５の実施形態では、差動信号により動作する出力バッファ回路について説明を行ってきたが、単相信号についてもデエンファシス機能を有する出力バッファ回路は存在する。そのような、単相信号に対する出力バッファ回路においてもデエンファシス設定時には振幅を強調して大振幅な信号を出力する必要があるため、定電流源を構成するＮチャンネルトランジスタのドレインソース間電圧Ｖｄｓは減少し、デエンファシス強度の低下という問題が生じる。そこで、本実施形態においては単相信号で動作する出力バッファ回路について説明する。
【０１０６】
図１４が単相信号でデエンファシス機能を実現する出力バッファ回路のブロック図である。図１４の出力バッファ回路は、メインバッファ１２、インバータ２１、選択回路３１、遅延回路４１、電流補正回路５４から構成される。さらに、メインバッファ１２は、メインデータ用メインバッファ１３１と、デエンファシス用メインバッファ１３２から構成される。
【０１０７】
出力バッファ回路への入力データは、単相信号７１として、入力端子ＩＮから入力される。インバータ２１は、単相信号７１を入力とし、単相信号を反転した信号を単相信号７２として出力する。
【０１０８】
遅延回路４１は、単相信号７１を入力とし、遅延させた信号を単相信号７３として出力する。
【０１０９】
選択回路３１は、単相信号７２と単相信号７３のいずれかを選択して単相信号７４として出力する。
【０１１０】
メインデータ用メインバッファ１３１は、単相信号７２を入力とし、デエンファシス用メインバッファ１３２は、単相信号７４を入力とする。メインデータ用メインバッファ１３１とデエンファシス用メインバッファ１３２の出力は共通して接続され、それぞれの入力信号を反転した信号を出力端子ＯＵＴから出力する。
【０１１１】
また、単相信号７２は電流補正回路５４のＤ１端子に、単相信号７４はＤ２端子に、デエンファシス設定端子ＳＥＬＥＣＴは制御回路設定端子ＳＥＬにそれぞれ接続されている。さらに、電流補正回路５４のＩＯＵＴ１はメインデータ用メインバッファ１３１と、ＩＯＵＴ２端子はデエンファシス用メインバッファ１３２とそれぞれ接続されている。
【０１１２】
図１５は、メインバッファ１２と電流補正回路５４の回路図である。メインデータ用メインバッファ１３１は、ＰチャンネルトランジスタＰ５、ＮチャンネルトランジスタＭ２５、定電流源の役割をするＮチャンネルトランジスタＭ５から構成されている。ＰチャンネルトランジスタＰ５のドレイン端子及びＮチャンネルトランジスタＭ２５のドレイン端子を共通接続し、出力端子ＯＵＴとする。さらに、ＰチャンネルトランジスタＰ５のソース端子を電源ＶＤＤに接続、ＮチャンネルトランジスタＭ２５のソース端子をＮチャンネルトランジスタＭ５のドレイン端子に接続する。また、ＮチャンネルトランジスタＭ２５のソース端子と電流補正回路５４のＩＯＵＴ１と接続する。さらに、単相信号７２をＰチャンネルトランジスタＰ５のゲート端子及びＮチャンネルトランジスタＭ２５のゲート端子と共通接続する。デエンファシス用メインバッファ１３２の構成もメインデータ用メインバッファ１３１と同様である。
【０１１３】
続いて、単相信号に対応した出力バッファ回路のデエンファシス設定時の動作について説明する。単相信号に対するデエンファシス動作も差動信号に対する動作と同様であり、デエンファシス設定時には出力する信号の論理が変化した直後の１ビット目の振幅を強調して出力する。即ち、デエンファシス設定時は、メインバッファ１２において、単相信号７２と、遅延回路４１で遅延させた単相信号７３との２つの信号の減算を行い、信号の論理の変化時の振幅を強調（エンファシス）した信号を出力する。
【０１１４】
以上のように、単相信号に対応した出力バッファ回路によって信号の論理が変化した直後の信号を強調することでデエンファシス機能を実現する。しかし、単相信号の場合も、デエンファシス設定時に振幅を強調して大振幅な信号を出力する必要があるため、定電流源を構成するＮチャンネルトランジスタのドレインソース間電圧Ｖｄｓは減少し、出力バッファ回路の出力端子ＯＵＴのロウ論理出力レベルが、ＶＯＬ１まで低下することができないという問題が生じる（図１６参照）。
【０１１５】
そこで、電流補正回路を用いてデエンファシス設定時に定電流源に流れる電流の補正を行う。本実施形態で示した電流補正回路５４は第１の実施形態で説明した電流補正回路５０とは制御回路２０３の構成が異なるが基本的な動作については同様である。即ち、デエンファシス設定時は制御回路設定端子ＳＥＬがＨレベルであって、入力信号が０から１に変化した直後（トランジションビット期間）では、ＡＮＤ論理回路Ｇ６の出力がＨレベルとなりＡＮＤ論理回路Ｇ７がそのままノードＳ２５に出力し、スイッチ２０１及び２０２をオンする。その結果、定電流源トランジスタＭ５、Ｍ６に流れる電流が減少した分を電流補正回路５４により加算・補正され、出力バッファ回路の出力端子ＯＵＴのロウ論理出力レベルを、ＶＯＬ１まで低下させることができる。なお、電流補正回路５４のスイッチ２０１及び２０２を、それぞれスイッチ２２１及び２２２、又はスイッチ２３１及びスイッチ２３２に置換え可能であることは当然である。ただし、スイッチ２１１及び２１２は差動信号時に用いることが前提であるので、スイッチ２０１及び２０２をこれらに置き換えることはできない。
【０１１６】
続いて、単相信号にデエンファシス設定を行った場合の動作波形を図１７に示す。図１６では、ＶＯＬ１までロウ論理出力レベルを低下させることが出来なかったが、電流補正回路５４によりＮチャンネルトランジスタＭ５、Ｍ６に流れる電流を補正し、ＶＯＬ１まで低下させることが可能であることが分かる。
【０１１７】
その結果、電流補正回路５４によりトランジションビット期間とノントランジションビット期間の電圧振幅比で計算されるデエンファシス強度の低下が防止できる。
【０１１８】
なお、上記の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。例えば、ＮチャンネルトランジスタとＰチャンネルトランジスタを入れ替えても、電源等の接続を適宜変更すれば対応可能である。即ち、Ｎチャンネルトランジスタを第１導電型トランジスタ、Ｐチャンネルトランジスタを第２導電型トランジスタと捉える事ができる。
【符号の説明】
【０１１９】
１０、１１、１２ メインバッファ
２０ メインデータ用プリバッファ
２１ インバータ
３０、３１ 選択回路
４０、４１ 遅延回路
５０、５１、５２、５３、５４ 電流補正回路
１０１、１１１、１２１、１３１ メインデータ用メインバッファ
１０２、１１２、１２２、１３２ デエンファシス用メインバッファ
２０１、２０２、２１１、２１２、２２１、２２２、２３１、２３２ スイッチ
２０３、２１３、２２３ 制御回路
ＣＣＳ１、ＣＣＳ２ 定電流源
Ｇ１、Ｇ２、Ｇ４、Ｇ５、Ｇ６、Ｇ７ ＡＮＤ論理回路
Ｇ３ ＯＲ論理回路
Ｍ１〜Ｍ２６ Ｎチャンネルトランジスタ
Ｐ１〜Ｐ６ Ｐチャンネルトランジスタ
Ｒ１〜Ｒ８ 抵抗
【特許請求の範囲】
【請求項１】
入力信号を受け付ける第１のバッファ回路と、
前記入力信号を遅延させた信号を受け付け、前記第１のバッファ回路と共通の出力端子に接続され、前記第１のバッファ回路の出力信号に対して位相が遅延して反転された出力信号を出力する第２のバッファ回路と、
前記入力信号の論理が遷移するときに、前記第１及び第２のバッファ回路に流れる電源電流を補正する電流補正回路と、
を備えることを特徴とする出力バッファ回路。
【請求項２】
前記第１及び第２のバッファ回路はそれぞれ電流源回路を備え、前記電流補正回路は、前記入力信号の論理が遷移するときに、前記電流源回路に流れる電流が減少することを補うように電源電流を流す、請求項１の出力バッファ回路。
【請求項３】
前記電流補正回路は、
前記電流源回路と並列に接続され、前記電流源回路と並列に電流の供給が可能な複数のスイッチと、
前記入力信号の論理の遷移を検出して前記スイッチの導通非導通を制御する制御部と、
を備える請求項２の出力バッファ回路。
【請求項４】
前記複数のスイッチは、それぞれ、ソースとドレインが前記電流源回路と並列に接続され、ゲートが前記制御部の出力信号に接続されたＭＯＳトランジスタを備える請求項３の出力バッファ回路。
【請求項５】
前記複数のスイッチは、それぞれ、カレントミラー回路を備え、前記カレントミラー回路に接続されたＭＯＳトランジスタにより電流の供給及び遮断が可能な請求項３の出力バッファ回路。
【請求項６】
前記複数のスイッチは、それぞれ、動作が前記制御部により制御されたソースフォロアアンプを備え、前記ソースフォロアアンプに接続された抵抗列の中点にゲートが接続され、ソースとドレインが前記電流源回路と並列に接続されたＭＯＳトランジスタにより電流の供給及び遮断が可能な請求項３の出力バッファ回路。
【請求項７】
前記制御部は、
前記入力信号の非反転信号と前記入力信号を遅延させた信号の反転信号の論理積を出力する第１のアンド回路と、
前記入力信号の反転信号と前記入力信号を遅延させた信号の非反転信号の論理積を出力する第２のアンド回路と、
前記第１のアンド回路と前記第２のアンド回路の論理和を出力するオア回路と、
前記オア回路の出力と所定の選択信号の論理積により前記スイッチの導通非導通を制御する請求項４乃至６いずれか一に記載の出力バッファ回路。
【請求項８】
前記出力端子は、一対の差動信号出力端子であり、
前記第１及び第２のバッファ回路は、
それぞれ一対の差動信号を入力し、一対の差動信号を前記一対の差動信号出力端子に出力する差動対を含む差動回路であり、
前記第１のバッファ回路の非反転信号出力端子は、前記第２のバッファ回路の反転信号出力端子と接続され、かつ、前記第１のバッファ回路の反転信号出力端子は、前記第２のバッファ回路の非反転信号出力端子と接続され、
前記電流補正回路は、前記一対の差動信号出力端子のコモンモード電圧が一定の電圧を維持するように前記差動対に流す電流を補正する、請求項１乃至７いずれか一に記載の出力バッファ回路。
【請求項９】
前記差動対は第１導電型の第１のトランジスタと第２のトランジスタにより構成され、
前記第１のトランジスタと入力信号が共通に接続され前記第１のトランジスタと電源との間に接続された第２導電型の第３のトランジスタと、
前記第２のトランジスタと入力信号が共通に接続され前記第２のトランジスタと電源との間に接続された第２導電型の第４のトランジスタと、
を含む請求項８の出力バッファ回路。
【請求項１０】
前記制御部は、前記入力信号の論理の第１の遷移を検出する第１の論理ゲートと、前記入力信号の論理の第２の遷移を検出する第２の論理ゲートと、を備え、
前記複数のスイッチは、それぞれ、前記第１の論理ゲートによって導通非導通が制御され、前記電流源回路と並列に接続された第１のスイッチと、前記第２の論理ゲートによって導通非導通が制御され、前記電流源回路及び第１のスイッチと並列に接続された第２のスイッチと、を備える請求項８又は９の出力バッファ回路。
【請求項１１】
前記第１のバッファ回路及び前記第２のバッファ回路は単相信号を入力とする請求項１乃至７いずれか一に記載の出力バッファ回路。
【請求項１２】
前記出力端子に接続された負荷回路をさらに備え、前記負荷回路に流れる電流によって前記出力端子の電圧が決定される請求項１乃至８いずれか一に記載の出力バッファ回路
【請求項１３】
請求項１乃至１２いずれか一に記載の出力バッファ回路を備えた半導体装置。
【請求項１】
入力信号を受け付ける第１のバッファ回路と、
前記入力信号を遅延させた信号を受け付け、前記第１のバッファ回路と共通の出力端子に接続され、前記第１のバッファ回路の出力信号に対して位相が遅延して反転された出力信号を出力する第２のバッファ回路と、
前記入力信号の論理が遷移するときに、前記第１及び第２のバッファ回路に流れる電源電流を補正する電流補正回路と、
を備えることを特徴とする出力バッファ回路。
【請求項２】
前記第１及び第２のバッファ回路はそれぞれ電流源回路を備え、前記電流補正回路は、前記入力信号の論理が遷移するときに、前記電流源回路に流れる電流が減少することを補うように電源電流を流す、請求項１の出力バッファ回路。
【請求項３】
前記電流補正回路は、
前記電流源回路と並列に接続され、前記電流源回路と並列に電流の供給が可能な複数のスイッチと、
前記入力信号の論理の遷移を検出して前記スイッチの導通非導通を制御する制御部と、
を備える請求項２の出力バッファ回路。
【請求項４】
前記複数のスイッチは、それぞれ、ソースとドレインが前記電流源回路と並列に接続され、ゲートが前記制御部の出力信号に接続されたＭＯＳトランジスタを備える請求項３の出力バッファ回路。
【請求項５】
前記複数のスイッチは、それぞれ、カレントミラー回路を備え、前記カレントミラー回路に接続されたＭＯＳトランジスタにより電流の供給及び遮断が可能な請求項３の出力バッファ回路。
【請求項６】
前記複数のスイッチは、それぞれ、動作が前記制御部により制御されたソースフォロアアンプを備え、前記ソースフォロアアンプに接続された抵抗列の中点にゲートが接続され、ソースとドレインが前記電流源回路と並列に接続されたＭＯＳトランジスタにより電流の供給及び遮断が可能な請求項３の出力バッファ回路。
【請求項７】
前記制御部は、
前記入力信号の非反転信号と前記入力信号を遅延させた信号の反転信号の論理積を出力する第１のアンド回路と、
前記入力信号の反転信号と前記入力信号を遅延させた信号の非反転信号の論理積を出力する第２のアンド回路と、
前記第１のアンド回路と前記第２のアンド回路の論理和を出力するオア回路と、
前記オア回路の出力と所定の選択信号の論理積により前記スイッチの導通非導通を制御する請求項４乃至６いずれか一に記載の出力バッファ回路。
【請求項８】
前記出力端子は、一対の差動信号出力端子であり、
前記第１及び第２のバッファ回路は、
それぞれ一対の差動信号を入力し、一対の差動信号を前記一対の差動信号出力端子に出力する差動対を含む差動回路であり、
前記第１のバッファ回路の非反転信号出力端子は、前記第２のバッファ回路の反転信号出力端子と接続され、かつ、前記第１のバッファ回路の反転信号出力端子は、前記第２のバッファ回路の非反転信号出力端子と接続され、
前記電流補正回路は、前記一対の差動信号出力端子のコモンモード電圧が一定の電圧を維持するように前記差動対に流す電流を補正する、請求項１乃至７いずれか一に記載の出力バッファ回路。
【請求項９】
前記差動対は第１導電型の第１のトランジスタと第２のトランジスタにより構成され、
前記第１のトランジスタと入力信号が共通に接続され前記第１のトランジスタと電源との間に接続された第２導電型の第３のトランジスタと、
前記第２のトランジスタと入力信号が共通に接続され前記第２のトランジスタと電源との間に接続された第２導電型の第４のトランジスタと、
を含む請求項８の出力バッファ回路。
【請求項１０】
前記制御部は、前記入力信号の論理の第１の遷移を検出する第１の論理ゲートと、前記入力信号の論理の第２の遷移を検出する第２の論理ゲートと、を備え、
前記複数のスイッチは、それぞれ、前記第１の論理ゲートによって導通非導通が制御され、前記電流源回路と並列に接続された第１のスイッチと、前記第２の論理ゲートによって導通非導通が制御され、前記電流源回路及び第１のスイッチと並列に接続された第２のスイッチと、を備える請求項８又は９の出力バッファ回路。
【請求項１１】
前記第１のバッファ回路及び前記第２のバッファ回路は単相信号を入力とする請求項１乃至７いずれか一に記載の出力バッファ回路。
【請求項１２】
前記出力端子に接続された負荷回路をさらに備え、前記負荷回路に流れる電流によって前記出力端子の電圧が決定される請求項１乃至８いずれか一に記載の出力バッファ回路
【請求項１３】
請求項１乃至１２いずれか一に記載の出力バッファ回路を備えた半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−４９７８４（Ｐ２０１２−４９７８４Ａ）
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願番号】特願２０１０−１８９４３９（Ｐ２０１０−１８９４３９）
【出願日】平成２２年８月２６日（２０１０．８．２６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願日】平成２２年８月２６日（２０１０．８．２６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]