記憶回路

【課題】消費電力を抑えることができる記憶回路の提供を目的の一つとする。
【解決手段】記憶回路に電源が供給されない間は、揮発性のメモリに相当する記憶部に記憶されていたデータを、不揮発性のメモリに相当する記憶部に設けられた容量素子によって保持する記憶回路である。不揮発性記憶部では、酸化物半導体層にチャネルが形成されるトランジスタを用いることによって、容量素子に保持された信号は長期間にわたり保持することができる。こうして、記憶回路は電源の供給が停止している間も論理状態（データ信号）を保持することが可能である。また酸化物半導体層にチャネルが形成されるトランジスタのゲートに印加する電位を、電源電位を供給する配線と前記トランジスタのゲートとの間に設けられた昇圧回路によって高くすることで、１つの電源電位であっても誤動作なくデータ信号の保持を行うことが可能である。

【発明の詳細な説明】
【技術分野】
【０００１】
電源を切っても記憶している論理状態が消えない信号処理装置の記憶回路に関する。
【背景技術】
【０００２】
中央演算処理装置（ＣＰＵ：ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）などの信号処理装置は、その用途によって多種多様な構成を有している。信号処理装置は、一般的に、データやプログラムを記憶するためのメインメモリの他に、レジスタ、キャッシュメモリなど、各種の記憶回路が設けられている。レジスタは、演算処理やプログラムの実行状態の保持などのために一時的にデータ信号を保持する役割を担っている。また、キャッシュメモリは、演算装置とメインメモリの間に介在し、低速なメインメモリへのアクセスを減らして演算処理を高速化させることを目的として設けられている。
【０００３】
信号処理装置においてレジスタやキャッシュメモリ等の記憶回路は、メインメモリよりも高速でデータ信号の書き込みを行う必要がある。よって、通常は、レジスタとしてフリップフロップが、キャッシュメモリとしてＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）等が用いられる。つまり、これらのレジスタ、キャッシュメモリ等には、電源の供給が途絶えるとデータ信号を消失してしまう揮発性の記憶回路が用いられている。
【０００４】
消費電力を抑えるため、データ信号の入出力が行われない期間において信号処理装置への電源の供給を一時的に停止するという方法が提案されている（例えば、特許文献１参照）。特許文献１の方法では、レジスタ、キャッシュメモリ等の揮発性の記憶回路の周辺に不揮発性の記憶回路を配置し、上記データ信号をその不揮発性の記憶回路に一時的に記憶させる。こうして、信号処理装置において電源の供給を停止する間も、レジスタ、キャッシュメモリ等はデータ信号を保持する。
【０００５】
また、信号処理装置において長時間の電源の供給停止を行う際には、電源の供給停止の前に、揮発性の記憶回路内のデータ信号をハードディスク、フラッシュメモリ等の外部記憶回路に移すことで、データ信号の消失を防ぐこともできる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−０７８８３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
信号処理装置において電源の供給を停止する間、揮発性の記憶回路の周辺に配置した不揮発性の記憶回路へ揮発性の記憶回路のデータ信号を記憶させる方法では、これらの不揮発性の記憶回路として主に磁気素子や強誘電体が用いられているため、信号処理装置の作製工程が複雑である。
【０００８】
また、信号処理装置において電源の供給を停止する間、外部記憶回路に揮発性の記憶回路のデータ信号を記憶させる方法では、外部記憶回路から揮発性の記憶回路にデータ信号を戻すのには時間を要する。よって、外部記憶回路によるデータ信号のバックアップは、消費電力の低減を目的とした短時間の電源停止には適さない。
【０００９】
上述の課題に鑑み、本発明の一態様は、複雑な作製工程を必要とせず、消費電力を抑えることができる信号処理装置の提供を目的の一つとする。特に、短時間の電源停止により消費電力を抑えることができる信号処理装置の提供を目的の一つとする。
【課題を解決するための手段】
【００１０】
本発明の一態様は、記憶回路に電源が供給されない間は、揮発性のメモリに相当する記憶部に記憶されていたデータ信号を、不揮発性のメモリに相当する記憶部に設けられた容量素子によって保持する記憶回路である。不揮発性記憶部では、酸化物半導体層にチャネルが形成されるトランジスタを用いることによって、容量素子に保持された信号は長期間にわたり保持することができる。こうして、記憶回路は電源の供給が停止した間も論理状態（データ信号）を保持することが可能である。また酸化物半導体層にチャネルが形成されるトランジスタのゲートに印加する電位を、電源電位を供給する配線と前記トランジスタのゲートとの間に設けられた昇圧回路によって高くすることで、１つの電源電位であっても誤動作なくデータ信号の保持を行うことが可能である。
【００１１】
本発明の一態様は、揮発性記憶部と、不揮発性記憶部を有し、不揮発性記憶部は、酸化物半導体を有する半導体層にチャネルが形成される第１のトランジスタと、第１のトランジスタのソースまたはドレインのいずれか一方の電極がゲートに電気的に接続された第２のトランジスタと、を有し、第１のトランジスタのソースまたはドレインのいずれか一方の電極と、第２のトランジスタのゲートとの間には、揮発性記憶部を非動作とする際に、揮発性記憶部より出力されたデータ信号が保持され、第１のトランジスタのゲートと電源電位を供給する配線との間には、第１のトランジスタのゲートに印加する電圧を高くするための昇圧回路が設けられている信号処理装置の記憶回路である。
【００１２】
本発明の一態様は、揮発性記憶部と、不揮発性記憶部を有し、不揮発性記憶部は、酸化物半導体を有する半導体層にチャネルが形成される第１のトランジスタと、第１のトランジスタのソースまたはドレインのいずれか一方の電極がゲートに電気的に接続された第２のトランジスタと、第１のトランジスタのソースまたはドレインの他方の電極がソースまたはドレインの一方の電極に電気的に接続され、書き込み制御信号により導通状態または非導通状態が制御される第３のトランジスタと、第１のトランジスタのゲートを電気的に浮遊状態とするための制御をする第４のトランジスタと、を有し、第１のトランジスタのソースまたはドレインのいずれか一方の電極と、第２のトランジスタのゲートとの間には、揮発性記憶部を非動作とする際に、揮発性記憶部より出力されたデータ信号が保持され、第１のトランジスタのゲートと電源電位を供給する配線との間には、第１のトランジスタのゲートに印加する電圧を高くするための昇圧回路が設けられている信号処理装置の記憶回路である。
【００１３】
本発明の一態様は、揮発性記憶部と、不揮発性記憶部を有し、不揮発性記憶部は、酸化物半導体を有する半導体層にチャネルが形成される第１のトランジスタと、第１のトランジスタのソースまたはドレインのいずれか一方の電極がゲートに電気的に接続された第２のトランジスタと、第１のトランジスタのソースまたはドレインの他方の電極がソースまたはドレインの一方の電極に電気的に接続され、書き込み制御信号により導通状態または非導通状態が制御される第３のトランジスタと、第１のトランジスタのゲートを電気的に浮遊状態とするための制御をする第４のトランジスタと、を有し、第１のトランジスタのソースまたはドレインのいずれか一方と、第２のトランジスタのゲートとの間には、揮発性記憶部を非動作とする際に、揮発性記憶部より出力されたデータ信号が保持され、データ信号の保持は、データ信号の論理を反転する第１の位相反転回路を介して行われ、データ信号の出力は、保持されたデータ信号の論理を反転する第２の位相反転回路を介して行われ、第１のトランジスタのゲートと電源電位を供給する配線との間には、第１のトランジスタのゲートに印加する電圧を高くするための昇圧回路が設けられている信号処理装置の記憶回路である。
【００１４】
本発明の一態様において、第１の位相反転回路及び第２の位相反転回路は、ｐチャネル型トランジスタ及びｎチャネル型トランジスタを有する信号処理装置の記憶回路でもよい。
【００１５】
本発明の一態様において、第２のトランジスタは、シリコン層またはシリコン基板にチャネルが形成されるトランジスタである信号処理装置の記憶回路でもよい。
【００１６】
本発明の一態様において、第２のトランジスタは、第１のトランジスタと積層して設けられる信号処理装置の記憶回路でもよい。
【００１７】
本発明の一態様において、昇圧回路は、ゲートとソース及びドレインの一方とが電気的に接続された昇圧用トランジスタを有し、昇圧用トランジスタと第４のトランジスタとにより第１のトランジスタのゲートを電気的に浮遊状態としてブートストラップ法による昇圧を行う信号処理装置の記憶回路でもよい。
【発明の効果】
【００１８】
本発明の一態様により、複雑な作製工程を必要とせず、消費電力を抑えることができる信号処理装置の提供をすることができる。特に本発明の一態様により、短時間の電源停止により消費電力を抑えることができる信号処理装置の提供をすることができる。
【図面の簡単な説明】
【００１９】
【図１】記憶回路の回路図。
【図２】不揮発性記憶部の回路図。
【図３】不揮発性記憶部の回路図。
【図４】記憶回路の動作を示すタイミングチャート。
【図５】不揮発性記憶部の動作を説明する回路図。
【図６】不揮発性記憶部の動作を説明する回路図。
【図７】不揮発性記憶部の動作を説明する回路図。
【図８】不揮発性記憶部の動作を説明する回路図。
【図９】記憶回路の構成を示す図。
【図１０】信号処理装置のブロック図。
【図１１】記憶回路を用いたＣＰＵのブロック図。
【図１２】記憶回路の作製工程を示す図。
【図１３】記憶回路の作製工程を示す図。
【図１４】記憶回路の作製工程を示す図。
【図１５】記憶回路の構成を示す断面図。
【図１６】酸化物半導体層にチャネルが形成されるトランジスタの構成を示す断面図。
【図１７】記憶回路の構成を示す断面図。
【図１８】記憶回路の構成を示す断面図。
【図１９】携帯用の電子機器のブロック図。
【図２０】記憶回路のブロック図。
【図２１】電子書籍のブロック図。
【図２２】酸化物半導体の一例。
【図２３】酸化物半導体の一例。
【図２４】酸化物半導体の一例。
【図２５】ゲート電圧と電界効果移動度の関係。
【図２６】ゲート電圧とドレイン電流の関係。
【図２７】ゲート電圧とドレイン電流の関係。
【図２８】ゲート電圧とドレイン電流の関係。
【図２９】トランジスタの特性。
【図３０】トランジスタの特性。
【図３１】トランジスタの特性。
【図３２】トランジスタのオフ電流の温度依存性。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態及び実施例について図面を参照しながら説明する。但し、本発明の構成は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態及び実施例の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
【００２１】
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、信号波形、又は領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。
【００２２】
なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接続されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続されている場合とを含むものとする。
【００２３】
なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２４】
（実施の形態１）
信号処理装置は記憶回路を有する。記憶回路は、単数または複数設けられる記憶回路によって１ビットまたは複数ビットのデータ信号を記憶することができる。本実施の形態では、信号処理装置における記憶回路の構成について説明する。
【００２５】
なお、ＣＰＵ、マイクロプロセッサ、画像処理回路、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）等のＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）等が、信号処理装置の範疇に含まれる。
【００２６】
図１（Ａ）に記憶回路のブロック図の一例を示す。図１（Ａ）に示す記憶回路１００は、大きく分けて、揮発性記憶部１０１及び不揮発性記憶部１０２を有する。また揮発性記憶部１０１における入力端子側には、セレクタ回路１０３を有する。
【００２７】
揮発性記憶部１０１は、一例として、クロック同期型のリセットフリップフロップ回路を有する。なお、揮発性記憶部１０１が有するフリップフロップ回路は、他の種類のフリップフロップ回路であってもよい。揮発性記憶部１０１は、電源が供給されている期間のみ、データ信号を保持する。
【００２８】
図１（Ａ）では、揮発性記憶部１０１に入力される信号を示している。図１（Ａ）では、一例として、主に高電源電位ＶＤＤを供給する電源電位Ｖｘ、第１のデータ信号Ｄ１または第２のデータ信号Ｄ２によるデータ信号Ｄ、クロック信号ＣＬＫ、揮発性記憶部１０１の記憶状態を初期化するためのリセット信号ＲＥＳＥＴを示している。
【００２９】
図１（Ａ）では、揮発性記憶部１０１から出力される信号を示している。図１（Ａ）では、一例として、出力信号Ｑを示している。
【００３０】
なお図１（Ａ）では、特に図示していないが揮発性記憶部１０１には、高電源電位ＶＤＤを供給する電源電位Ｖｘに対応して、低電源電位ＶＳＳとなるグラウンド電位ＧＮＤが供給される。
【００３１】
不揮発性記憶部１０２は、チャネルが酸化物半導体層に形成されるトランジスタを有する。不揮発性記憶部１０２は、当該トランジスタを用いて電荷の保持を実現することで、電源の供給がなくてもデータ信号の保持を可能にするものである。従って不揮発性記憶部１０２は、揮発性記憶部１０１と異なり、電源の供給がなくてもデータ信号の保持をすることができる。
【００３２】
図１（Ａ）では、不揮発性記憶部１０２に入力される信号を示している。図１（Ａ）では、一例として、主に高電源電位ＶＤＤを供給する電源電位Ｖｘ、揮発性記憶部１０１の出力信号Ｑと同じ信号になる入力信号ＩＮ、不揮発性記憶部１０２内でのデータ信号の転送の制御をする第１の制御信号ＥＮ、電源の供給または停止の状態に応じた制御をする第２の制御信号ＲＤを示している。
【００３３】
図１（Ａ）では、不揮発性記憶部１０２から出力される信号を示している。図１（Ａ）では、一例として、出力信号ＯＵＴを示している。
【００３４】
なお図１（Ａ）では、特に図示していないが不揮発性記憶部１０２には、高電源電位となる電源電位Ｖｘに対応して、低電源電位ＶＳＳとなるグラウンド電位ＧＮＤが供給される。
【００３５】
セレクタ回路１０３は、第２の制御信号ＲＤに応じて、第１のデータ信号Ｄ１または第２のデータ信号Ｄ２を選択し、揮発性記憶部１０１に供給させるものである。なお第２の制御信号ＲＤは、電源の供給がある際、第１のデータ信号Ｄ１を選択して、揮発性記憶部１０１に供給させる信号である。また第２の制御信号ＲＤは、電源の供給が停止状態から復帰する際、第２のデータ信号Ｄ２を選択して、揮発性記憶部１０１に供給させる信号である。
【００３６】
図１（Ｂ）に、一例として、不揮発性記憶部１０２の回路図を示す。不揮発性記憶部１０２は、記憶回路１１１、昇圧回路１１２（ブートストラップ回路ともいう）、第１のスイッチ回路１１３、第２のスイッチ回路１１４、第１の位相反転回路１１５及び第２の位相反転回路１１６を有する。図２では、図１（Ｂ）の各回路について詳述する。
【００３７】
図１（Ｂ）に示す記憶回路１１１は、図２における、第１のトランジスタ１２１、第２のトランジスタ１２２及び第１の容量素子１２３と、を有する。第１のトランジスタ１２１のソース及びドレインの一方の電極は、第２のトランジスタ１２２のゲートに接続されている。第１のトランジスタ１２１のソース及びドレインの一方の電極は、第１の容量素子１２３の一方の電極に接続されている。なお第１のトランジスタ１２１、第２のトランジスタ１２２及び第１の容量素子１２３が接続されたノードは、以下の説明において、図２に示すように「ＨＯＬＤ」と呼ぶ。
【００３８】
第１のトランジスタ１２１は、酸化物半導体層にチャネルが形成されるトランジスタである。なお図面において、第１のトランジスタ１２１は酸化物半導体層にチャネルが形成されるトランジスタであることを示すために、ＯＳの符号を付している。
【００３９】
図２に示す第２のトランジスタ１２２は、スイッチとして機能する素子である。図２では、一導電型（例えば、ｎチャネル型）のトランジスタを用いて構成された例を示す。ここでいうスイッチとは、スイッチの一方の端子がトランジスタのソース及びドレインの一方に対応し、スイッチの他方の端子がトランジスタのソース及びドレインの他方に対応する。またスイッチの導通又は非導通は、トランジスタのゲートに印加される制御信号によって選択される。ｎチャネル型のトランジスタである第２のトランジスタ１２２がスイッチとして機能する場合、高電源電位（ＶＤＤ，Ｈ信号、Ｈで表される）によって導通状態、低電源電位（ＶＳＳ，Ｌ信号、Ｌで表される）によって非導通状態が選択される。なおスイッチは、ｎチャネル型トランジスタとｐチャネル型トランジスタを組み合わせて用いてもよい。この場合スイッチは、アナログスイッチとすることができる。
【００４０】
なお、第１の容量素子１２３は、第２のトランジスタ１２２のゲートと第１のトランジスタ１２１のソース及びドレインの他方の電極とで形成される容量等を積極的に利用することによって、省略することも可能である。
【００４１】
図１（Ｂ）に示す昇圧回路１１２は、図２における、第１のトランジスタ１２１と、ダイオード接続された昇圧用トランジスタ１２４と、第２の容量素子１２５と、を有する回路である。昇圧用トランジスタ１２４のゲート並びにソース及びドレインの一方の電極は、電源電位Ｖｘを供給するための配線に接続されている。また昇圧用トランジスタ１２４のソース及びドレインの他方の電極は、第２の容量素子１２５の一方の電極に接続されている。また昇圧用トランジスタ１２４のソース及びドレインの他方の電極は、第１のトランジスタ１２１のゲートに接続されている。なお第１のトランジスタ１２１、昇圧用トランジスタ１２４及び第２の容量素子１２５が接続されたノードは、以下の説明において、図２に示すように「ＳＥ」と呼ぶ。
【００４２】
昇圧用トランジスタ１２４は、ゲートとドレインとなる電極が短絡させたダイオード接続のトランジスタであればよい。なお本実施の形態で説明するように、昇圧用トランジスタ１２４がｎチャネル型のトランジスタの場合、昇圧用トランジスタ１２４を介して供給される電位は、昇圧用トランジスタ１２４の閾値電圧分、小さい電位となる。なお昇圧用トランジスタ１２４は、ノードＳＥへの電流供給能力を高めるために、第２のスイッチ回路１１４が有するトランジスタよりもチャネル幅が大きくなるよう予め設定しておくことが好ましい。
【００４３】
なお、第２の容量素子１２５は、第１のトランジスタ１２１のゲート容量等を積極的に利用することによって省略することも可能である。
【００４４】
なおノードＳＥは、第１のトランジスタ１２１のゲートと電源電位Ｖｘを供給するための配線との間に昇圧回路を設けることで、電源電位Ｖｘを供給するための配線より供給される電位を昇圧することができる。具体的にはノードＳＥを浮遊状態とし、第２の容量素子１２５の他方の電極の電位を上昇させるブートストラップ法を行う。その結果、第２の容量素子１２５が容量結合し、ノードＳＥの電位は昇圧される。
【００４５】
図１（Ｂ）の構成は、昇圧回路により、不揮発性記憶部１０２を複数の電位の電源線による動作とすることなく、ノードＳＥを昇圧できる。そのため第１のトランジスタ１２１は、線形領域での動作とすることができる。そのため、記憶回路１１１のノードＨＯＬＤで保持する電位は、確実に第２のトランジスタ１２２の導通または非導通を制御できるだけの、高い電位とすることができる。
【００４６】
図１（Ｂ）に示す第１のスイッチ回路１１３は、図２における、第３のトランジスタ１２６を有する回路である。第３のトランジスタ１２６のソース及びドレインの一方の電極は、第１のトランジスタ１２１のソース及びドレインの他方の電極に接続されている。第３のトランジスタ１２６のゲートは、第１の制御信号ＥＮを供給するための配線に接続されている。
【００４７】
図１（Ｂ）に示す第２のスイッチ回路１１４は、図２における、第４のトランジスタ１２７及び第５のトランジスタ１２８を有する回路である。第４のトランジスタ１２７のソース及びドレインの一方の電極は、第５のトランジスタ１２８のソース及びドレインの一方の電極に接続されている。第４のトランジスタ１２７のソース及びドレインの他方の電極は、グラウンド電位が供給される配線に接続されている。第４のトランジスタ１２７のゲートは、入力信号ＩＮを供給するための配線に接続されている。第５のトランジスタ１２８のソース及びドレインの他方の電極は、昇圧用トランジスタ１２４のソース及びドレインの他方の電極に接続されている。第５のトランジスタ１２８のゲートは、第１の制御信号ＥＮを供給するための配線に接続されている。
【００４８】
図１（Ｂ）に示す第１の位相反転回路１１５は、図２における、第６のトランジスタ１２９及び第７のトランジスタ１３０を有する回路である。第６のトランジスタ１２９のソース及びドレインの一方の電極は、電源電位Ｖｘを供給するための配線に接続されている。第６のトランジスタ１２９のゲートは、入力信号ＩＮを供給するための配線に接続されている。第６のトランジスタ１２９のソース及びドレインの他方の電極は、第７のトランジスタ１３０のソース及びドレインの一方の電極に接続されている。また第７のトランジスタ１３０のゲートは、入力信号ＩＮを供給するための配線に接続されている。第７のトランジスタ１３０のソース及びドレインの他方の電極は、グラウンド電位が供給される配線に接続されている。なお第６のトランジスタ１２９及び第７のトランジスタ１３０が接続されたノードは、以下の説明において、図２に示すように「ＩＮＶ」と呼ぶ。
【００４９】
図２に示す第６のトランジスタ１２９は、スイッチとして機能する素子である。第６のトランジスタ１２９は、一例として、一導電型（例えば、ｐチャネル型）のトランジスタを用いて構成される。また図２に示す第７のトランジスタ１３０は、スイッチとして機能する素子である。第７のトランジスタ１３０は、一例として、一導電型（例えば、ｎチャネル型）のトランジスタを用いて構成される。なお第６のトランジスタ１２９及び第７のトランジスタ１３０は、交互に導通または非導通が制御されるよう、異なる導電型のトランジスタとする。すなわち第１の位相反転回路１１５は、入力信号ＩＮの論理状態を反転してノードＩＮＶに出力するための回路となる。
【００５０】
図１（Ｂ）に示す第２の位相反転回路１１６は、図２における、第８のトランジスタ１３１及び第９のトランジスタ１３２を有する回路である。第８のトランジスタ１３１のソース及びドレインの一方の電極は、電源電位Ｖｘを供給するための配線に接続されている。第８のトランジスタ１３１のゲートは、第２の制御信号ＲＤを供給するための配線に接続されている。第８のトランジスタ１３１のソース及びドレインの他方の電極は、第９のトランジスタ１３２のソース及びドレインの一方の電極に接続されている。また第９のトランジスタ１３２のゲートは、第２の制御信号ＲＤを供給するための配線に接続されている。第９のトランジスタ１３２のソース及びドレインの他方の電極は、第２のトランジスタ１２２のソース及びドレインの一方の電極に接続されている。なお第２のトランジスタ１２２のソース及びドレインの他方の電極は、グラウンド電位が供給される配線に接続されている。なお第８のトランジスタ１３１及び第９のトランジスタ１３２が接続されたノードからは、不揮発性記憶部１０２の出力信号ＯＵＴが出力される。
【００５１】
図２に示す第８のトランジスタ１３１は、スイッチとして機能する素子である。第８のトランジスタ１３１は、一例として、一導電型（例えば、ｐチャネル型）のトランジスタを用いて構成される。また図２に示す第９のトランジスタ１３２は、スイッチとして機能する素子である。第９のトランジスタ１３２は、一例として、一導電型（例えば、ｎチャネル型）のトランジスタを用いて構成される。なお第８のトランジスタ１３１及び第９のトランジスタ１３２は、交互に導通または非導通が制御されるよう、異なる導電型のトランジスタとする。すなわち第２の位相反転回路１１６は、第２の制御信号ＲＤの論理状態に応じて、ノードＨＯＬＤの論理状態を反転して出力信号ＯＵＴとして出力するための回路である。具体的には、第２の制御信号ＲＤの論理状態がＬのとき、ノードＨＯＬＤの論理状態がＨまたはＬを保持している状態に関わらず、Ｈ信号を出力信号ＯＵＴとして出力する。また第２の制御信号ＲＤの論理状態がＨのとき、ノードＨＯＬＤの論理状態がＨを保持している場合、Ｌ信号を出力信号ＯＵＴとして出力する。また第２の制御信号ＲＤの論理状態がＬのとき、ノードＨＯＬＤの論理状態がＬを保持している場合、前の状態を保持することによるＨ信号を出力信号ＯＵＴとして出力する。
【００５２】
なお、不揮発性記憶部１０２は、第１の容量素子１２３によって保持された信号の電位が、第２のトランジスタ１２２のゲートに印加される構成としている。そのため第１の容量素子１２３によって保持された信号は、記憶回路１００への電源の供給が再開された後、第９のトランジスタ１３２の導通状態に変換し、不揮発性記憶部１０２から読み出すことができる。それ故、第１の容量素子１２３に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
【００５３】
上述の図１（Ｂ）に示す第１の位相反転回路１１５及び第２の位相反転回路１１６は、電源電位Ｖｘに高電源電位ＶＤＤが供給されている期間のみ、入力された信号に対応した位相反転信号を出力することができる。
【００５４】
図２において、不揮発性記憶部１０２に用いられるトランジスタのうち、第１のトランジスタ１２１以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、不揮発性記憶部１０２は、第１のトランジスタ１２１以外にも、チャネルが酸化物半導体層に形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることもできる。
【００５５】
酸化物半導体層としては、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含有する。例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ系の材料、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ_２を含ませてもよい。
【００５６】
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。
【００５７】
また、酸化物半導体層は、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
【００５８】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００５９】
酸化物半導体層内の水素を徹底的に排除することで高純度化された酸化物半導体層にチャネルが形成されるトランジスタは、そのオフ電流密度を１００ｚＡ／μｍ以下、好ましくは１０ｚＡ／μｍ以下、更に好ましくは１ｚＡ／μｍ以下にすることができる。よって、このオフ電流が、結晶性を有するシリコンを用いたトランジスタのオフ電流に比べて著しく低い。その結果、第１のトランジスタ１２１がオフ状態である時、ノードＨＯＬＤの電位、即ち第２のトランジスタ１２２のゲートの電位を長期間にわたり保持することができる。
【００６０】
なお本明細書で説明するオフ電流とは、薄膜トランジスタがオフ状態（非導通状態ともいう）のときに、ソースとドレインの間に流れる電流をいう。ｎチャネル型の薄膜トランジスタ（例えば、閾値電圧が０乃至２Ｖ程度）では、ゲートとソースとの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電流のことをいう。
【００６１】
なお、上記において、酸化物半導体材料の代わりに酸化物半導体材料と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
【００６２】
なお図２に示す第２のスイッチ回路１１４を構成する第５のトランジスタ１２８は、電源電位Ｖｘを供給するための配線とグラウンド電位が供給される配線との間を電流が流れることで増加してしまう消費電力を低減するために設けている。そのため、図２に示す不揮発性記憶部１０２の回路構成において、第５のトランジスタ１２８を省略した回路構成とすることも可能である。図３には、第５のトランジスタ１２８を省略した、不揮発性記憶部１０２の回路構成を示している。
【００６３】
以上が、記憶回路１００の構成の説明である。
【００６４】
次いで、消費電力の低減を目的として、データ信号の保持時に電源の供給を停止して再び電源を供給する場合の、記憶回路１００の駆動方法について説明する。図４にはタイミングチャート図を示し、当該タイミングチャート図を参照して説明する。図４のタイミングチャート図において、Ｖｘ、ＧＮＤ、ＲＥＳＥＴ、ＣＬＫ、Ｄ１、ＩＮ（Ｑ）、Ｄ２（ＯＵＴ）、ＥＮ及びＲＤは、図１（Ａ）、（Ｂ）に示した入出力信号に対応する。また図４に示すタイミングチャート図では、記憶回路１００が取り得る複数の状態について説明するため、期間１乃至期間６の複数の期間に分けて示している。図５乃至図８では、図４における期間１乃至期間６での各トランジスタの導通または非導通の状態、及び入出力信号の電位についての模式図を示す。以下では、図４における期間１乃至期間６の説明を、図５乃至図８と併せて説明することにする。
【００６５】
なお図５乃至図８では、各トランジスタの非導通の状態を「×」印で、トランジスタの導通に伴う電流の流れを点線矢印で、それぞれ可視化して示している。また図５乃至図８では、上述したノードＩＮＶ、ノードＳＥ及びノードＨＯＬＤの各電位について、図中で示している。
【００６６】
なお、以下に示す駆動方法では、各トランジスタの導電型を、図２に示した構成として説明する。なお本発明の駆動方法はこれに限定されず、各トランジスタの導通状態が同じと動作となれば、適宜各トランジスタの導電性及び各制御信号の電位を設定することができる。
【００６７】
また各入出力信号は、高電源電位（ＶＤＤ、Ｈ信号、Ｈで表される）及び低電源電位（ＶＳＳ、Ｌ信号、Ｌで表される）で表すことができる。ＶＳＳは例えばグラウンド電位とすることができる。
【００６８】
まず図４中の期間１の動作について説明する。期間１では、ＶｘをＨ信号とし、Ｖｘからの高電源電位により電源が記憶回路１００に供給されている。記憶回路１００では、第２の制御信号ＲＤをＬ信号とすることで、揮発性記憶部１０１が第１のデータ信号Ｄ１の保持をする。図４の期間１では、データ信号としてＬ信号を保持しており、クロック信号ＣＬＫの立ち下がりに同期してｄａｔａＡの保持に書き換わり、クロック信号ＣＬＫの立ち上がりに同期して保持したｄａｔａＡを出力する様子を表している。なおクロック信号ＣＬＫの立ち下がりとは、Ｈ信号からＬ信号に切り替わるタイミングを表す。またクロック信号ＣＬＫの立ち上がりとは、Ｌ信号からＨ信号に切り替わるタイミングを表す。なお本実施の形態における説明では、動作の一例を説明するためｄａｔａＡをＬ信号として説明する。
【００６９】
期間１での不揮発性記憶部１０２では、ＶｘをＨ信号とし、第１の制御信号ＥＮ及び第２の制御信号ＲＤをＬ信号とし、Ｌ信号であるｄａｔａＡが入力される。そして不揮発性記憶部１０２では、図５に示すように、第３のトランジスタ１２６、第４のトランジスタ１２７、第５のトランジスタ１２８、第７のトランジスタ１３０及び第９のトランジスタ１３２が非導通状態となる。一方、図５に示すように昇圧用トランジスタ１２４、第６のトランジスタ１２９及び第８のトランジスタ１３１が導通状態となる。昇圧用トランジスタ１２４が導通状態となることで、ノードＳＥの電位は上昇する。そしてノードＳＥの電位は、Ｈ信号の電位Ｈから昇圧用トランジスタ１２４の閾値電圧分小さい（Ｈ−Ｖｔｈ）となる。なおノードＳＥの電位が（Ｈ−Ｖｔｈ）となった後、昇圧用トランジスタ１２４は非導通状態となる。その結果第１のトランジスタ１２１は導通状態となる。また、第６のトランジスタ１２９が導通状態となることでノードＩＮＶの電位が上昇し、電位Ｈとなる。なおノードＨＯＬＤには、前の状態によって異なる論理信号が保持されているが本実施の形態の説明ではＬ信号が保持されるものとして説明し、この場合第２のトランジスタ１２２は非導通状態となる。また、第８のトランジスタ１３１が導通状態となることでＤ２の電位が電位Ｈとなる。
【００７０】
以上説明したように期間１では、記憶回路１００における揮発性記憶部１０１がデータ信号の保持を行い、不揮発性記憶部１０２は記憶回路１００におけるデータ信号の記憶に関与しない期間となる。期間１の動作を通常動作と呼ぶ。
【００７１】
次いで図４中の期間２の動作について説明する。期間２では、ＶｘをＨ信号とし、Ｖｘからの高電源電位により電源が記憶回路１００に供給されている。期間２で第２の制御信号ＲＤはＬ信号とする。図４の期間２では、データ信号としてｄａｔａＡの次に新たなデータ信号が供給されない様子を表している。なおクロック信号ＣＬＫは、新たなデータ信号の保持及び出力を行わないため、Ｈ信号に保持している。
【００７２】
期間２での不揮発性記憶部１０２では、ＶｘをＨ信号とし、第１の制御信号ＥＮをＨ信号とし、第２の制御信号ＲＤをＬ信号とし、Ｌ信号であるｄａｔａＡが入力される。そして不揮発性記憶部１０２では、図６（Ａ）に示すように、昇圧用トランジスタ１２４、第４のトランジスタ１２７、第７のトランジスタ１３０及び第９のトランジスタ１３２が非導通状態となる。一方、図６（Ａ）に示すように第３のトランジスタ１２６、第５のトランジスタ１２８、第６のトランジスタ１２９及び第８のトランジスタ１３１が導通状態となる。第３のトランジスタ１２６が導通状態となることで、ノードＩＮＶの電位が第２の容量素子１２５の他方の電極の電位を上昇させる。なお第２の容量素子１２５の他方の電極の電位は、第３のトランジスタ１２６の閾値電圧分だけ、ノードＩＮＶの電位より小さくなる。しかし第３のトランジスタ１２６の閾値電圧は、チャネルが酸化物半導体層に形成される第１のトランジスタ１２１の閾値電圧よりも小さい。従って第２の容量素子１２５の他方の電極の電位は、ノードＩＮＶの電位と比べてあまり変化がないものとすることができる。
【００７３】
第２の容量素子１２５の他方の電極の電位が上昇するとき、ノードＳＥでは昇圧用トランジスタ１２４及び第４のトランジスタ１２７が非導通状態となることで、浮遊状態（フローティング状態）である。その結果、第２の容量素子１２５において、昇圧回路におけるブートストラップ法を用いた容量結合によりノードＳＥの電位（Ｈ−Ｖｔｈ）が上昇し、おおよそ（２Ｈ−Ｖｔｈ）となる。そのため、第１のトランジスタ１２１のゲートの電位を高くすることができ、その結果として第１のトランジスタ１２１の動作を線形領域による動作とすることができる。そして、複数の電位の電源線による動作とすることなく、ノードＨＯＬＤで保持する電位を高い電位の状態で保持することができる。
【００７４】
チャネルが酸化物半導体層に形成される第１のトランジスタ１２１の閾値電圧は、例えばチャネルがシリコンに形成される他のトランジスタの閾値電圧と比べて大きい。従って第１のトランジスタ１２１のゲートに印加される電位が小さい場合、ノードＨＯＬＤで保持する電位が閾値電圧分小さくなることによる影響が大きいといえる。そのため第１のトランジスタ１２１の動作を線形領域による動作とすることは、第２のトランジスタ１２２のゲートの電位を大きくできるといった効果を、他のトランジスタと比べて大きく見積もることができる。その結果、不揮発性記憶部１０２で保持するデータ信号の論理状態を、第２のトランジスタ１２２の導通状態または非導通状態とする際に誤動作のない範囲で確定させることができる。なお図６（Ａ）では、ノードＨＯＬＤにＨ信号が保持され、第２のトランジスタ１２２は導通状態となる。第８のトランジスタ１３１は、導通状態となることで、Ｄ２の電位が電位Ｈとなる。
【００７５】
なお期間２では昇圧回路におけるブートストラップ法を用いた電源電位の昇圧よりノードＳＥの電位を上昇させ、ノードＨＯＬＤにＨ信号を保持させる。このとき、ノードＳＥの浮遊状態を維持するための昇圧用トランジスタ１２４及び第４のトランジスタ１２７のオフ電流は、酸化物半導体層を有する第１のトランジスタ１２１のオフ電流より大きい。そのため、定常状態ではノードＳＥの電位が低下していき、結果としてノードＳＥの電位は（Ｈ−Ｖｔｈ）となる。そして図６（Ｂ）に示すように第１のトランジスタ１２１が、ノードＨＯＬＤにＨ信号を保持した状態で、非導通状態となる。
【００７６】
以上説明したように期間２は、記憶回路１００における揮発性記憶部１０１のデータ信号を、不揮発性記憶部１０２のノードＨＯＬＤに保持させる期間となる。期間２の動作を電源供給停止前の動作と呼ぶ。
【００７７】
次いで図４中の期間３の動作について説明する。期間３では、ＶｘをＬ信号とし、電源が記憶回路１００に供給されないようにしている。図４の期間３では、揮発性記憶部１０１へ電源が供給されず、入力される第１のデータ信号Ｄ１、第２のデータ信号Ｄ２が消去される（図４中、「Ｘ」で表記）。またクロック信号ＣＬＫの供給は、Ｌ信号に固定することで揮発性記憶部１０１が動作しないようにしている。
【００７８】
期間３での不揮発性記憶部１０２では、ＶｘをＬ信号とし、第１の制御信号ＥＮ及び第２の制御信号ＲＤをＬ信号とし、入力信号ＩＮであるｄａｔａＡが消去される。そして不揮発性記憶部１０２は、図７（Ａ）に示すように、ゲートにＨ信号を保持する第２のトランジスタ１２２が導通状態、他のトランジスタが非導通状態となる。記憶回路１００への電源の供給が停止した後においても、揮発性記憶部１０１に保持されていたデータ信号（ここではＨ信号）がノードＨＯＬＤに保持される。ここで、第１のトランジスタ１２１には、チャネルが酸化物半導体層に形成されるトランジスタを用いている。第１のトランジスタ１２１はオフ電流が極めて小さいため、第１の容量素子１２３によって保持された電位（ノードＨＯＬＤのＨ信号）を長期間保つことができる。こうして、記憶回路１００は電源の供給が停止した後も、データ信号を保持する。期間３は、記憶回路１００への電源の供給が停止している期間に対応する。
【００７９】
次いで図４中の期間４の動作について説明する。期間４では、ＶｘをＨ信号とし、Ｖｘからの高電源電位により電源が記憶回路１００に供給されている。期間４で第２の制御信号ＲＤはＬ信号とする。図４の期間４でクロック信号ＣＬＫは、新たなデータ信号の保持及び出力を行わないため、Ｈ信号に保持している。従ってデータ信号が供給されても揮発性記憶部１０１におけるデータ信号の保持及び出力は行われない。
【００８０】
期間４での不揮発性記憶部１０２では、ＶｘをＨ信号とし、第１の制御信号ＥＮ及び第２の制御信号ＲＤをＬ信号とし、入力端子ＩＮよりＬ信号が入力される。そして不揮発性記憶部１０２は、図７（Ｂ）に示すように、第３のトランジスタ１２６、第４のトランジスタ１２７、第５のトランジスタ１２８、第７のトランジスタ１３０及び第９のトランジスタ１３２が非導通状態となる。一方、図７（Ｂ）に示すように昇圧用トランジスタ１２４、第６のトランジスタ１２９及び第８のトランジスタ１３１が導通状態となる。昇圧用トランジスタ１２４が導通状態となることでノードＳＥの電位は上昇する。ノードＳＥの電位は、Ｈ信号の電位Ｈから昇圧用トランジスタ１２４の閾値電圧分小さい（Ｈ−Ｖｔｈ）となる。なおノードＳＥの電位が（Ｈ−Ｖｔｈ）となった後、昇圧用トランジスタ１２４は非導通状態となる。このときノードＨＯＬＤで保持するデータ信号がＨ信号の場合、第１のトランジスタ１２１は非導通状態となる。また、第６のトランジスタ１２９が導通状態となることでノードＩＮＶの電位は上昇していき、やがて電位Ｈとなる。なお図７（Ｂ）では、ノードＨＯＬＤにＨ信号が保持され、第２のトランジスタ１２２は導通状態となる。第８のトランジスタ１３１が導通状態となることで、Ｄ２の電位が電位Ｈとなる。
【００８１】
なお期間４では記憶回路１００への電源の供給を再開した後においても、揮発性記憶部１０１に保持されていたデータ信号（ここではＨ信号）がノードＨＯＬＤに保持される。第１のトランジスタ１２１には、チャネルが酸化物半導体層に形成されるトランジスタを用いている。第１のトランジスタ１２１はオフ電流が極めて小さいため、第１の容量素子１２３によって保持された電位（ノードＨＯＬＤのＨ信号）を長期間保つことができる。期間４は、電源電圧のプリチャージ期間に対応する。上記プリチャージ動作を行うことで、一旦電源供給再開後に、揮発性記憶部１０１が元のデータ信号を保持しなおすまでの時間を短くすることができる。
【００８２】
次いで図４中の期間５の動作について説明する。期間５では、ＶｘをＨ信号とし、Ｖｘからの高電源電位により電源が記憶回路１００に供給されている。期間５で第２の制御信号ＲＤはＨ信号とする。すなわち、揮発性記憶部１０１で記憶するデータ信号に、不揮発性記憶部１０２からの出力信号ＯＵＴを用いるよう、セレクタ回路１０３を切り替える動作をするものである。図４の期間５でクロック信号ＣＬＫは、新たなデータ信号の保持及び出力を行わないため、Ｈ信号に保持している。従ってデータ信号が供給されても揮発性記憶部１０１におけるデータ信号の保持及び出力は行われない。
【００８３】
期間５での不揮発性記憶部１０２では、ＶｘをＨ信号とし、第１の制御信号ＥＮをＬ信号とし、第２の制御信号ＲＤをＨ信号とし、入力端子ＩＮよりＬ信号が入力されることで、図８（Ａ）に示すように昇圧用トランジスタ１２４、第３のトランジスタ１２６、第４のトランジスタ１２７、第５のトランジスタ１２８、第７のトランジスタ１３０、第８のトランジスタ１３１が非導通状態となる。一方、図８（Ａ）に示すように第６のトランジスタ１２９及び第９のトランジスタ１３２が導通状態となる。なお図８（Ａ）では、ノードＨＯＬＤにＨ信号が保持され、第２のトランジスタ１２２は導通状態となる。そして第９のトランジスタ１３２と併せて導通状態となることで、Ｄ２の電位が期間２で保持したデータ信号の論理状態と同じ電位Ｌを出力する。
【００８４】
以上説明したように期間５では、不揮発性記憶部１０２のノードＨＯＬＤに保持したデータ信号を揮発性記憶部１０１のデータ信号として揮発性記憶部１０１にリカバリーさせる期間となる。期間５の動作をデータ信号リカバリーの動作と呼ぶ。
【００８５】
次いで図４中の期間６の動作について説明する。期間６では、期間１と同じ通常動作であり、ＶｘをＨ信号とし、Ｖｘからの高電源電位により電源が記憶回路１００に供給されている。記憶回路１００では、第２の制御信号ＲＤをＬ信号とすることで、揮発性記憶部１０１が第１のデータ信号Ｄ１の保持をする。図４の期間６では、データ信号としてＬ信号を保持しており、クロック信号ＣＬＫの立ち下がりに同期してｄａｔａＡの保持に書き換わり、クロック信号ＣＬＫの立ち上がりに同期して保持したｄａｔａＡを出力する様子を表している。
【００８６】
以上説明したように期間６では、期間１と同様に、記憶回路１００における揮発性記憶部１０１がデータ信号の保持を行い、不揮発性記憶部１０２は記憶回路１００におけるデータ信号の記憶に関与しない期間となる。期間６の動作は、期間１と同様に、通常動作と呼ぶ。
【００８７】
以上が、記憶回路の駆動方法の説明である。
【００８８】
本発明の記憶回路では、記憶回路１００に電源が供給されない間は、揮発性のメモリに相当する揮発性記憶部１０１に記憶されていたデータ信号を、不揮発性記憶部１０２に設けられた第１の容量素子１２３によって保持することができる。
【００８９】
また、酸化物半導体層にチャネルが形成されるトランジスタは、オフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、酸化物半導体層にチャネルが形成されるトランジスタを第１のトランジスタ１２１として用いることによって、記憶回路１００に電源が供給されない間も第１の容量素子１２３に保持された信号は長期間にわたり保たれる。こうして、記憶回路１００は電源の供給が停止した間も記憶内容（データ信号）を保持することが可能である。
【００９０】
このような記憶回路１００を、信号処理装置が有するレジスタやキャッシュメモリなどの記憶回路に用いることで、電源の供給停止による記憶回路内のデータ信号の消失を防ぐことができる。また、電源の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、信号処理装置全体、もしくは信号処理装置を構成する一または複数の論理回路において、短い時間でも電源停止を行うことができる。そのため、消費電力を抑えることができる信号処理装置、消費電力を抑えることができる当該信号処理装置の駆動方法を提供することができる。
【００９１】
特に本実施の形態の構成においては、第１のトランジスタを導通状態とするための電位を、昇圧回路におけるブートストラップ法を用いて、昇圧することができる。そのため複数の電位の電源線による動作とすることなく、第１のトランジスタの動作を線形領域による動作とすることができる。その結果、第１の容量素子１２３によって保持された信号の電位を高い状態で第１の容量素子１２３に保持することが可能になる。
【００９２】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【００９３】
（実施の形態２）
本実施の形態では、実施の形態１で示した記憶回路を複数用いる構成について説明する。
【００９４】
図９（Ａ）に、本実施の形態における記憶回路の構成を一例として示す。図９（Ａ）に示す記憶回路は、高電源電位ＶＤＤ及び低電源電位ＶＳＳが供給される位相反転回路４０１と、記憶回路４０２を複数有する記憶回路群４０３とを有している。具体的に、各記憶回路４０２には、実施の形態１に記載されている構成を有する記憶回路１００を用いることができる。記憶回路群４０３が有する各記憶回路４０２には、位相反転回路４０１を介して、高電源電位ＶＤＤまたは低電源電位ＶＳＳが供給されている。さらに、記憶回路群４０３が有する各記憶回路４０２には、信号ＩＮの電位と、低電源電位ＶＳＳが与えられている。
【００９５】
図９（Ａ）で位相反転回路４０１は、制御信号ＳｉｇＡにより高電源電位ＶＤＤまたは低電源電位ＶＳＳの出力の切り替えが制御される。
【００９６】
また、図９（Ａ）では、位相反転回路４０１により、記憶回路群４０３が有する各記憶回路４０２の高電源電位ＶＤＤ側で、高電源電位ＶＤＤまたは低電源電位ＶＳＳの供給が制御されているが、位相反転回路４０１により、低電源電位ＶＳＳ側で、高電源電位ＶＤＤまたは低電源電位ＶＳＳの供給が制御されていても良い。図９（Ｂ）に、記憶回路群４０３が有する各記憶回路４０２に、位相反転回路４０１を介して、高電源電位ＶＤＤまたは低電源電位ＶＳＳが供給されている記憶回路の一例を示す。位相反転回路４０１により、記憶回路群４０３が有する各記憶回路４０２の低電源電位ＶＳＳ側で、高電源電位ＶＤＤまたは低電源電位ＶＳＳの供給を制御することができる。
【００９７】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【００９８】
（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２で示した記憶回路を用いた信号処理装置の構成について説明する。
【００９９】
図１０に、本発明の一態様に係る信号処理装置の一例を示す。信号処理装置は、一または複数の演算装置と、一または複数の記憶回路とを少なくとも有する。具体的に、図１０に示す信号処理装置１５０は、演算装置１５１、演算装置１５２、記憶回路１５３、記憶回路１５４、記憶回路１５５、制御装置１５６、電源制御回路１５７を有する。
【０１００】
演算装置１５１、演算装置１５２は、単純な論理演算を行う論理回路をはじめ、加算器、乗算器、さらには各種演算装置などを含む。そして、記憶回路１５３は、演算装置１５１における演算処理の際に、データ信号を一時的に保持するレジスタとして機能する。記憶回路１５４は、演算装置１５２における演算処理の際に、データ信号を一時的に保持するレジスタとして機能する。
【０１０１】
また、記憶回路１５５はメインメモリとして用いることができ、制御装置１５６が実行するプログラムをデータ信号として記憶する、或いは演算装置１５１、演算装置１５２からのデータ信号を記憶することができる。
【０１０２】
制御装置１５６は、信号処理装置１５０が有する演算装置１５１、演算装置１５２、記憶回路１５３、記憶回路１５４、記憶回路１５５の動作を統括的に制御する回路である。なお、図１０では、制御装置１５６が信号処理装置１５０の一部である構成を示しているが、制御装置１５６は信号処理装置１５０の外部に設けられていても良い。
【０１０３】
実施の形態１または実施の形態２で示した記憶回路を記憶回路１５３、記憶回路１５４、記憶回路１５５に用いることで、記憶回路１５３、記憶回路１５４、記憶回路１５５への電源の供給を停止しても、データ信号を保持することができる。よって、信号処理装置１５０全体への電源の供給を停止し、消費電力を抑えることができる。或いは、記憶回路１５３、記憶回路１５４、または記憶回路１５５のいずれか一つまたは複数への電源の供給を停止し、信号処理装置１５０の消費電力を抑えることができる。また、電源の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。
【０１０４】
また、記憶回路への電源の供給が停止されるのに合わせて、当該記憶回路とデータ信号のやり取りを行う演算装置または制御回路への、電源の供給を停止するようにしても良い。例えば、演算装置１５１と記憶回路１５３において、動作が行われない場合、演算装置１５１及び記憶回路１５３への電源の供給を停止するようにしても良い。
【０１０５】
また、電源制御回路１５７は、信号処理装置１５０が有する演算装置１５１、演算装置１５２、記憶回路１５３、記憶回路１５４、記憶回路１５５、制御装置１５６へ供給する電源電圧の大きさを制御する。そして、電源の供給を停止する場合、電源の供給の停止は、電源制御回路１５７で行われる構成でも良いし、演算装置１５１、演算装置１５２、記憶回路１５３、記憶回路１５４、記憶回路１５５、制御装置１５６のそれぞれで行われる構成でも良い。
【０１０６】
なお、メインメモリである記憶回路１５５と、演算装置１５１、演算装置１５２、制御装置１５６の間に、キャッシュメモリとして機能する記憶回路を設けても良い。キャッシュメモリを設けることで、低速なメインメモリへのアクセスを減らして演算処理などの信号処理を高速化させることができる。キャッシュメモリとして機能する記憶回路にも、上述した記憶回路を用いることで、信号処理装置１５０の消費電力を抑えることができる。また、電源の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。
【０１０７】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１０８】
（実施の形態４）
本実施の形態では、本発明の一態様に係る信号処理装置の一つである、ＣＰＵの構成について説明する。
【０１０９】
図１１に、本実施の形態のＣＰＵの構成を示す。図１１に示すＣＰＵは、基板９９００上に、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５、Ｒｅｇｉｓｔｅｒ９９０６、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｂｕｓ・Ｉ／Ｆ９９０８、書き換え可能なＲＯＭ９９０９、ＲＯＭ・Ｉ／Ｆ９９２０と、を主に有している。なお、ＡＬＵはＡｒｉｔｈｍｅｔｉｃｌｏｇｉｃｕｎｉｔであり、Ｂｕｓ・Ｉ／Ｆはバスインターフェースであり、ＲＯＭ・Ｉ／ＦはＲＯＭインターフェースである。ＲＯＭ９９０９及びＲＯＭ・Ｉ／Ｆ９９２０は、別チップに設けても良い。勿論、図１１に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０１１０】
Ｂｕｓ・Ｉ／Ｆ９９０８を介してＣＰＵに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３に入力され、デコードされた後、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５に入力される。
【０１１１】
ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２は、ＡＬＵ９９０１の動作を制御するための信号を生成する。また、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、Ｒｅｇｉｓｔｅｒ９９０６のアドレスを生成し、ＣＰＵの状態に応じてＲｅｇｉｓｔｅｒ９９０６の読み出しや書き込みを行なう。
【０１１２】
またＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７の動作のタイミングを制御する信号を生成する。例えばＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０１１３】
本実施の形態のＣＰＵでは、Ｒｅｇｉｓｔｅｒ９９０６に、上記実施の形態で示した構成を有する記憶回路が設けられている。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、ＡＬＵ９９０１からの指示に従い、Ｒｅｇｉｓｔｅｒ９９０６が有する記憶回路において、揮発性記憶部１０１によるデータ信号の保持を行うか、不揮発性記憶部１０２によるデータ信号の保持を行うかを選択する。揮発性記憶部１０１によるデータ信号の保持が選択されている場合、Ｒｅｇｉｓｔｅｒ９９０６内の記憶回路への電源の供給が行われる。不揮発性記憶部１０２におけるデータ信号の保持が選択されている場合、Ｒｅｇｉｓｔｅｒ９９０６内の記憶回路への電源の供給を停止することができる。
【０１１４】
この様にして、一時的にＣＰＵの動作を停止し、電源の供給を停止した場合においてもデータ信号を保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵを停止することができ、それにより消費電力を低減することができる。
【０１１５】
本実施の形態では、ＣＰＵを例に挙げて説明したが、本発明の信号処理装置はＣＰＵに限定されず、マイクロプロセッサ、画像処理回路、ＤＳＰ、ＦＰＧＡ等のＬＳＩにも応用可能である。
【０１１６】
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
【０１１７】
（実施の形態５）
図２に示した不揮発性記憶部１０２において、チャネルがシリコンに形成される場合における第２のトランジスタ１２２と、チャネルが酸化物半導体層に形成される第１のトランジスタ１２１と、第１の容量素子１２３とを例に挙げて、記憶回路１００の作製方法について説明する。
【０１１８】
図１２（Ａ）に示すように、基板７００上に絶縁膜７０１と、単結晶の半導体基板から分離された半導体膜７０２とを形成する。
【０１１９】
基板７００として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板７００には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。
【０１２０】
また、本実施の形態では、半導体膜７０２が単結晶のシリコンである場合を例に挙げて、以下、第２のトランジスタ１２２の作製方法について説明する。なお、具体的な単結晶の半導体膜７０２の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。そして、ボンド基板と、絶縁膜７０１が形成された基板７００とを、間に当該絶縁膜７０１が挟まるように貼り合わせる。貼り合わせは、ボンド基板と基板７００とを重ね合わせた後、ボンド基板と基板７００の一部に、１Ｎ／ｃｍ^２以上５００Ｎ／ｃｍ^２以下、好ましくは１１Ｎ／ｃｍ^２以上２０Ｎ／ｃｍ^２以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜７０１とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する。上記加熱処理の温度は、基板７００の歪み点を越えない温度とする。そして、上記単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜７０２を形成することができる。
【０１２１】
半導体膜７０２には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型の導電性を付与する不純物元素、若しくはリン、砒素などのｎ型の導電性を付与する不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、パターニングする前の半導体膜に対して行っても良いし、パターニング後に形成された半導体膜７０２に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボンド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調整するためにボンド基板に対して行った上で、閾値電圧を微調整するために、パターニング前の半導体膜に対して、又はパターニングにより形成された半導体膜７０２に対しても行っても良い。
【０１２２】
なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本発明はこの構成に限定されない。例えば、絶縁膜７０１上に気相成長法を用いて形成された多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温アニール法を組み合わせた結晶化法を用いても良い。
【０１２３】
次に、図１２（Ｂ）に示すように、半導体膜７０２を用いて半導体層７０４を形成する。そして、半導体層７０４上にゲート絶縁膜７０３を形成する。
【０１２４】
ゲート絶縁膜７０３は、一例としては、プラズマＣＶＤ法又はスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム又は酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））等を含む膜を、単層で、又は積層させることで、形成することができる。
【０１２５】
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。
【０１２６】
ゲート絶縁膜７０３の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて、酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜７０３として用いる。
【０１２７】
次いで、図１２（Ｃ）に示すように、ゲート電極７０７を形成する。
【０１２８】
ゲート電極７０７は、導電膜を形成した後、該導電膜を所定の形状に加工（パターニング）することで、形成することができる。上記導電膜の形成にはＣＶＤ法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。また、導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。又は、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。
【０１２９】
なお、本実施の形態ではゲート電極７０７を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。ゲート電極７０７は積層された複数の導電膜で形成されていても良い。
【０１３０】
２つの導電膜の組み合わせとして、１層目に窒化タンタル又はタンタルを、２層目にタングステンを用いることができる。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の組み合わせとして、例えば、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とニッケルシリサイド、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とタングステンシリサイド等も用いることができる。
【０１３１】
３つ以上の導電膜を積層する積層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【０１３２】
また、ゲート電極７０７に酸化インジウム、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、又は酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。
【０１３３】
なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極７０７を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出又は噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
【０１３４】
また、ゲート電極７０７は、導電膜を形成後、ＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適宜用いることができる。
【０１３５】
次に、図１２（Ｄ）に示すように、ゲート電極７０７をマスクとして一導電性を付与する不純物元素を半導体膜７０２に添加することで、ゲート電極７０７と重なるチャネル形成領域７１０と、チャネル形成領域７１０を間に挟む一対の不純物領域７０９とが、半導体膜７０２に形成される。
【０１３６】
本実施の形態では、半導体膜７０２にｐ型を付与する不純物元素（例えばボロン）を添加する場合を例に挙げる。
【０１３７】
次いで、図１３（Ａ）に示すように、ゲート絶縁膜７０３、ゲート電極７０７を覆うように、絶縁膜７１２、絶縁膜７１３を形成する。具体的に、絶縁膜７１２、絶縁膜７１３は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜７１２、絶縁膜７１３に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜７１２、絶縁膜７１３に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。
【０１３８】
本実施の形態では、絶縁膜７１２として酸化窒化珪素、絶縁膜７１３として窒化酸化珪素を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極７０７上に絶縁膜７１２、絶縁膜７１３を形成している場合を例示しているが、本発明はゲート電極７０７上に絶縁膜を１層だけ形成していても良いし、３層以上の複数の絶縁膜を積層するように形成していても良い。
【０１３９】
次いで、図１３（Ｂ）に示すように、絶縁膜７１３にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、絶縁膜７１３の露出した上面を平坦化させる。なお、後に形成される第１のトランジスタ１２１の特性を向上させるために、絶縁膜７１２、絶縁膜７１３の表面は可能な限り平坦にしておくことが好ましい。
【０１４０】
以上の工程により、第２のトランジスタ１２２を形成することができる。
【０１４１】
次いで、第１のトランジスタ１２１の作製方法について説明する。まず、図１３（Ｃ）に示すように、絶縁膜７１３上に酸化物半導体層７１６を形成する。
【０１４２】
酸化物半導体層７１６は、絶縁膜７１３上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成することができる。
【０１４３】
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁膜７１３の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
【０１４４】
酸化物半導体膜には、上述したような、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体や、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。
【０１４５】
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、各金属の組成比がＩｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２であるターゲットを用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
【０１４６】
本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
【０１４７】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源電力０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
【０１４８】
また、スパッタリング装置の処理室のリークレートを１×１０^−１０Ｐａ・ｍ^３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。
【０１４９】
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
【０１５０】
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜７１２及び絶縁膜７１３までが形成された基板７００を予備加熱し、基板７００に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また、この予備加熱は、後に行われるゲート絶縁膜７２１の成膜前に、導電膜７１９、導電膜７２０まで形成した基板７００にも同様に行ってもよい。
【０１５１】
なお、酸化物半導体層７１６を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ_２）、三塩化硼素（ＢＣｌ_３）、四塩化珪素（ＳｉＣｌ_４）、四塩化炭素（ＣＣｌ_４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ_４）、六弗化硫黄（ＳＦ_６）、三弗化窒素（ＮＦ_３）、トリフルオロメタン（ＣＨＦ_３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ_２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【０１５２】
ドライエッチング法としては、平行平板型ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）法や、ＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
【０１５３】
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。
【０１５４】
酸化物半導体層７１６を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１５５】
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体層７１６及び絶縁膜７１２及び絶縁膜７１３の表面に付着しているレジスト残渣などを除去することが好ましい。
【０１５６】
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体層７１６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体層７１６に加熱処理を施す。
【０１５７】
酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体層７１６中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【０１５８】
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
【０１５９】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（ＧａｓＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置、ＬＲＴＡ（ＬａｍｐＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置等のＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１６０】
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１６１】
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ^＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体層中の水素濃度が１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１７ａｔｏｍｓ／ｃｍ^３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０^１６ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以下、更に好ましくは１×１０^１５ａｔｏｍｓ／ｃｍ^３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０^１５ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１５ａｔｏｍｓ／ｃｍ^３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０^１５ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１５ａｔｏｍｓ／ｃｍ^３以下とするとよい。
【０１６２】
以上の工程により、酸化物半導体層７１６中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体層の安定化を図ることができる。また、ガラス転移温度以下の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体層を形成することができる。このため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることができる。また、当該水素濃度が低減され高純度化された酸化物半導体層を用いることで、耐圧性が高く、オフ電流の著しく低いトランジスタを作製することができる。上記加熱処理は、酸化物半導体層の成膜以降であれば、いつでも行うことができる。
【０１６３】
なお、酸化物半導体層は非晶質であっても良いが、結晶性を有していても良い。結晶性を有する酸化物半導体層としては、ｃ軸配向を有した結晶性酸化物半導体（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ：ＣＡＡＣ−ＯＳとも呼ぶ）であっても、トランジスタの信頼性を高めるという効果を得ることができるので、好ましい。
【０１６４】
具体的に、ＣＡＡＣ−ＯＳは、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形、または正六角形の原子配列を有する。なおかつ、ＣＡＡＣ−ＯＳは、ｃ軸方向に金属原子が層状に配列した相、または、金属原子と酸素原子が層状に配列した相を、含む。
【０１６５】
ＣＡＡＣ−ＯＳは、非晶質の酸化物半導体と比較して、金属と酸素の結合が秩序化している。すなわち、酸化物半導体が非晶質の場合は、個々の金属原子によって配位数が異なることも有り得るが、ＣＡＡＣ−ＯＳでは金属原子の配位数はほぼ一定となる。そのため、微視的な酸素の欠損が減少し、水素原子（水素イオンを含む）やアルカリ金属原子の脱着による電荷の移動や不安定性を減少させる効果がある。
【０１６６】
従って、ＣＡＡＣ−ＯＳで構成された酸化物半導体膜を用いてトランジスタを作製することで、トランジスタへの光照射またはバイアス−熱ストレス（ＢＴ）の付加を行った後に生じる、トランジスタの閾値電圧の変化量を、低減することができる。よって、安定した電気的特性を有するトランジスタを作製することができる。
【０１６７】
ＣＡＡＣ−ＯＳで構成された酸化物半導体膜は、スパッタ法によっても作製することができる。スパッタ法によってＣＡＡＣ−ＯＳを得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり（例えば、１５０ｍｍ〜２００ｍｍ程度）、基板加熱温度を１００℃〜５００℃、好適には２００℃〜４００℃、更に好適には２５０℃〜３００℃にすると好ましい。
【０１６８】
また、ＣＡＡＣ−ＯＳで構成された酸化物半導体膜をスパッタ法を用いて成膜する場合には、雰囲気中の酸素ガス比が高い方が好ましい。例えば、アルゴン及び酸素の混合ガス雰囲気中でスパッタ法を行う場合には、酸素ガス比を３０％以上とすることが好ましく、４０％以上とすることがより好ましい。雰囲気中からの酸素の補充によって、ＣＡＡＣ−ＯＳの結晶化が促進されるからである。
【０１６９】
また、スパッタ法を用いてＣＡＡＣ−ＯＳで構成された酸化物半導体膜を成膜する場合には、ＣＡＡＣ−ＯＳで構成された酸化物半導体膜が成膜される基板を１５０℃以上に加熱しておくことが好ましく、１７０℃以上に加熱しておくことがより好ましい。基板温度の上昇に伴って、ＣＡＡＣ−ＯＳの結晶化が促進されるからである。
【０１７０】
また、ＣＡＡＣ−ＯＳで構成された酸化物半導体膜に対して、窒素雰囲気中又は真空中において熱処理を行った後には、酸素雰囲気中又は酸素と他のガスとの混合雰囲気中において熱処理を行うことが好ましい。先の熱処理で生じる酸素欠損を後の熱処理における雰囲気中からの酸素供給によって復元することができるからである。
【０１７１】
また、ＣＡＡＣ−ＯＳで構成された酸化物半導体膜が成膜される膜表面（被成膜面）は平坦であることが好ましい。ＣＡＡＣ−ＯＳで構成された酸化物半導体膜は、当該被成膜面に概略垂直となるｃ軸を有するため、当該被成膜面に存在する凹凸は、ＣＡＡＣ−ＯＳで構成された酸化物半導体膜における結晶粒界の発生を誘発することになるからである。よって、ＣＡＡＣ−ＯＳで構成された酸化物半導体膜が成膜される前に当該被成膜表面に対して化学機械研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ：ＣＭＰ）などの平坦化処理を行うことが好ましい。また、当該被成膜面の平均ラフネスは、０．５ｎｍ以下であることが好ましく、０．３ｎｍ以下であることがより好ましい。
【０１７２】
次いで、図１４（Ａ）に示すように、ゲート電極７０７と接し、なおかつ酸化物半導体層７１６とも接する導電膜７１９と、酸化物半導体層７１６とも接する導電膜７２０とを形成する。導電膜７１９及び導電膜７２０は、ソース電極又はドレイン電極として機能する。
【０１７３】
具体的に、導電膜７１９及び導電膜７２０は、ゲート電極７０７及び絶縁膜７１３上を覆うようにスパッタ法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工（パターニング）することで、形成することができる。
【０１７４】
導電膜７１９及び導電膜７２０となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。
【０１７５】
また、導電膜７１９及び導電膜７２０となる導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電膜、上層にＣｕで構成される導電膜を積層し、上記積層された導電膜を導電膜７１９及び導電膜７２０に用いることで、酸化膜である絶縁膜と、導電膜７１９及び導電膜７２０との密着性を高めることができる。
【０１７６】
また、導電膜７１９及び導電膜７２０となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛又は前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
【０１７７】
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
【０１７８】
なお、導電膜のエッチングの際に、酸化物半導体層７１６がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体層７１６の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。
【０１７９】
本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に導電膜をウェットエッチングすることができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と水とを、体積比５：２：２で混合したアンモニア過水を用いる。或いは、塩素（Ｃｌ_２）、塩化硼素（ＢＣｌ_３）などを含むガスを用いて、導電膜をドライエッチングしても良い。
【０１８０】
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【０１８１】
また、酸化物半導体層７１６と、ソース電極又はドレイン電極として機能する導電膜７１９及び導電膜７２０との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。
【０１８２】
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのパターニングと、導電膜７１９及び導電膜７２０を形成するためのパターニングとを一括で行うようにしても良い。
【０１８３】
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体層７１６と導電膜７１９及び導電膜７２０の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
【０１８４】
次いで、Ｎ_２Ｏ、Ｎ_２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体層の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【０１８５】
なお、プラズマ処理を行った後、図１４（Ｂ）に示すように、導電膜７１９及び導電膜７２０と、酸化物半導体層７１６とを覆うように、ゲート絶縁膜７２１を形成する。そして、ゲート絶縁膜７２１上において、酸化物半導体層７１６と重なる位置にゲート電極７２２を形成し、導電膜７１９と重なる位置に導電膜７２３を形成する。
【０１８６】
ゲート絶縁膜７２１は、ゲート絶縁膜７０３と同様の材料、同様の積層構造を用いて形成することが可能である。なお、ゲート絶縁膜７２１は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。ゲート絶縁膜７２１に水素が含まれると、その水素が酸化物半導体層７１６へ侵入し、又は水素が酸化物半導体層７１６中の酸素を引き抜き、酸化物半導体層７１６が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、ゲート絶縁膜７２１はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記ゲート絶縁膜７２１には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体層７１６に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜７１９及び導電膜７２０及び酸化物半導体層７１６と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体層７１６内、ゲート絶縁膜７２１内、或いは、酸化物半導体層７１６と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体層７１６に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体層７１６に接するのを防ぐことができる。
【０１８７】
本実施の形態では、スパッタ法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッタ法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜７２１を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。
【０１８８】
なお、ゲート絶縁膜７２１を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。或いは、導電膜７１９及び導電膜７２０を形成する前に、水分又は水素を低減させるための酸化物半導体層に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜７２１が設けられた後に、加熱処理が施されることによって、酸化物半導体層７１６に対して行った先の加熱処理により、酸化物半導体層７１６に酸素欠損が発生していたとしても、ゲート絶縁膜７２１から酸化物半導体層７１６に酸素が供与される。そして、酸化物半導体層７１６に酸素が供与されることで、酸化物半導体層７１６において、ドナーとなる酸素欠損を低減し、化学量論的組成比を満たすことが可能である。その結果、酸化物半導体層７１６をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜７２１の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体層７１６をｉ型に近づけることができる。
【０１８９】
また、酸素雰囲気下で酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体層７１６中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１９０】
或いは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体層７１６に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体層７１６に添加すれば良い。
【０１９１】
また、ゲート電極７２２及び導電膜７２３は、ゲート絶縁膜７２１上に導電膜を形成した後、該導電膜をパターニングすることで形成することができる。ゲート電極７２２及び導電膜７２３は、ゲート電極７０７、或いは導電膜７１９及び導電膜７２０と同様の材料を用いて形成することが可能である。
【０１９２】
ゲート電極７２２及び導電膜７２３の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工（パターニング）することで、ゲート電極７２２及び導電膜７２３を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１９３】
以上の工程により、第１のトランジスタ１２１が形成される。
【０１９４】
なお、ゲート絶縁膜７２１を間に挟んで導電膜７１９と導電膜７２３とが重なる部分が、第１の容量素子１２３に相当する。
【０１９５】
また、第１のトランジスタ１２１はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。
【０１９６】
なお、酸化物半導体層７１６に接する絶縁膜（本実施の形態においては、ゲート絶縁膜７２１が該当する。）は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁膜に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
【０１９７】
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
【０１９８】
例えば、ガリウムを含有する酸化物半導体層に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体層と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体層と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体層と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
【０１９９】
また、酸化物半導体層７１６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。
【０２００】
例えば、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０２０１】
また、酸化物半導体層７１６に接する絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０２０２】
また、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａ_ＸＡｌ_２−ＸＯ_３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
【０２０３】
酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体層が接することにより、絶縁膜中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、又は酸化物半導体層と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体層をｉ型化又はｉ型に限りなく近くすることができる。
【０２０４】
なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体層７１６に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より酸素が多い領域を有する絶縁膜を、酸化物半導体層７１６に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体層７１６を挟む構成とすることで、上記効果をより高めることができる。
【０２０５】
また、酸化物半導体層７１６の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば、上層と下層とも、組成がＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとしても良いし、上層と下層の一方を組成がＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとし、他方を組成がＡｌ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムとしても良い。
【０２０６】
また、酸化物半導体層７１６に接する絶縁膜は、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。例えば、酸化物半導体層７１６の上層に組成がＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａ_ＸＡｌ_２−ＸＯ_３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を形成してもよい。なお、酸化物半導体層７１６の下層を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体層７１６の上層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。
【０２０７】
次に、図１４（Ｃ）に示すように、ゲート絶縁膜７２１、ゲート電極７２２を覆うように、絶縁膜７２４を形成する。絶縁膜７２４は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁膜７２４には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁膜７２４の誘電率を低くすることにより、配線や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁膜７２４を単層構造としているが、本発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
【０２０８】
次に、ゲート絶縁膜７２１、絶縁膜７２４に開口部７２５を形成し、導電膜７２０の一部を露出させる。その後、絶縁膜７２４上に、上記開口部７２５において導電膜７２０と接する配線７２６を形成する。
【０２０９】
配線７２６は、ＰＶＤ法や、ＣＶＤ法を用いて導電膜を形成した後、当該導電膜をパターニングすることによって形成される。また、導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材料を用いてもよい。
【０２１０】
より具体的には、例えば、絶縁膜７２４の開口を含む領域にＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口部７２５に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは導電膜７２０）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０２１１】
ここで、導電膜７２０と配線７２６とを接触させる場合について説明する。この場合、導電膜７２０を形成した後、ゲート絶縁膜７２１及び絶縁膜７２４において開口部を形成し、配線７２６を形成することになる。
【０２１２】
次に、配線７２６を覆うように絶縁膜７２７を形成する。上述した一連の工程により、記憶回路を作製することができる。
【０２１３】
なお、上記作製方法では、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が、酸化物半導体層７１６の後に形成されている。よって、図１４（Ｂ）に示すように、上記作製方法によって得られる第１のトランジスタ１２１は、導電膜７１９及び導電膜７２０が、酸化物半導体層７１６の上に形成されている。しかし、第１のトランジスタ１２１は、ソース電極及びドレイン電極として機能する導電膜が、酸化物半導体層７１６の下、すなわち、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられていても良い。
【０２１４】
図１５に、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられている場合の、第１のトランジスタ１２１の断面図を示す。図１５に示す第１のトランジスタ１２１は、絶縁膜７１３を形成した後に導電膜７１９及び導電膜７２０の形成を行い、次いで酸化物半導体層７１６の形成を行うことで、得ることができる。
【０２１５】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２１６】
（実施の形態６）
本実施の形態では、実施の形態５とは異なる構造を有した、酸化物半導体層を用いたトランジスタについて説明する。
【０２１７】
図１６（Ａ）に示すトランジスタ９０１は、絶縁膜９０２上に形成された、活性層として機能する酸化物半導体層９０３と、酸化物半導体層９０３上に形成されたソース電極９０４及びドレイン電極９０５と、酸化物半導体層９０３、ソース電極９０４及びドレイン電極９０５上のゲート絶縁膜９０６と、ゲート絶縁膜９０６上において酸化物半導体層９０３と重なる位置に設けられたゲート電極９０７とを有する。
【０２１８】
図１６（Ａ）に示すトランジスタ９０１は、ゲート電極９０７が酸化物半導体層９０３の上に形成されているトップゲート型であり、なおかつ、ソース電極９０４及びドレイン電極９０５が酸化物半導体層９０３の上に形成されているトップコンタクト型である。そして、トランジスタ９０１は、ソース電極９０４及びドレイン電極９０５と、ゲート電極９０７とが重なっていない。すなわち、ソース電極９０４及びドレイン電極９０５とゲート電極９０７との間には、ゲート絶縁膜９０６の膜厚よりも大きい間隔が設けられている。よって、トランジスタ９０１は、ソース電極９０４及びドレイン電極９０５とゲート電極９０７との間に形成される寄生容量を小さく抑えることができるので、高速動作を実現することができる。
【０２１９】
また、酸化物半導体層９０３は、ゲート電極９０７が形成された後に酸化物半導体層９０３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９０８を有する。また、酸化物半導体層９０３のうち、ゲート絶縁膜９０６を間に挟んでゲート電極９０７と重なる領域がチャネル形成領域９０９である。酸化物半導体層９０３では、一対の高濃度領域９０８の間にチャネル形成領域９０９が設けられている。高濃度領域９０８を形成するためのドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモンなどの１５族原子などを用いることができる。
【０２２０】
例えば、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度は、５×１０^１９／ｃｍ^３以上１×１０^２２／ｃｍ^３以下であることが望ましい。
【０２２１】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９０８は、酸化物半導体層９０３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９０８を酸化物半導体層９０３に設けることで、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。
【０２２２】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体層９０３に用いた場合、窒素を添加した後、３００℃以上６００℃以下で１時間程度加熱処理を施すことにより、高濃度領域９０８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９０８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９０８の導電性を高め、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９０４とドレイン電極９０５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度を、１×１０^２０／ｃｍ^３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０２２３】
また、酸化物半導体層９０３は、ＣＡＡＣ−ＯＳで構成されていても良い。酸化物半導体層９０３がＣＡＡＣ−ＯＳで構成されている場合、非晶質の場合に比べて酸化物半導体層９０３の導電率を高めることができるので、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。
【０２２４】
そして、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることで、トランジスタ９０１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９０１の微細化により、当該トランジスタを用いた記憶回路の占める面積を縮小化し、単位面積あたりの記憶容量を高めることができる。
【０２２５】
図１６（Ｂ）に示すトランジスタ９１１は、絶縁膜９１２上に形成されたソース電極９１４及びドレイン電極９１５と、ソース電極９１４及びドレイン電極９１５上に形成された活性層として機能する酸化物半導体層９１３と、酸化物半導体層９１３、ソース電極９１４及びドレイン電極９１５上のゲート絶縁膜９１６と、ゲート絶縁膜９１６上において酸化物半導体層９１３と重なる位置に設けられたゲート電極９１７とを有する。
【０２２６】
図１６（Ｂ）に示すトランジスタ９１１は、ゲート電極９１７が酸化物半導体層９１３の上に形成されているトップゲート型であり、なおかつ、ソース電極９１４及びドレイン電極９１５が酸化物半導体層９１３の下に形成されているボトムコンタクト型である。そして、トランジスタ９１１は、トランジスタ９０１と同様に、ソース電極９１４及びドレイン電極９１５と、ゲート電極９１７とが重なっていないので、ソース電極９１４及びドレイン電極９１５とゲート電極９１７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
【０２２７】
また、酸化物半導体層９１３は、ゲート電極９１７が形成された後に酸化物半導体層９１３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９１８を有する。また、酸化物半導体層９１３のうち、ゲート絶縁膜９１６を間に挟んでゲート電極９１７と重なる領域がチャネル形成領域９１９である。酸化物半導体層９１３では、一対の高濃度領域９１８の間にチャネル形成領域９１９が設けられている。
【０２２８】
高濃度領域９１８は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９１８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
【０２２９】
例えば、窒素をドーパントとして用いた場合、高濃度領域９１８中の窒素原子の濃度は、５×１０^１９／ｃｍ^３以上１×１０^２２／ｃｍ^３以下であることが望ましい。
【０２３０】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９１８は、酸化物半導体層９１３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９１８を酸化物半導体層９１３に設けることで、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。
【０２３１】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体層９１３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９１８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９１８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９１８の導電性を高め、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９１４とドレイン電極９１５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９１８中の窒素原子の濃度を、１×１０^２０／ｃｍ^３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０２３２】
また、酸化物半導体層９１３は、ＣＡＡＣ−ＯＳで構成されていても良い。酸化物半導体層９１３がＣＡＡＣ−ＯＳで構成されている場合、非晶質の場合に比べて酸化物半導体層９１３の導電率を高めることができるので、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。
【０２３３】
そして、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることで、トランジスタ９１１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９１１の微細化により、当該トランジスタを用いた記憶回路の占める面積を縮小化し、単位面積あたりの記憶容量を高めることができる。
【０２３４】
図１６（Ｃ）に示すトランジスタ９２１は、絶縁膜９２２上に形成された、活性層として機能する酸化物半導体層９２３と、酸化物半導体層９２３上に形成されたソース電極９２４及びドレイン電極９２５と、酸化物半導体層９２３、ソース電極９２４及びドレイン電極９２５上のゲート絶縁膜９２６と、ゲート絶縁膜９２６上において酸化物半導体層９２３と重なる位置に設けられたゲート電極９２７とを有する。さらに、トランジスタ９２１は、ゲート電極９２７の側部に設けられた、絶縁膜で形成されたサイドウォール９３０を有する。
【０２３５】
図１６（Ｃ）に示すトランジスタ９２１は、ゲート電極９２７が酸化物半導体層９２３の上に形成されているトップゲート型であり、なおかつ、ソース電極９２４及びドレイン電極９２５が酸化物半導体層９２３の上に形成されているトップコンタクト型である。そして、トランジスタ９２１は、トランジスタ９０１と同様に、ソース電極９２４及びドレイン電極９２５と、ゲート電極９２７とが重なっていないので、ソース電極９２４及びドレイン電極９２５とゲート電極９２７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
【０２３６】
また、酸化物半導体層９２３は、ゲート電極９２７が形成された後に酸化物半導体層９２３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９２８と、一対の低濃度領域９２９とを有する。また、酸化物半導体層９２３のうち、ゲート絶縁膜９２６を間に挟んでゲート電極９２７と重なる領域がチャネル形成領域９３１である。酸化物半導体層９２３では、一対の高濃度領域９２８の間に一対の低濃度領域９２９が設けられ、一対の低濃度領域９２９の間にチャネル形成領域９３１が設けられている。そして、一対の低濃度領域９２９は、酸化物半導体層９２３中の、ゲート絶縁膜９２６を間に挟んでサイドウォール９３０と重なる領域に設けられている。
【０２３７】
高濃度領域９２８及び低濃度領域９２９は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９２８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
【０２３８】
例えば、窒素をドーパントとして用いた場合、高濃度領域９２８中の窒素原子の濃度は、５×１０^１９／ｃｍ^３以上１×１０^２２／ｃｍ^３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度領域９２９中の窒素原子の濃度は、５×１０^１８／ｃｍ^３以上５×１０^１９／ｃｍ^３未満であることが望ましい。
【０２３９】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９２８は、酸化物半導体層９２３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９２８を酸化物半導体層９２３に設けることで、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。また、低濃度領域９２９をチャネル形成領域９３１と高濃度領域９２８の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
【０２４０】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体層９２３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９２８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。またさらに、低濃度領域９２９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域９２８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９２８の導電性を高め、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９２４とドレイン電極９２５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９２８中の窒素原子の濃度を、１×１０^２０／ｃｍ^３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０２４１】
また、酸化物半導体層９２３は、ＣＡＡＣ−ＯＳで構成されていても良い。酸化物半導体層９２３がＣＡＡＣ−ＯＳで構成されている場合、非晶質の場合に比べて酸化物半導体層９２３の導電率を高めることができるので、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。
【０２４２】
そして、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることで、トランジスタ９２１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９２１の微細化により、当該トランジスタを用いた記憶回路の占める面積を縮小化し、単位面積あたりの記憶容量を高めることができる。
【０２４３】
図１６（Ｄ）に示すトランジスタ９４１は、絶縁膜９４２上に形成されたソース電極９４４及びドレイン電極９４５と、ソース電極９４４及びドレイン電極９４５上に形成された活性層として機能する酸化物半導体層９４３と、酸化物半導体層９４３、ソース電極９４４及びドレイン電極９４５上のゲート絶縁膜９４６と、ゲート絶縁膜９４６上において酸化物半導体層９４３と重なる位置に設けられたゲート電極９４７とを有する。さらに、トランジスタ９４１は、ゲート電極９４７の側部に設けられた、絶縁膜で形成されたサイドウォール９５０を有する。
【０２４４】
図１６（Ｄ）に示すトランジスタ９４１は、ゲート電極９４７が酸化物半導体層９４３の上に形成されているトップゲート型であり、なおかつ、ソース電極９４４及びドレイン電極９４５が酸化物半導体層９４３の下に形成されているボトムコンタクト型である。そして、トランジスタ９４１は、トランジスタ９０１と同様に、ソース電極９４４及びドレイン電極９４５と、ゲート電極９４７とが重なっていないので、ソース電極９４４及びドレイン電極９４５とゲート電極９４７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
【０２４５】
また、酸化物半導体層９４３は、ゲート電極９４７が形成された後に酸化物半導体層９４３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９４８と、一対の低濃度領域９４９とを有する。また、酸化物半導体層９４３のうち、ゲート絶縁膜９４６を間に挟んでゲート電極９４７と重なる領域がチャネル形成領域９５１である。酸化物半導体層９４３では、一対の高濃度領域９４８の間に一対の低濃度領域９４９が設けられ、一対の低濃度領域９４９の間にチャネル形成領域９５１が設けられている。そして、一対の低濃度領域９４９は、酸化物半導体層９４３中の、ゲート絶縁膜９４６を間に挟んでサイドウォール９５０と重なる領域に設けられている。
【０２４６】
高濃度領域９４８及び低濃度領域９４９は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９４８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
【０２４７】
例えば、窒素をドーパントとして用いた場合、高濃度領域９４８中の窒素原子の濃度は、５×１０^１９／ｃｍ^３以上１×１０^２２／ｃｍ^３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度領域９４９中の窒素原子の濃度は、５×１０^１８／ｃｍ^３以上５×１０^１９／ｃｍ^３未満であることが望ましい。
【０２４８】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９４８は、酸化物半導体層９４３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９４８を酸化物半導体層９４３に設けることで、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。また、低濃度領域９４９をチャネル形成領域９５１と高濃度領域９４８の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
【０２４９】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体層９４３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９４８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。またさらに、低濃度領域９４９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域９４８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９４８の導電性を高め、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９４４とドレイン電極９４５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９４８中の窒素原子の濃度を、１×１０^２０／ｃｍ^３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０２５０】
また、酸化物半導体層９４３は、ＣＡＡＣ−ＯＳで構成されていても良い。酸化物半導体層９４３がＣＡＡＣ−ＯＳで構成されている場合、非晶質の場合に比べて酸化物半導体層９４３の導電率を高めることができるので、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。
【０２５１】
そして、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることで、トランジスタ９４１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９４１の微細化により、当該トランジスタを用いた記憶回路の占める面積を縮小化し、単位面積あたりの記憶容量を高めることができる。
【０２５２】
なお、酸化物半導体を用いたトランジスタにおいて、ソース領域またはドレイン領域として機能する高濃度領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体層の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体層のプラズマにさらされた領域の抵抗率を低下させる方法が開示されている（Ｓ．Ｊｅｏｎｅｔａｌ． ”１８０ｎｍＧａｔｅＬｅｎｇｔｈＡｍｏｒｐｈｏｕｓＩｎＧａＺｎＯＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒｆｏｒＨｉｇｈＤｅｎｓｉｔｙＩｍａｇｅＳｅｎｓｏｒＡｐｐｌｉｃａｔｉｏｎｓ”，ＩＥＤＭＴｅｃｈ．Ｄｉｇ．，ｐ．５０４−５０７，２０１０．）。
【０２５３】
しかしながら、上記作製方法では、ゲート絶縁膜を形成した後に、ソース領域またはドレイン領域となるべき部分を露出するべく、ゲート絶縁膜を部分的に除去する必要がある。よって、ゲート絶縁膜が除去される際に、下層の酸化物半導体層も部分的にオーバーエッチングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。
【０２５４】
トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要がある。しかし、上記オーバーエッチングは、酸化物半導体層とゲート絶縁膜の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
【０２５５】
例えば、酸化物半導体層が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体層の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、酸化物半導体層のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増加、トランジスタの特性不良を生じさせるため、好ましくない。
【０２５６】
しかし、本発明の一態様のように、酸化物半導体層へのドーパントの添加を、酸化物半導体層を露出させず、ゲート絶縁膜を残したまま行うことで、酸化物半導体層のオーバーエッチングを防ぎ、酸化物半導体層への過剰なダメージを軽減することができる。また、加えて、酸化物半導体層とゲート絶縁膜の界面も清浄に保たれる。従って、トランジスタの特性及び信頼性を高めることができる。
【０２５７】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２５８】
（実施の形態７）
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）とを含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。
【０２５９】
また、酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、又はランタノイドのから選ばれた一種又は複数種を有することが好ましい。
【０２６０】
ランタノイドとして、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）がある。
【０２６１】
例えば、一元系金属の酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛等を用いることができる。
【０２６２】
また、例えば、二元系金属の酸化物半導体として、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物等を用いることができる。
【０２６３】
また、例えば、三元系金属の酸化物半導体として、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物等を用いることができる。
【０２６４】
また、例えば、四元系金属の酸化物半導体として、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等を用いることができる。
【０２６５】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含有させても良い。
【０２６６】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。
【０２６７】
あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いても良い。
【０２６８】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０２６９】
酸化物半導体は単結晶でも、非単結晶でもよい。
【０２７０】
非単結晶の場合、非晶質でも、多結晶でもよい。また、非晶質中に結晶性を有する部分を含む構造でもよい。なお、アモルファスは欠陥が多いため、非アモルファスが好ましい。
【０２７１】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２７２】
（実施の形態８）
結晶性部分と非結晶性部分とを有し、結晶性部分の配向がｃ軸配向に揃っている酸化物半導体であるＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）について説明する。
【０２７３】
ＣＡＡＣ−ＯＳは新規な酸化物半導体である。
【０２７４】
ＣＡＡＣ−ＯＳは、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有する。
【０２７５】
そして、ＣＡＡＣ−ＯＳは、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列している。
【０２７６】
さらに、ＣＡＡＣ−ＯＳは、異なる結晶性部分の間で、それぞれａ軸またはｂ軸の向きが異なっていてもよい。
【０２７７】
ＣＡＡＣ−ＯＳとは、広義には、非単結晶である。
【０２７８】
そして、ＣＡＡＣ−ＯＳは、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有する。
【０２７９】
さらに、ＣＡＡＣ−ＯＳは、ｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した酸化物である。
【０２８０】
ＣＡＡＣ−ＯＳは単結晶ではないが、非晶質のみから形成されているものでもない。
【０２８１】
また、ＣＡＡＣ−ＯＳは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０２８２】
ＣＡＡＣ−ＯＳを構成する酸素の一部は窒素で置換されてもよい。
【０２８３】
また、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳを支持する基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）に揃っていてもよい。
【０２８４】
若しくは、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ−ＯＳを支持する基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）を向いていてもよい。
【０２８５】
ＣＡＡＣ−ＯＳは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０２８６】
例えば、膜状に形成されたＣＡＡＣ−ＯＳを、膜表面または支持する基板面に垂直な方向から電子顕微鏡で観察すると三角形または六角形の原子配列が認められる。
【０２８７】
さらに、電子顕微鏡で膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる。
【０２８８】
図２２乃至図２４を用いて、ＣＡＡＣ−ＯＳに含まれる結晶構造の一例について説明する。
【０２８９】
なお、図２２乃至図２４において、上方向がｃ軸方向であり、ｃ軸方向と直交する面がａｂ面である。
【０２９０】
本実施の形態において、上半分、下半分とは、ａｂ面を境にした場合の上半分、下半分をいう。
【０２９１】
図２２（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造Ａを示す。
【０２９２】
ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。
【０２９３】
構造Ａは、八面体構造をとるが、簡単のため平面構造で示している。
【０２９４】
なお、構造Ａは上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。構造Ａに示す小グループは電荷が０である。
【０２９５】
図２２（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、近接の２個の４配位のＯと、を有する構造Ｂを示す。
【０２９６】
３配位のＯは、いずれもａｂ面に存在する。構造Ｂの上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。
【０２９７】
また、Ｉｎも５配位をとるため、構造Ｂをとりうる。構造Ｂの小グループは電荷が０である。
【０２９８】
図２２（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造Ｃを示す。
【０２９９】
構造Ｃの上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。構造Ｃの小グループは電荷が０である。
【０３００】
図２２（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造Ｄを示す。
【０３０１】
構造Ｄの上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。
【０３０２】
構造Ｄの小グループは電荷が＋１となる。
【０３０３】
図２２（Ｅ）に、２個のＺｎを有する構造Ｅを示す。
【０３０４】
構造Ｅの上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。構造Ｅの小グループは電荷が−１となる。
【０３０５】
本実施の形態では複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０３０６】
ここで、これらの小グループ同士が結合する規則について説明する。
【０３０７】
Ｉｎの上半分の３個のＯは下方向に３個の近接Ｉｎを有し、下半分の３個のＯは上方向に３個の近接Ｉｎを有する。
【０３０８】
Ｇａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。
【０３０９】
Ｚｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向に３個の近接Ｚｎを有する。
【０３１０】
この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。
【０３１１】
Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。
【０３１２】
従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。
【０３１３】
その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が上半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）の上半分の４配位のＯ、５配位の金属原子（ＧａまたはＩｎ）の下半分の４配位のＯまたは４配位の金属原子（Ｚｎ）の上半分の４配位のＯのいずれかと結合することになる。
【０３１４】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
【０３１５】
また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０３１６】
図２３（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ系の層構造を構成する中グループＡのモデル図を示す。
【０３１７】
図２３（Ｂ）に、３つの中グループで構成される大グループＢを示す。
【０３１８】
なお、図２３（Ｃ）は、図２３（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０３１９】
中グループＡでは、３配位のＯは省略し、４配位のＯは個数のみである。
【０３２０】
例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。
【０３２１】
同様に、中グループＡにおいて、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。
【０３２２】
また、中グループＡにおいて、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０３２３】
中グループＡにおいて、Ｉｎ−Ｓｎ−Ｚｎ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合する。
【０３２４】
そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合する。
【０３２５】
そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合する。
【０３２６】
そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合する。
【０３２７】
この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。
【０３２８】
この中グループが複数結合して大グループを構成する。
【０３２９】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。
【０３３０】
例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。
【０３３１】
そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。
【０３３２】
電荷−１をとる構造として、構造Ｅに示すように、２個のＺｎを含む小グループが挙げられる。
【０３３３】
例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０３３４】
具体的には、大グループＢが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ系の結晶（Ｉｎ_２ＳｎＺｎ_３Ｏ_８）を得ることができる。
【０３３５】
得られるＩｎ−Ｓｎ−Ｚｎ系の層構造は、Ｉｎ_２ＳｎＺｎ_２Ｏ_７（ＺｎＯ）_ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０３３６】
Ｉｎ−Ｓｎ−Ｚｎ系の結晶は、ｍの数が大きいと結晶性が向上するため、好ましい。
【０３３７】
Ｉｎ−Ｓｎ−Ｚｎ系以外の酸化物半導体を用いた場合も同様である。
【０３３８】
例えば、図２４（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成する中グループＬのモデル図を示す。
【０３３９】
中グループＬにおいて、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合する。
【０３４０】
そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合する。
【０３４１】
そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合する。
【０３４２】
この中グループが複数結合して大グループを構成する。
【０３４３】
図２４（Ｂ）に３つの中グループで構成される大グループＭを示す。
【０３４４】
なお、図２４（Ｃ）は、図２４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０３４５】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。
【０３４６】
そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０３４７】
また、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成する中グループは、中グループＬに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０３４８】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０３４９】
（実施の形態９）
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。
【０３５０】
移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０３５１】
半導体本来の移動度をμ_０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、式（１）で表される。
【０３５２】
【数１】

【０３５３】
Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。
【０３５４】
また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、式（２）で表される。
【０３５５】
【数２】

【０３５６】
ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃ_ｏｘは単位面積当たりの容量、Ｖ_ｇはゲート電圧、ｔはチャネルの厚さである。
【０３５７】
なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
【０３５８】
線形領域におけるドレイン電流Ｉ_ｄは、式（３）で表される。
【０３５９】
【数３】

【０３６０】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。
【０３６１】
また、Ｖ_ｄはドレイン電圧である。
【０３６２】
式（３）の両辺をＶｇで割り、更に両辺の対数を取ると、式（４）で表される。
【０３６３】
【数４】

【０３６４】
式（３）の右辺はＶ_ｇの関数である。
【０３６５】
上式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから平均欠陥密度Ｎが求められる。
【０３６６】
すなわち、トランジスタのＩ_ｄ―Ｖ_ｇ特性から、平均欠陥密度を評価できる。
【０３６７】
酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０^１２／ｃｍ^２程度である。
【０３６８】
このようにして求めた平均欠陥密度等をもとにμ_０＝１２０ｃｍ^２／Ｖｓが導出される。
【０３６９】
欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ^２／Ｖｓ程度である。
【０３７０】
しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ_０は１２０ｃｍ^２／Ｖｓとなると予想できる。
【０３７１】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ_１は、式（５）で表される。
【０３７２】
【数５】

【０３７３】
Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０^７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。
【０３７４】
Ｄが増加する（すなわち、ゲート電圧が高くなる）と式（５）の第２項が増加するため、移動度μ_１は低下することがわかる。
【０３７５】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ_２の計算結果Ｅを図２５に示す。
【０３７６】
なお、計算にはシノプシス社製のソフトであるＳｅｎｔａｕｒｕｓＤｅｖｉｃｅを使用した。
【０３７７】
計算において、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。
【０３７８】
これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０３７９】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。
【０３８０】
また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖ_ｄは０．１Ｖである。
【０３８１】
計算結果Ｅで示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ^２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。
【０３８２】
なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（ＡｔｏｍｉｃＬａｙｅｒＦｌａｔｎｅｓｓ）が望ましい。
【０３８３】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した。
【０３８４】
なお、計算に用いたトランジスタは酸化物半導体層に一対のｎ型半導体領域にチャネル形成領域が挟まれたものを用いた。
【０３８５】
一対のｎ型半導体領域の抵抗率は２×１０^−３Ωｃｍとして計算した。
【０３８６】
また、チャネル長を３３ｎｍ、チャネル幅を４０ｎｍとして計算した。
【０３８７】
また、ゲート電極の側壁にサイドウォールを有する。
【０３８８】
サイドウォールと重なる半導体領域をオフセット領域として計算した。
【０３８９】
計算にはシノプシス社製のソフト、ＳｅｎｔａｕｒｕｓＤｅｖｉｃｅを使用した。
【０３９０】
図２６は、トランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性の計算結果である。
【０３９１】
ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０３９２】
図２６（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０３９３】
図２６（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。
【０３９４】
図２６（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
【０３９５】
ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。
【０３９６】
一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。
【０３９７】
図２７は、オフセット長（サイドウォール長）Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。
【０３９８】
ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０３９９】
図２７（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０４００】
図２７（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。
【０４０１】
図２７（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
【０４０２】
図２８は、オフセット長（サイドウォール長）Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。
【０４０３】
ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０４０４】
図２８（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０４０５】
図２８（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。
【０４０６】
図２８（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
【０４０７】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０４０８】
なお、移動度μのピークは、図２６では８０ｃｍ^２／Ｖｓ程度であるが、図２７では６０ｃｍ^２／Ｖｓ程度、図２８では４０ｃｍ^２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。
【０４０９】
また、オフ電流も同様な傾向がある。
【０４１０】
一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
【０４１１】
また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０４１２】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０４１３】
（実施の形態１０）
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタは、酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。
【０４１４】
なお、Ｉｎ、Ｓｎ、Ｚｎは組成比でそれぞれ５ａｔｏｍｉｃ％以上含まれていると好ましい。
【０４１５】
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。
【０４１６】
また、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることができる。
【０４１７】
ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることにより、ｎチャネル型のトランジスタのオフ状態を維持するための電圧の絶対値を低くすることができ、低消費電力化が可能となる。
【０４１８】
さらに、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせて、しきい値電圧を０Ｖ以上にすれば、ノーマリーオフ型のトランジスタを形成することが可能となる。
【０４１９】
以下Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタの特性を示す。
【０４２０】
（サンプルＡ〜Ｃ共通条件）
組成比としてＩｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、ガス流量比をＡｒ／Ｏ２＝６／９ｓｃｃｍ、成膜圧力を０．４Ｐａ、成膜電力１００Ｗとして、１５ｎｍの厚さとなるように基板上に酸化物半導体層を成膜した。
【０４２１】
次に、酸化物半導体層を島状になるようにエッチング加工した。
【０４２２】
そして、酸化物半導体層上に５０ｎｍの厚さとなるようにタングステン層を成膜し、これをエッチング加工してソース電極及びドレイン電極を形成した。
【０４２３】
次に、プラズマＣＶＤ法を用いて、シランガス（ＳｉＨ_４）と一酸化二窒素（Ｎ_２Ｏ）を用いて１００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成してゲート絶縁膜とした。
【０４２４】
次に、１５ｎｍの厚さとなるように窒化タンタルを形成し、１３５ｎｍの厚さとなるようにタングステンを形成し、これらをエッチング加工してゲート電極を形成した。
【０４２５】
さらに、プラズマＣＶＤ法を用いて、３００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成し、１．５μｍの厚さとなるようにポリイミド膜を形成し層間絶縁膜とした。
【０４２６】
次に、層間絶縁膜にコンタクトホールを形成し、５０ｎｍの厚さとなるように第１のチタン膜を形成し、１００ｎｍの厚さとなるようにアルミニウム膜を形成し、５０ｎｍの厚さとなるように第２のチタン膜を形成し、これらをエッチング加工して測定用のパッドを形成した。
【０４２７】
以上のようにしてトランジスタを有する半導体装置を形成した。
【０４２８】
（サンプルＡ）
サンプルＡは酸化物半導体層の成膜中に基板に意図的な加熱を施さなかった。
【０４２９】
また、サンプルＡは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に加熱処理を施さなかった。
【０４３０】
（サンプルＢ）
サンプルＢは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
【０４３１】
また、サンプルＢは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に加熱処理を施さなかった。
【０４３２】
基板を加熱した状態で成膜を行った理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
【０４３３】
（サンプルＣ）
サンプルＣは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
【０４３４】
さらに、サンプルＣは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に窒素雰囲気で６５０℃１時間の加熱処理を施した後、酸素雰囲気で６５０℃１時間の加熱処理を施した。
【０４３５】
窒素雰囲気で６５０℃１時間の加熱処理を施した理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
【０４３６】
ここで、酸化物半導体層中でドナーとなる水素を追い出すための加熱処理で酸素も離脱し、酸化物半導体層中でキャリアとなる酸素欠損も生じてしまう。
【０４３７】
そこで、酸素雰囲気で６５０℃１時間の加熱処理を施すことにより、酸素欠損を低減する効果を狙った。
【０４３８】
（サンプルＡ〜Ｃのトランジスタの特性）
図２９（Ａ）にサンプルＡのトランジスタの初期特性を示す。
【０４３９】
図２９（Ｂ）にサンプルＢのトランジスタの初期特性を示す。
【０４４０】
図２９（Ｃ）にサンプルＣのトランジスタの初期特性を示す。
【０４４１】
サンプルＡのトランジスタの電界効果移動度は１８．８ｃｍ^２／Ｖｓｅｃであった。
【０４４２】
サンプルＢのトランジスタの電界効果移動度は３２．２ｃｍ^２／Ｖｓｅｃであった。
【０４４３】
サンプルＣのトランジスタの電界効果移動度は３４．５ｃｍ^２／Ｖｓｅｃであった。
【０４４４】
ここで、サンプルＡ〜Ｃと同様の成膜方法で形成した酸化物半導体層の断面を透過型顕微鏡（ＴＥＭ）で観察したところ、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣと同様の成膜方法で形成したサンプルには結晶性が確認された。
【０４４５】
そして、驚くべきことに、成膜時に基板加熱を行ったサンプルは、結晶性部分と非結晶性部分とを有し、結晶性部分の配向がｃ軸配向に揃っている結晶性であった。
【０４４６】
通常の多結晶では結晶性部分の配向が揃っておらず、ばらばらの方向を向いているため、成膜時に基板加熱を行ったサンプルは新しい構造を有している。
【０４４７】
また、図２９（Ａ）〜（Ｃ）を比較すると、成膜時に基板加熱を行うこと、又は、成膜後に加熱処理を行うことにより、ドナーとなる水素元素を追い出すことができるため、ｎチャネル型トランジスタのしきい値電圧をプラスシフトできることが理解できる。
【０４４８】
即ち、成膜時に基板加熱を行ったサンプルＢのしきい値電圧は、成膜時に基板加熱を行っていないサンプルＡのしきい値電圧よりもプラスシフトしている。
【０４４９】
また、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣを比較した場合、成膜後に加熱処理を行ったサンプルＣの方が、成膜後に加熱処理を行っていないサンプルＢよりもプラスシフトしていることがわかる。
【０４５０】
また、水素のような軽元素は加熱処理の温度が高いほど離脱しやすいため、加熱処理の温度が高いほど水素が離脱しやすい。
【０４５１】
よって、成膜時又は成膜後の加熱処理の温度を更に高めればよりプラスシフトが可能であると考察した。
【０４５２】
（サンプルＢとサンプルＣのゲートＢＴストレス試験結果）
サンプルＢ（成膜後加熱処理なし）及びサンプルＣ（成膜後加熱処理あり）とに対してゲートＢＴストレス試験を行った。
【０４５３】
まず、基板温度を２５℃とし、Ｖ_ｄｓを１０Ｖとし、トランジスタのＶ_ｇｓ−Ｉ_ｄｓ特性の測定を行い、加熱及びプラスの高電圧印加を行う前のトランジスタの特性を測定した。
【０４５４】
次に、基板温度を１５０℃とし、Ｖ_ｄｓを０．１Ｖとした。
【０４５５】
次に、ゲート絶縁膜に印加されるＶ_ｇｓに２０Ｖを印加し、そのまま１時間保持した。
【０４５６】
次に、Ｖ_ｇｓを０Ｖとした。
【０４５７】
次に、基板温度２５℃とし、Ｖ_ｄｓを１０Ｖとし、トランジスタのＶ_ｇｓ−Ｉ_ｄｓ測定を行い、加熱及びプラスの高電圧印加を行った後のトランジスタの特性を測定した。
【０４５８】
以上のようにして、加熱及びプラスの高電圧印加を行う前後のトランジスタの特性を比較することをプラスＢＴ試験と呼ぶ。
【０４５９】
一方、まず基板温度を２５℃とし、Ｖ_ｄｓを１０Ｖとし、トランジスタのＶ_ｇｓ−Ｉ_ｄｓ特性の測定を行い、加熱及びマイナスの高電圧印加を行う前のトランジスタの特性を測定した。
【０４６０】
次に、基板温度を１５０℃とし、Ｖ_ｄｓを０．１Ｖとした。
【０４６１】
次に、ゲート絶縁膜にＶ_ｇｓに−２０Ｖを印加し、そのまま１時間保持した。
【０４６２】
次に、Ｖ_ｇｓを０Ｖとした。
【０４６３】
次に、基板温度２５℃とし、Ｖ_ｄｓを１０Ｖとし、トランジスタのＶ_ｇｓ−Ｉ_ｄｓ測定を行い、加熱及びマイナスの高電圧印加を行った後のトランジスタの特性を測定した。
【０４６４】
以上のようにして、加熱及びマイナスの高電圧印加を行う前後のトランジスタの特性を比較することをマイナスＢＴ試験と呼ぶ。
【０４６５】
図３０（Ａ）はサンプルＢのプラスＢＴ試験結果であり、図３０（Ｂ）はサンプルＢのマイナスＢＴ試験結果である。
【０４６６】
図３１（Ａ）はサンプルＣのプラスＢＴ試験結果であり、図３１（Ｂ）はサンプルＣのマイナスＢＴ試験結果である。
【０４６７】
プラスＢＴ試験及びマイナスＢＴ試験はトランジスタの劣化具合を判別する試験であるが、図３０（Ａ）及び図３１（Ａ）を参照すると少なくともプラスＢＴ試験の処理を行うことにより、しきい値電圧をプラスシフトさせることができることがわかった。
【０４６８】
特に、図３０（Ａ）ではプラスＢＴ試験の処理を行うことにより、トランジスタがノーマリーオフ型になったことがわかる。
【０４６９】
よって、トランジスタの作製時の加熱処理に加えて、プラスＢＴ試験の処理を行うことにより、しきい値電圧のプラスシフト化を促進でき、ノーマリーオフ型のトランジスタを形成することができることがわかった。
【０４７０】
図３２はサンプルＡのトランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。
【０４７１】
ここでは、測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０４７２】
なお、図３２ではチャネル幅１μｍの場合における電流量を図示している。
【０４７３】
基板温度が１２５℃（１０００／Ｔが約２．５１）のとき１×１０^−１９Ａ以下となっていた。
【０４７４】
基板温度が８５℃（１０００／Ｔが約２．７９）のとき１×１０^−２０Ａ以下となっていた。
【０４７５】
つまり、シリコン半導体を用いたトランジスタと比較して極めて低いオフ電流であることがわかった。
【０４７６】
なお、温度が低いほどオフ電流が低下するため、常温であればより低いオフ電流であることは明らかである。
【０４７７】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０４７８】
（実施の形態１１）
本実施の形態では、記憶回路の構造の一形態について説明する。
【０４７９】
図１７及び図１８は、記憶回路の断面図である。図１７及び図１８に示す記憶回路は上部に、多層に形成された複数の記憶素子を有し、下部に論理回路３００４を有する。複数の記憶素子のうち、記憶素子３１７０ａと、記憶素子３１７０ｂを代表で示す。記憶素子３１７０ａ及び記憶素子３１７０ｂとしては、例えば、上記に実施の形態において説明した揮発性記憶部１０１または不揮発性記憶部１０２と同様の構成とすることもできる。
【０４８０】
なお、記憶素子３１７０ａに含まれるトランジスタ３１７１ａを代表で示す。記憶素子３１７０ｂに含まれるトランジスタ３１７１ｂを代表で示す。トランジスタ３１７１ａ及びトランジスタ３１７１ｂは、酸化物半導体層にチャネル形成領域を有する。酸化物半導体層にチャネル形成領域が形成されるトランジスタの構成については、その他の実施の形態において説明した構成と同様であるため、説明は省略する。
【０４８１】
トランジスタ３１７１ａのソース電極及びドレイン電極と同じ層に形成された電極３５０１ａは、電極３５０２ａによって、電極３００３ａと電気的に接続されている。トランジスタ３１７１ｂのソース電極及びドレイン電極と同じ層に形成された電極３５０１ｃは、電極３５０２ｃによって、電極３００３ｃと電気的に接続されている。
【０４８２】
また、論理回路３００４は、酸化物半導体以外の半導体材料をチャネル形成領域として用いたトランジスタ３００１を有する。トランジスタ３００１は、半導体材料（例えば、シリコンなど）を含む基板３０００に素子分離絶縁膜３１０６を設け、素子分離絶縁膜３１０６に囲まれた領域にチャネル形成領域となる領域を形成することによって得られるトランジスタとすることができる。なお、トランジスタ３００１は、絶縁表面上に形成されたシリコン膜等の半導体膜や、ＳＯＩ基板のシリコン膜にチャネル形成領域が形成されるトランジスタであってもよい。トランジスタ３００１の構成については、公知の構成を用いることが可能であるため、説明は省略する。
【０４８３】
トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間には、配線３１００ａ及び配線３１００ｂが形成されている。配線３１００ａとトランジスタ３００１が形成された層との間には、絶縁膜３１４０ａが設けられ、配線３１００ａと配線３１００ｂとの間には、絶縁膜３１４１ａが設けられ、配線３１００ｂとトランジスタ３１７１ａが形成された層との間には、絶縁膜３１４２ａが設けられている。
【０４８４】
同様に、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間には、配線３１００ｃ及び配線３１００ｄが形成されている。配線３１００ｃとトランジスタ３１７１ａが形成された層との間には、絶縁膜３１４０ｂが設けられ、配線３１００ｃと配線３１００ｄとの間には、絶縁膜３１４１ｂが設けられ、配線３１００ｄとトランジスタ３１７１ｂが形成された層との間には、絶縁膜３１４２ｂが設けられている。
【０４８５】
絶縁膜３１４０ａ、絶縁膜３１４１ａ、絶縁膜３１４２ａ、絶縁膜３１４０ｂ、絶縁膜３１４１ｂ、絶縁膜３１４２ｂは、層間絶縁膜として機能し、その表面は平坦化された構成とすることができる。
【０４８６】
配線３１００ａ、配線３１００ｂ、配線３１００ｃ、配線３１００ｄによって、記憶素子間の電気的接続や、論理回路３００４と記憶素子との電気的接続等を行うことができる。
【０４８７】
論理回路３００４に含まれる電極３３０３は、上部に設けられた回路と電気的に接続することができる。
【０４８８】
例えば、図１７に示すように、電極３５０５によって電極３３０３は配線３１００ａと電気的に接続することができる。配線３１００ａは、電極３５０３ａによって電極３５０１ｂと電気的に接続することができる。こうして、配線３１００ａ及び電極３３０３を、トランジスタ３１７１ａのソースまたはドレインと電気的に接続することができる。また、電極３５０１ｂは、電極３５０２ｂによって、電極３００３ｂと電気的に接続することができる。電極３００３ｂは、電極３５０３ｂによって配線３１００ｃと電気的に接続することができる。
【０４８９】
図１７では、電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ａを介して行われる例を示したがこれに限定されない。電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ｂを介して行われてもよいし、配線３１００ａと配線３１００ｂの両方を介して行われてもよい。また、図１８に示すように、電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ａも配線３１００ｂも介さず行われてもよい。図１８では、電極３３０３は、電極３５０３によって、電極３００３ｂと電気的に接続されている。電極３００３ｂは、トランジスタ３１７１ａのソースまたはドレインと電気的に接続される。こうして、電極３３０３とトランジスタ３１７１ａとの電気的接続をとることができる。
【０４９０】
なお、図１７及び図１８では、２つの記憶素子（記憶素子３１７０ａと、記憶素子３１７０ｂ）が積層された構成を例として示したが、積層する記憶素子の数はこれに限定されない。
【０４９１】
また、図１７及び図１８では、トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間には、配線３１００ａが形成された配線層と、配線３１００ｂが形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。
【０４９２】
また、図１７及び図１８では、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間には、配線３１００ｃが形成された配線層と、配線３１００ｄが形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。
【０４９３】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【実施例１】
【０４９４】
本発明の一態様に係る信号処理装置を用いることで、消費電力の低い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い信号処理装置をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。また、オフ電流が低いトランジスタを用いることで、オフ電流の高さをカバーするための冗長な回路設計が不要となるため、信号処理装置の集積度を高めることができ、信号処理装置を高機能化させることができる。
【０４９５】
本発明の一態様に係る信号処理装置は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る信号処理装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。
【０４９６】
本発明の一態様に係る信号処理装置を、携帯電話、スマートフォン、電子書籍などの携帯用の電子機器に応用した場合について説明する。
【０４９７】
図１９は、携帯用の電子機器のブロック図である。図１９に示す携帯用の電子機器はＲＦ回路４２１、アナログベースバンド回路４２２、デジタルベースバンド回路４２３、バッテリー４２４、電源回路４２５、アプリケーションプロセッサ４２６、フラッシュメモリ４３０、ディスプレイコントローラ４３１、記憶回路４３２、ディスプレイ４３３、タッチセンサ４３９、音声回路４３７、キーボード４３８などより構成されている。ディスプレイ４３３は表示部４３４、ソースドライバ４３５、ゲートドライバ４３６によって構成されている。アプリケーションプロセッサ４２６はＣＰＵ４２７、ＤＳＰ４２８、インターフェース４２９を有している。ＣＰＵ４２７に上記実施の形態で示した信号処理装置を採用することによって、消費電力を低減することができる。また、一般的に記憶回路４３２はＳＲＡＭまたはＤＲＡＭで構成されているが、記憶回路４３２に上記実施の形態で示した記憶回路を採用することによって、消費電力を低減することが可能になる。
【０４９８】
図２０に、記憶回路４３２の構成をブロック図で示す。記憶回路４３２は、記憶回路４４２、記憶回路４４３、スイッチ４４４、スイッチ４４５、及びメモリコントローラ４４１を有している。
【０４９９】
まず、ある画像データが、携帯用の電子機器において受信されるか、またはアプリケーションプロセッサ４２６によって形成される。この画像データは、スイッチ４４４を介して記憶回路４４２に記憶される。そして、スイッチ４４５を介して出力された画像データは、ディスプレイコントローラ４３１を介してディスプレイ４３３に送られる。ディスプレイ４３３が、画像データを用いて画像の表示を行う。
【０５００】
静止画のように、表示される画像に変更がなければ、通常３０Ｈｚ〜６０Ｈｚ程度の周期で、記憶回路４４２から読み出された画像データが、スイッチ４４５を介して、ディスプレイコントローラ４３１に送られ続ける。ユーザーが画面に表示されている画像を書き換える操作を行ったとき、アプリケーションプロセッサ４２６は、新たな画像データを形成し、その画像データはスイッチ４４４を介して記憶回路４４３に記憶される。この新たな画像データの記憶回路４４３への記憶が行われている間にも、記憶回路４４２からスイッチ４４５を介して定期的に画像データが読み出される。
【０５０１】
記憶回路４４３への新たな画像データの記憶が完了すると、次のフレーム期間より、記憶回路４４３に記憶された新しい画像データが読み出され、スイッチ４４５、ディスプレイコントローラ４３１を介して、ディスプレイ４３３に上記画像データが送られる。ディスプレイ４３３では、送られてきた新しい画像データを用いて、画像の表示を行う。
【０５０２】
この画像データの読み出しは、さらに次の新しい画像データが記憶回路４４２に記憶されるまで、継続される。このように、記憶回路４４２、記憶回路４４３が交互に画像データの書き込みと読み出しを行い、ディスプレイ４３３は画像の表示を行う。
【０５０３】
記憶回路４４２、記憶回路４４３はそれぞれ別の記憶回路には限定されず、１つの記憶回路が有するメモリ領域を、分割して使用してもよい。これらの記憶回路に上記実施の形態で示した記憶回路を採用することによって、消費電力を低減することが可能になる。
【０５０４】
図２１は電子書籍のブロック図である。電子書籍はバッテリー４５１、電源回路４５２、マイクロプロセッサ４５３、フラッシュメモリ４５４、音声回路４５５、キーボード４５６、記憶回路４５７、タッチパネル４５８、ディスプレイ４５９、ディスプレイコントローラ４６０によって構成される。上記実施の形態で示した信号処理装置をマイクロプロセッサ４５３に採用することで、消費電力を低減することが可能になる。また、上記実施の形態で示した記憶回路を記憶回路４５７に採用することで、消費電力を低減することが可能になる。
【０５０５】
例えば、ユーザーが、書籍データ中の特定の箇所において、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどにより、当該箇所とそれ以外の箇所との違いを明確にするハイライト機能を利用する場合、書籍データのうちユーザーが指定した箇所の書籍データを記憶する必要がある。記憶回路４５７は、上記書籍データを一時的に記憶する機能を持つ。なお、上記データを長期に渡って保存する場合には、フラッシュメモリ４５４に上記書籍データをコピーしておいても良い。
【０５０６】
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０５０７】
１００記憶回路
１０１揮発性記憶部
１０２不揮発性記憶部
１０３セレクタ回路
１１１記憶回路
１１２昇圧回路
１１３スイッチ回路
１１４スイッチ回路
１１５第１の位相反転回路
１１６第２の位相反転回路
１２１第１のトランジスタ
１２２第２のトランジスタ
１２３第１の容量素子
１２４昇圧用トランジスタ
１２５第２の容量素子
１２６第３のトランジスタ
１２７第４のトランジスタ
１２８第５のトランジスタ
１２９第６のトランジスタ
１３０第７のトランジスタ
１３１第８のトランジスタ
１３２第９のトランジスタ
１５０信号処理装置
１５１演算装置
１５２演算装置
１５３記憶回路
１５４記憶回路
１５５記憶回路
１５６制御装置
１５７電源制御回路
４０１位相反転回路
４０２記憶回路
４０３記憶回路群
４２１ＲＦ回路
４２２アナログベースバンド回路
４２３デジタルベースバンド回路
４２４バッテリー
４２５電源回路
４２６アプリケーションプロセッサ
４２７ＣＰＵ
４２８ＤＳＰ
４２９インターフェース
４３０フラッシュメモリ
４３１ディスプレイコントローラ
４３２記憶回路
４３３ディスプレイ
４３４表示部
４３５ソースドライバ
４３６ゲートドライバ
４３７音声回路
４３８キーボード
４３９タッチセンサ
４４１メモリコントローラ
４４２記憶回路
４４３記憶回路
４４４スイッチ
４４５スイッチ
４５１バッテリー
４５２電源回路
４５３マイクロプロセッサ
４５４フラッシュメモリ
４５５音声回路
４５６キーボード
４５７記憶回路
４５８タッチパネル
４５９ディスプレイ
４６０ディスプレイコントローラ
７００基板
７０１絶縁膜
７０２半導体膜
７０３ゲート絶縁膜
７０４半導体層
７０７ゲート電極
７０９不純物領域
７１０チャネル形成領域
７１２絶縁膜
７１３絶縁膜
７１６酸化物半導体層
７１９導電膜
７２０導電膜
７２１ゲート絶縁膜
７２２ゲート電極
７２３導電膜
７２４絶縁膜
７２５開口部
７２６配線
７２７絶縁膜
９０１トランジスタ
９０２絶縁膜
９０３酸化物半導体層
９０４ソース電極
９０５ドレイン電極
９０６ゲート絶縁膜
９０７ゲート電極
９０８高濃度領域
９０９チャネル形成領域
９１１トランジスタ
９１２絶縁膜
９１３酸化物半導体層
９１４ソース電極
９１５ドレイン電極
９１６ゲート絶縁膜
９１７ゲート電極
９１８高濃度領域
９１９チャネル形成領域
９２１トランジスタ
９２２絶縁膜
９２３酸化物半導体層
９２４ソース電極
９２５ドレイン電極
９２６ゲート絶縁膜
９２７ゲート電極
９２８高濃度領域
９２９低濃度領域
９３０サイドウォール
９３１チャネル形成領域
９４１トランジスタ
９４２絶縁膜
９４３酸化物半導体層
９４４ソース電極
９４５ドレイン電極
９４６ゲート絶縁膜
９４７ゲート電極
９４８高濃度領域
９４９低濃度領域
９５０サイドウォール
９５１チャネル形成領域
３０００基板
３００１トランジスタ
３００４論理回路
３１０６素子分離絶縁膜
３３０３電極
３５０３電極
３５０５電極
３００３ａ電極
３００３ｂ電極
３００３ｃ電極
３１００ａ配線
３１００ｂ配線
３１００ｃ配線
３１００ｄ配線
３１４０ａ絶縁膜
３１４０ｂ絶縁膜
３１４１ａ絶縁膜
３１４１ｂ絶縁膜
３１４２ａ絶縁膜
３１４２ｂ絶縁膜
３１７０ａ記憶素子
３１７０ｂ記憶素子
３１７１ａトランジスタ
３１７１ｂトランジスタ
３５０１ａ電極
３５０１ｂ電極
３５０１ｃ電極
３５０２ａ電極
３５０２ｂ電極
３５０２ｃ電極
３５０３ａ電極
３５０３ｂ電極
９９００基板
９９０１ＡＬＵ
９９０２ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ
９９０３Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ
９９０４Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ
９９０５Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ
９９０６Ｒｅｇｉｓｔｅｒ
９９０７Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ
９９０８Ｂｕｓ・Ｉ／Ｆ
９９０９ＲＯＭ
９９２０ＲＯＭ・Ｉ／Ｆ

【特許請求の範囲】
【請求項１】
揮発性記憶部と、不揮発性記憶部を有し、
前記不揮発性記憶部は、酸化物半導体を有する半導体層にチャネルが形成される第１のトランジスタと、前記第１のトランジスタのソースまたはドレインのいずれか一方の電極がゲートに電気的に接続された第２のトランジスタと、を有し、
前記第１のトランジスタのソースまたはドレインのいずれか一方と、前記第２のトランジスタのゲートとの間には、前記揮発性記憶部を非動作とする際に、前記揮発性記憶部より出力されたデータ信号が保持され、
前記第１のトランジスタのゲートと電源電位を供給する配線との間には、前記第１のトランジスタのゲートに印加する電圧を高くするための昇圧回路が設けられている信号処理装置の記憶回路。
【請求項２】
揮発性記憶部と、不揮発性記憶部を有し、
前記不揮発性記憶部は、酸化物半導体を有する半導体層にチャネルが形成される第１のトランジスタと、前記第１のトランジスタのソースまたはドレインのいずれか一方の電極がゲートに電気的に接続された第２のトランジスタと、前記第１のトランジスタのソースまたはドレインの他方の電極がソースまたはドレインの一方の電極に電気的に接続され、書き込み制御信号により導通状態または非導通状態が制御される第３のトランジスタと、前記第１のトランジスタのゲートを電気的に浮遊状態とするための制御をする第４のトランジスタと、を有し、
前記第１のトランジスタのソースまたはドレインのいずれか一方と、前記第２のトランジスタのゲートとの間には、前記揮発性記憶部を非動作とする際に、前記揮発性記憶部より出力されたデータ信号が保持され、
前記第１のトランジスタのゲートと電源電位を供給する配線との間には、前記第１のトランジスタのゲートに印加する電圧を高くするための昇圧回路が設けられている信号処理装置の記憶回路。
【請求項３】
揮発性記憶部と、不揮発性記憶部を有し、
前記不揮発性記憶部は、酸化物半導体を有する半導体層にチャネルが形成される第１のトランジスタと、前記第１のトランジスタのソースまたはドレインのいずれか一方の電極がゲートに電気的に接続された第２のトランジスタと、前記第１のトランジスタのソースまたはドレインの他方の電極がソースまたはドレインの一方の電極に電気的に接続され、書き込み制御信号により導通状態または非導通状態が制御される第３のトランジスタと、前記第１のトランジスタのゲートを電気的に浮遊状態とするための制御をする第４のトランジスタと、を有し、
前記第１のトランジスタのソースまたはドレインのいずれか一方と、前記第２のトランジスタのゲートとの間には、前記揮発性記憶部を非動作とする際に、前記揮発性回路より出力されたデータ信号が保持され、
前記データ信号の保持は、前記データ信号の論理を反転する第１の位相反転回路を介して行われ、前記データ信号の出力は、前記保持されたデータ信号の論理を反転する第２の位相反転回路を介して行われ、
前記第１のトランジスタのゲートと電源電位を供給する配線との間には、前記第１のトランジスタのゲートに印加する電圧を高くするための昇圧回路が設けられている信号処理装置の記憶回路。
【請求項４】
請求項３において、前記第１の位相反転回路及び前記第２の位相反転回路は、ｐチャネル型トランジスタ及びｎチャネル型トランジスタを有する信号処理装置の記憶回路。
【請求項５】
請求項１乃至請求項４のいずれか一において、前記第２のトランジスタは、シリコン層またはシリコン基板にチャネルが形成されるトランジスタである信号処理装置の記憶回路。
【請求項６】
請求項５において、前記第２のトランジスタは、前記第１のトランジスタと積層して設けられる信号処理装置の記憶回路。
【請求項７】
請求項３乃至請求項６のいずれか一において、前記昇圧回路は、ゲートとソース及びドレインの一方とが電気的に接続された昇圧用トランジスタを有し、前記昇圧用トランジスタと前記第４のトランジスタとにより前記第１のトランジスタのゲートを電気的に浮遊状態としてブートストラップ法による昇圧を行う信号処理装置の記憶回路。
【請求項８】
請求項１乃至請求項７のいずれかに記載の前記記憶装置と、前記記憶装置とデータのやり取りを行う演算装置とを有する信号処理装置。

【図１】