リンギング抑制回路
【課題】簡単な構成で波形歪みのエネルギーを消費させ、リンギングを確実に抑制できるリンギング抑制回路を提供する。
【解決手段】一対の信号線３Ｐ，３Ｎ間に、ＰチャネルＭＯＳＦＥＴ４及びＮチャネルＭＯＳＦＥＴ５の直列回路を接続し、制御回路１１は、差動信号のレベルがハイからローに変化したことを検出すると、ＰチャネルＭＯＳＦＥＴ４及びＮチャネルＭＯＳＦＥＴ５を同時に一定期間オンさせる。これにより、差動信号のレベルが遷移する期間に信号線３Ｐ，３Ｎ間のインピーダンスを大きく低下させ、差動信号波形の歪みエネルギーをＦＥＴ４及び５のオン抵抗により吸収させてリンギングの発生を抑制する。
【解決手段】一対の信号線３Ｐ，３Ｎ間に、ＰチャネルＭＯＳＦＥＴ４及びＮチャネルＭＯＳＦＥＴ５の直列回路を接続し、制御回路１１は、差動信号のレベルがハイからローに変化したことを検出すると、ＰチャネルＭＯＳＦＥＴ４及びＮチャネルＭＯＳＦＥＴ５を同時に一定期間オンさせる。これにより、差動信号のレベルが遷移する期間に信号線３Ｐ，３Ｎ間のインピーダンスを大きく低下させ、差動信号波形の歪みエネルギーをＦＥＴ４及び５のオン抵抗により吸収させてリンギングの発生を抑制する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一対の高電位側信号線，低電位側信号線により差動信号を伝送する伝送線路に接続され、前記信号の伝送に伴い発生するリンギングを抑制する回路に関する。
【背景技術】
【０００２】
伝送線路を介してデジタル信号を伝送する場合、受信側においては、信号レベルが変化するタイミングで信号エネルギーの一部が反射することで、オーバーシュートやアンダーシュートのような波形の歪み，すなわちリンギングが生じる問題がある。そして、従来、波形歪みを抑制する技術については様々な提案がされている。例えば特許文献１では、伝送路の終端回路１１において、信号の電圧レベルがロー，ハイ間で遷移する場合に、遅延回路２０において付与される遅延時間の間、終端５のインピーダンスを一時的に低下させる技術が開示されている。
【０００３】
特許文献１では、従来使用されている終端切換回路４０に対して並列に補助切換回路４１を接続しており、補助切換回路４１では、電源Ｖccとグランドとの間に４個のＭＯＳＦＥＴを直列に接続し、それらのスイッチング制御を、終端５に伝送された信号と、当該信号を３直列のインバータ２１〜２３により遅延させ、且つ反転させた信号とにより行っている。しかしながら、このような構成では、終端５を電源Ｖcc又はグランドに一時的に接続する際に過渡的に、両者の間に複数のＭＯＳＦＥＴのオン抵抗が直列に、若しくは直列及び並列に接続される状態となる。このため、終端５のインピーダンスを十分に低下させることができない。オン抵抗を低下させるにはＭＯＳＦＥＴのサイズを大きくする必要があるが、そうすると、終端回路１１が大型化することになる。
【０００４】
また、特許文献２では、差動信号を伝送する高電圧信号線路１０２，低電圧信号線路１０３の間にスイッチ２０２を接続し、波形歪検出部２０１が線路１０２，１０３間電圧の大小関係が逆転したことを検出すると、スイッチ２０２を閉じて線路１０２，１０３間を短絡させる構成が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−１２７８０５号公報（図１参照）
【特許文献２】特開２０１０−１０３９４４号公報（図８参照）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献２のように、線路１０２，１０３間を短絡させれば線路間インピーダンスはゼロになり、伝送された信号を受信するノードの近傍では信号波形の歪みを低減することができる。しかしながら、短絡の場合は波形の歪み成分のエネルギーが消費されないため、そのエネルギーは短絡点より反射して信号を送信したノードの側に到達することになる。したがって、他のノードに悪影響を及ぼす結果となる。
【０００７】
本発明は上記事情に鑑みてなされたものであり、その目的は、より簡単な構成で波形歪みのエネルギーを消費させ、リンギングを確実に抑制できるリンギング抑制回路を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１記載のリンギング抑制回路によれば、一対の信号線間に、電圧駆動型の第１及び第２線間スイッチング素子を直列に接続し、制御手段は、差動信号のレベルが変化したことを検出すると、第１及び第２線間スイッチング素子を同時に一定期間オンさせる。すなわち、差動信号のレベルが遷移する期間に２つの線間スイッチング素子が導通することで信号線間のインピーダンスを大きく低下させ、差動信号波形の歪みエネルギーを吸収させてリンギングの発生をより確実に抑制することができる。
【０００９】
請求項２記載のリンギング抑制回路によれば、制御手段を、差動信号のレベルを反転して出力する反転回路と、差動信号のレベルを一定期間遅延させて出力する遅延回路とを備えて構成し、第１及び第２線間スイッチング素子の一方を反転回路より出力される信号によりターンオンさせ、第１及び第２線間スイッチング素子の他方を前記遅延回路より出力される信号によりターンオフさせる。すなわち、差動信号のレベルが変化する以前の状態で、一方の線間スイッチング素子がオフ，他方の線間スイッチング素子がオンしていれば、差動信号のレベルが変化すると前者が直ちにターンオンすることで双方の線間スイッチング素子がオン状態になる。その時点から一定期間が経過すれば他方の線間スイッチング素子がターンオフするので、リンギング抑制動作が停止する。
【００１０】
請求項３記載のリンギング抑制回路によれば、反転回路を、電位基準側導通端子が一対の信号線の一方に接続され、制御端子が、差動信号がハイレベルを示すと導通状態となるように接続され、非基準側導通端子が線間スイッチング素子の一方の制御端子に接続される電圧駆動型の制御用スイッチング素子で構成する。すなわち、前記制御用スイッチング素子は、差動信号がハイレベルを示すと導通状態となることで非基準側導通端子、つまり一方の線間スイッチング素子の制御端子をローレベルにする。
【００１１】
また、遅延回路を、一対の信号線間に接続される抵抗素子及びコンデンサの直列回路で構成し、抵抗素子及びコンデンサの共通接続点を、線間スイッチング素子の他方の制御端子に接続する。すなわち、差動信号がローレベルであればコンデンサは放電状態であり、差動信号がハイレベルになるとコンデンサの充電が開始される。そして、一定期間が経過すると、直列回路の共通接続点の電位はハイレベルとなる。これにより、差動信号のレベルが変化してから一定期間の間は、反転回路，遅延回路より出力される各信号の論理が異なる状態となる。したがって、第１，第２線間スイッチング素子の導電型が互いに異なるようにすれば、各信号の論理が異なる一定期間に双方のスイッチング素子が同時にオンになる。
【００１２】
請求項４記載のリンギング抑制回路によれば、制御用スイッチング素子を、ソースが低電位側信号線に接続され、ドレインが抵抗を介してプルアップされると共に線間スイッチング素子の制御端子に接続されるＮチャネルＭＯＳＦＥＴで構成し、当該ＮチャネルＭＯＳＦＥＴのゲートを高電位側信号線に接続する。これにより、差動信号レベルの反転信号が、ＮチャネルＭＯＳＦＥＴのドレインに、すなわち、一方の線間スイッチング素子の制御端子に出力される。
【００１３】
請求項５記載のリンギング抑制回路によれば、制御用スイッチング素子を、ソースが低電位側信号線に接続され、ドレインが抵抗を介してプルアップされると共に線間スイッチング素子の制御端子に接続されるＮチャネルＭＯＳＦＥＴで構成する。また、反転回路として、高電位側信号線と低電位側信号線との間に接続される抵抗素子及びコンデンサの直列回路を備え、前記ＮチャネルＭＯＳＦＥＴのゲートを直列回路の共通接続点に接続する。このように構成すれば、差動信号レベルがハイになった場合にＮチャネルＭＯＳＦＥＴのゲート電位の上昇を直列回路の時定数により遅延させることができる。したがって、差動信号波形が立下った後にオーバーシュートが発生した場合、そのオーバーシュートに追従してＮチャネルＭＯＳＦＥＴがターンオンすることを抑制し、線間スイッチング素子が一時的にターンオフすることを防止できる。
【００１４】
請求項６記載のリンギング抑制回路によれば、反転回路を構成する抵抗素子に、アノードが低電位側信号線を向く方向でダイオードを並列接続する。これにより、オーバーシュートの発生に対する追従動作を遅延させる直列回路を設けた場合でも、差動信号レベルがハイからローに遷移する際の信号の反転を急速に行うことができる。
【００１５】
請求項７記載のリンギング抑制回路によれば、制御用スイッチング素子を、ソースが高電位側信号線に接続され、ドレインが抵抗を介してプルダウンされると共に線間スイッチング素子の制御端子に接続されるＰチャネルＭＯＳＦＥＴで構成し、ＰチャネルＭＯＳＦＥＴのゲートを低電位側信号線に接続する。これにより、差動信号レベルの反転信号が、ＰチャネルＭＯＳＦＥＴのドレインに、すなわち、一方の線間スイッチング素子の制御端子に出力される。
【００１６】
請求項８記載のリンギング抑制回路によれば、制御用スイッチング素子を、ソースが高電位側信号線に接続され、ドレインが抵抗を介してプルダウンされると共に線間スイッチング素子の制御端子に接続されるＰチャネルＭＯＳＦＥＴで構成する。また、反転回路に、高電位側信号線と低電位側信号線との間に接続されるコンデンサ及び抵抗素子の直列回路を備え、ＰチャネルＭＯＳＦＥＴのゲートを前記直列回路の共通接続点に接続する。このように構成すれば、差動信号レベルがハイになった場合にＰチャネルＭＯＳＦＥＴのソース−ゲート間電位の上昇を直列回路の時定数により遅延させることができる。したがって、差動信号波形が立下った後にオーバーシュートが発生した場合、そのオーバーシュートに追従してＰチャネルＭＯＳＦＥＴがターンオンすることを抑制し、線間スイッチング素子が一時的にターンオフすることを防止できる。
【００１７】
請求項９記載のリンギング抑制回路によれば、反転回路を構成する抵抗素子に、アノードが低電位側信号線を向く方向でダイオードを並列接続する。これにより、オーバーシュートの発生に対する追従動作を遅延させる直列回路を設けた場合でも、差動信号レベルがハイからローに遷移する際の信号の反転を急速に行うことができる。
【００１８】
請求項１０記載のリンギング抑制回路によれば、一対の信号線間に、第１及び第２線間スイッチング素子の直列回路を２組並列に接続し、それらの一方を第１直列回路、他方を第２直列回路とし、制御手段も、第１直列回路を制御する第１制御手段と、第２直列回路を制御する第２制御手段との２組備える。そして、第１及び第２制御手段を構成する第１及び第２制御用スイッチング素子を、それぞれの制御端子及び電位基準側導通端子と、一対の信号線との接続関係が互いに逆になる異なる導電型の素子で構成する。また、第１及び第２制御用スイッチング素子の非基準側導通端子は、それぞれ抵抗素子を介してプルアップ又はプルダウンされ、第１及び第２直列回路における同じ導電型の線間スイッチング素子の制御端子に接続される。
【００１９】
ここで、電圧駆動型のスイッチング素子は、電位基準側導通端子との制御端子との電位差（端子間電位差と称す）に応じてスイッチング動作する。したがって、電源電圧と低電位側信号線との電位差、又は高電位側信号線とグランドとの電位差が変化すると、各スイッチング素子の導電型や接続状態によっては、端子間電位差が拡がる場合と狭まる場合とがある。伝送線路を介して差動信号を伝送する構成では、送信側のノードは、自身のグランド電位を基準に信号線をドライブすることで信号を送信する。しかしながら、伝送線路が長くなり、送信側のノードと受信側のノード若しくは終端回路との距離が離れている状態では、各ノードにおけるグランド電位が数Ｖ程度相違することがある。
【００２０】
第１及び第２直列回路において、第１及び第２制御用スイッチング素子とそれぞれ同じ導電型の線間スイッチング素子の制御端子は、何れか一方がプルアップされ、他方がプルダウンされている。したがって、制御端子がプルアップされている線間スイッチング素子については、差動信号がハイレベルとなった際の高電位側信号線の電位が、リンギング抑制回路側のグランドレベル基準でより高くなっていればスイッチング動作し易くなり、より低くなっていればスイッチング動作し難くなる。一方、制御端子がプルダウンされている線間スイッチング素子については、差動信号がハイレベルとなった際の低電位側信号線の電位がリンギング抑制回路側の電源レベル基準でより高くなっていればスイッチング動作し難くなり、より低くなっていればスイッチング動作し易くなる。
【００２１】
そして、上述のように、各ノード間のグランド電位に差があることで、差動信号がハイレベルとなる時の低電位側信号線の電位が抑制回路側のグランドレベルに対して通常よりも高くなっていれば、電源電圧と低電位側信号線との電位差が狭まることで第１及び第２直列回路の一方のスイッチング素子はスイッチング動作し難くなる。しかしこの時、高電位側信号線の電位も、抑制回路側のグランドレベルに対して通常より高くなっているため、他方のスイッチング素子はスイッチング動作し易くなる。
【００２２】
逆に、差動信号がハイレベルとなる時の低電位側信号線の電位が抑制回路側のグランドレベルに対して通常よりも低くなっていれば、電源電圧と低電位側信号線との電位差が拡がることで一方のスイッチング素子はスイッチング動作し易くなるが、高電位側信号線の電位も抑制回路側のグランドレベルに対して通常より低くなっているため、他方のスイッチング素子はスイッチング動作し難くなる。そこで、一対の信号線間に第１及び第２直列回路を並列に接続してそれぞれを第１及び第２制御手段により制御すれば、ノード間のグランド電位に差がある状態でも何れか一方が確実に動作するようになり、リンギングの抑制を確実に行うことができる。
【００２３】
請求項１１記載のリンギング抑制回路によれば、第１及び第２線間スイッチング素子を、互いのドレインが共通に接続され、ソースが高電位側信号線、低電位側信号線にそれぞれ接続されるＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴで構成するので、ＰチャネルＭＯＳＦＥＴのゲート電位を高電位側信号線に対してローレベルとし、ＮチャネルＭＯＳＦＥＴのゲート電位を低電位側信号線に対してハイレベルとすることで、双方を同時にオンにできる。
【図面の簡単な説明】
【００２４】
【図１】第１実施例であり、リンギング抑制回路の構成を示す図
【図２】リンギング抑制回路の動作を示すタイミングチャート
【図３】第２実施例を示す図１相当図
【図４】第３実施例を示す図１相当図
【図５】第４実施例を示す図１相当図
【図６】第５実施例を示す図１相当図
【図７】回路動作のシミュレーション結果を示す図（その１）
【図８】図７相当図（その２）
【図９】図７相当図（その３）
【図１０】第５実施例を示す図１相当図
【図１１】回路動作のシミュレーション結果を示す図
【発明を実施するための形態】
【００２５】
（第１実施例）
以下、第１実施例について図１及び図２を参照して説明する。図１は、リンギング抑制回路の構成を示している。リンギング抑制回路１は、送信回路（又は受信回路でも良い）２と共に、高電位側信号線３Ｐ，低電位側信号線３Ｎよりなる伝送線路３の間に並列に接続されている。リンギング抑制回路１は、伝送線路３の間にドレイン（非基準側導通端子）を共通にして直列に接続されるＰチャネルＭＯＳＦＥＴ４及びＮチャネルＭＯＳＦＥＴ５（第１及び第２線間スイッチング素子）を備えている。
【００２６】
また、伝送線路３の間には、コンデンサ６及び抵抗素子７の直列回路が接続されており、両者の共通接続点はＰチャネルＭＯＳＦＥＴ４のゲート（制御端子）に接続されている。上記直列回路は、遅延回路８を構成している。ＮチャネルＭＯＳＦＥＴ９（反転回路，制御用スイッチング素子）のソース（電位基準側導通端子）は、低電位側信号線３Ｎに接続されており、ドレインは抵抗素子１０を介してハイレベル（電源レベル）にプルアップされ、ゲートは高電位側信号線３Ｐに接続されている。尚、遅延回路８，ＮチャネルＭＯＳＦＥＴ９，抵抗素子１０は、制御回路（制御手段）１１を構成している。
【００２７】
次に、第１実施例の作用について図２を参照して説明する。伝送線路３は、例えば車載ＬＡＮの１つであるＣＡＮのように、伝送線路３によりハイレベル，ローレベルの２値信号を差動信号として伝送する。例えば電源電圧が５Ｖの場合、高電位側信号線３Ｐ（ＣＡＮ−Ｈ），低電位側信号線３Ｎ（ＣＡＮ−Ｌ）は、非ドライブ状態において何れも中間電位である２．５Ｖに設定され、差動電圧は０Ｖであり、差動信号はローレベル（レセッシブ）となる。
【００２８】
そして、例えば送信回路２が伝送線路３をドライブすると、高電位側信号線３Ｐは例えば３．５Ｖ以上に、低電位側信号線３Ｎは例えば１．５Ｖ以下にドライブされ、差動電圧は２Ｖ以上となり、差動信号はハイレベル（ドミナント）となる。また、図示しないが、高電位側信号線３Ｐ，低電位側信号線３Ｎの両端は１２０Ωの抵抗素子により終端されている。したがって、差動信号レベルがハイからローに変化する際には、伝送線路３が非ドライブ状態となり伝送線路３のインピーダンスが高くなることから、差動信号波形にリンギングが発生する。
【００２９】
図２は、（ａ）差動信号レベルがハイからローに変化する際の各ＭＯＳＦＥＴ４，５，９のゲート電位，すなわちオンオフ状態を示している。差動信号レベルがハイの場合、（ｃ）ＮチャネルＭＯＳＦＥＴ９はオンしているので、ＮチャネルＭＯＳＦＥＴ５はオフしている。また、（ｂ）ＰチャネルＭＯＳＦＥＴ４のソース基準のゲート電位（負電位）は、コンデンサ６の充電電圧分あるので、ＰチャネルＭＯＳＦＥＴ４はオンしている。
【００３０】
この状態から、（ａ）差動信号レベルがハイからローに変化すると、（ｃ）ＮチャネルＭＯＳＦＥＴ９がターンオフしてＮチャネルＭＯＳＦＥＴ５がターンオンする。すると、高電位側信号線３Ｐ，低電位側信号線３Ｎ間はＰチャネルＭＯＳＦＥＴ４及びＮチャネルＭＯＳＦＥＴ５のオン抵抗を介して接続されることになり、インピーダンスが低下する。これにより、差動信号レベルがハイからローに変化する立下り期間に発生する波形歪みのエネルギーが上記オン抵抗により消費され、リンギングが抑制される。
【００３１】
そして、（ｂ）コンデンサ６の充電電荷が抵抗素子７を介して放電されるので、ＰチャネルＭＯＳＦＥＴ４のゲート−ソース間電圧の絶対値は次第に低下し、閾値を下回るとターンオフする。したがって、高電位側信号線３Ｐ，低電位側信号線３Ｎは、ＰチャネルＭＯＳＦＥＴ４及びＮチャネルＭＯＳＦＥＴ５が双方ともオンしている歪み抑制期間だけ、それらのオン抵抗を介して接続されてインピーダンスが低下する。
【００３２】
以上のように本実施例によれば、一対の信号線３Ｐ，３Ｎ間に、ＰチャネルＭＯＳＦＥＴ４及びＮチャネルＭＯＳＦＥＴ５の直列回路を接続し、制御回路１１は、差動信号のレベルがハイからローに変化したことを検出すると、ＰチャネルＭＯＳＦＥＴ４及びＮチャネルＭＯＳＦＥＴ５を同時に一定期間オンさせるようにした。これにより、差動信号のレベルが遷移する期間に信号線３Ｐ，３Ｎ間のインピーダンスを大きく低下させ、差動信号波形の歪みエネルギーをＦＥＴ４及び５のオン抵抗により吸収させてリンギングの発生を確実に抑制することができる。
【００３３】
そして、制御回路１１を、差動信号のレベルを反転して出力するＮチャネルＭＯＳＦＥＴ９と、差動信号のレベルを一定期間遅延させて出力する遅延回路８とを備えて構成し、ＮチャネルＭＯＳＦＥＴ９をターンオフさせてＮチャネルＭＯＳＦＥＴ５をターンオンさせ、遅延回路８を、信号線３Ｐ，３Ｎ間に接続されるコンデンサ６及び抵抗素子７の直列回路で構成し、両者の共通接続点を、ＰチャネルＭＯＳＦＥＴ４のゲートに接続するようにした。
【００３４】
すなわち、差動信号がハイレベルの状態では、コンデンサ６が充電状態でＰチャネルＭＯＳＦＥＴ４はオン，ＮチャネルＭＯＳＦＥＴ９がオンしているのでＰチャネルＭＯＳＦＥＴ５はオフであり、差動信号のレベルがローに変化すると後者が直ちにターンオンして双方のＦＥＴ４及び５がオン状態になる。その時点から一定期間が経過すればＰチャネルＭＯＳＦＥＴ４がターンオフしてリンギング抑制動作が停止する。したがって、遅延回路８の時定数によりリンギング抑制動作が有効となる期間を調整できる。
【００３５】
（第２実施例）
図３は第２実施例であり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例のリンギング抑制回路１２は、ＰチャネルＭＯＳＦＥＴ４とＮチャネルＭＯＳＦＥＴ５とのオンオフ状態が第１実施例と逆になるように構成したものである。
【００３６】
すなわち、ＮチャネルＭＯＳＦＥＴ９に替わるＰチャネルＭＯＳＦＥＴ（反転回路，制御用スイッチング素子）１３のソースは高電位側信号線３Ｐに、ゲートは低電位側信号線３Ｎに接続され、ドレインはＰチャネルＭＯＳＦＥＴ４のゲートに接続されると共に、抵抗素子１０を介してグランド電位にプルダウンされている。また、ＮチャネルＭＯＳＦＥＴ５のゲートは、抵抗素子７を介して高電位側信号線３Ｐに接続されると共に、コンデンサ６を介して低電位側信号線３Ｎに接続されている。そして、抵抗素子７及びコンデンサ６の直列回路は、遅延回路８’を構成している。そして、遅延回路８’とＮチャネルＭＯＳＦＥＴ１３とは制御回路（制御手段）１４を構成している。
【００３７】
次に、第２実施例の作用について説明する。差動信号レベルがハイの場合、ＰチャネルＭＯＳＦＥＴ１３はオンしているので、ＰチャネルＭＯＳＦＥＴ４はオフしている。また、ＮチャネルＭＯＳＦＥＴ５のゲート電位は、コンデンサ６の充電電圧；ハイレベル相当分になっているので、ＮチャネルＭＯＳＦＥＴ５はオンしている。この状態から差動信号レベルがハイからローに変化すると、ＰチャネルＭＯＳＦＥＴ１３がターンオフしてＰチャネルＭＯＳＦＥＴ４がターンオンする。すると、高電位側信号線３Ｐ，低電位側信号線３Ｎ間はＰチャネルＭＯＳＦＥＴ４及びＮチャネルＭＯＳＦＥＴ５のオン抵抗を介して接続されることになり，差動信号の立下り期間に発生する波形歪みのエネルギーが上記オン抵抗により消費され、リンギングが抑制される。
【００３８】
そして、コンデンサ６の充電電荷が抵抗素子７を介して放電されるので、ＮチャネルＭＯＳＦＥＴ５のゲート電位は次第に低下し、閾値を下回るとターンオフする。したがって、高電位側信号線３Ｐ，低電位側信号線３Ｎは、第１実施例と同様に、ＰチャネルＭＯＳＦＥＴ４及びＮチャネルＭＯＳＦＥＴ５が双方ともオンしている期間だけ、それらのオン抵抗を介して接続される。
【００３９】
以上のように第２実施例によれば、反転回路を、ソースが高電位側信号線３Ｐに接続され、ドレインが抵抗素子１０を介してプルダウンされると共にＰチャネルＭＯＳＦＥＴ４のゲートに接続されるＰチャネルＭＯＳＦＥＴ１３で構成し、ＰチャネルＭＯＳＦＥＴ１３のゲートを低電位側信号線３Ｎに接続した。これにより、差動信号レベルの反転信号が、ＰチャネルＭＯＳＦＥＴ１３のドレインに、すなわち、ＰチャネルＭＯＳＦＥＴ４のゲートに出力されるので、第１実施例と同様の効果が得られる。
【００４０】
（第３実施例）
図４は第３実施例であり、第１実施例と異なる部分について説明する。第３実施例のリンギング抑制回路１５は、第１実施例のリンギング抑制回路１において、抵抗素子７にダイオード１６を並列に接続することで遅延回路１７を構成している。また、ＮチャネルＭＯＳＦＥＴ９のゲートを抵抗素子１８を介して高電位側信号線３Ｐに接続すると共に、コンデンサ１９を介して低電位側信号線３Ｎに接続し、抵抗素子１８にはダイオード２０を並列に接続している。
【００４１】
ここで、ＮチャネルＭＯＳＦＥＴ９，抵抗素子１０及び１８，コンデンサ１９及びダイオード２０は、反転回路２１を構成している。尚、ダイオード１６は、アノードが高電位側信号線３Ｐ側となるように、ダイオード２０は、アノードが低電位側信号線３Ｎ側となるように接続されている。そして、遅延回路１７及び反転回路２１が制御回路（制御手段）２２を構成している。
【００４２】
次に、第３実施例の作用について説明する。第１実施例の構成では、差動信号レベルがハイからローに変化する際に信号波形が立下がった後にオーバーシュートが発生すると、ＮチャネルＭＯＳＦＥＴ９がターンオンしてＮチャネルＭＯＳＦＥＴ５がターンオフするため、リンギング抑制効果が低減することが想定される。そこで、ＮチャネルＭＯＳＦＥＴ９のゲートを高電位側信号線３Ｐに直接接続せず、抵抗素子１８及びコンデンサ１９の共通接続点に接続する。
【００４３】
これにより、差動信号レベルがローからハイに変化する場合は、コンデンサ１９の充電が抵抗素子１８を介して行われるのでゲート電位の上昇が緩やかになり、差動信号レベルがハイからローに変化する場合は、コンデンサ１９の放電はダイオード２０を介して急速に行われる。したがって、差動信号の立ち下りに対しては直ちにリンギングを抑制するように作用させ、その立ち下りに続いてオーバーシュートが発生しても、ＰチャネルＭＯＳＦＥＴ４及びＮチャネルＭＯＳＦＥＴ５のオン状態を極力維持するようにして、リンギング抑制作用を継続させる。
【００４４】
また、遅延回路１７の作用により、差動信号レベルがローからハイに変化する場合は、コンデンサ６の充電は、抵抗素子７の端子電圧が順方向電圧以上となる期間は、ダイオード１６を介して急速に行われ、コンデンサ６の充電が進んで上記端子電圧が順方向電圧未満になると、充電電流は抵抗素子７を介して流れるので充電が遅くなる。したがって、付与される遅延時間が第１実施例の場合よりも若干短くなる。
【００４５】
以上のように第３実施例によれば、反転回路２１として、高電位側信号線３Ｐと低電位側信号線３Ｎとの間に接続される抵抗素子１８及びコンデンサ１９の直列回路を備え、ＮチャネルＭＯＳＦＥＴ９のゲートを上記直列回路の共通接続点に接続した。したがって、差動信号波形が立下った後にオーバーシュートが発生した場合、そのオーバーシュートに追従してＮチャネルＭＯＳＦＥＴ９がターンオンすることを抑制し、ＮチャネルＭＯＳＦＥＴ５を一時的にターンオフさせることを防止できる。
【００４６】
また、抵抗素子１８に、アノードが低電位側信号線３Ｎ側となる方向でダイオード２０を並列接続したので、オーバーシュートの発生に対する追従動作を遅延させる直列回路を設けた場合でも、差動信号レベルがハイからローに遷移する際の信号の反転を急速に行うことができる。加えて、遅延回路１７を構成する抵抗素子７に、ダイオード１６を並列に接続することで、付与される遅延時間を調整できる。
【００４７】
（第４実施例）
図５は第４実施例であり、第２又は第３実施例と異なる部分について説明する。第４実施例のリンギング抑制回路２３は、第２実施例のリンギング抑制回路１２について、第３実施例と同様に遅延回路を付加した構成となっている。すなわち、抵抗素子７の両端には、ダイオード１６が第３実施例と同様の方向に接続されて遅延回路１７’を構成している。また、第３実施例の遅延回路２１について、抵抗素子１６及びコンデンサ１７の接続順を逆にしたものが遅延回路２１’を構成しており、両者の共通接続点は、ＰチャネルＭＯＳＦＥＴ１３のゲートに接続されている。そして、遅延回路１７’及び反転回路２１’が制御回路（制御手段）２２’を構成している。
以上のように構成される第４実施例によれば、第２実施例の構成についても第３実施例と同様の効果が得られる。
【００４８】
（第５実施例）
図６ないし図９は第５実施例である。第５実施例は、伝送線路３の間に、第１実施例のリンギング抑制回路１と、第２実施例のリンギング抑制回路１２とを並列に接続したもので、リンギング抑制回路２４を構成している。また、リンギング抑制回路１，１２で同一の符号を付したものについて、前者の符号には（−）を、後者の符号には（＋）を付して区別する。この場合、ＰチャネルＭＯＳＦＥＴ４（−）及びＮチャネルＭＯＳＦＥＴ５（−）の直列回路は第１直列回路に相当し、ＰチャネルＭＯＳＦＥＴ４（＋）及びＮチャネルＭＯＳＦＥＴ５（＋）の直列回路は第１直列回路に相当する。また、リンギング抑制回路１の制御回路１１は第１制御手段に相当し、リンギング抑制回路１２の制御回路１４は第２制御手段に相当する。
【００４９】
斯様な構成を採用することで、以下のような効果が得られる。車載ＬＡＮの伝送線路３のように車両の各部に通信ノードが配置される構成の場合、各通信ノードにおいて接続されているグランドの電位が異なること（グランドオフセット）が想定される。リンギング抑制回路１の場合、ＰチャネルＭＯＳＦＥＴ５のゲートは電源レベルにプルアップされている。したがって、差動信号がハイレベルを示した際の低電位側信号線３Ｎの電位が上昇すると、つまり、自ノードのグランドレベルよりも送信ノードのグランドレベルが高い状態にあるとすれば、ゲート−ソース間電位差が小さくなり、ＰチャネルＭＯＳＦＥＴ５はオン状態を維持し難くなる。しかしこの時、リンギング抑制回路１２では、差動電圧で動作するＮチャネルＭＯＳＦＥＴ５の動作に影響は無く、且つ、ゲートが自ノードのグランドレベルにプルダウンされているＰチャネルＭＯＳＦＥＴ４については、ソース電位が上昇することに等しいので、問題なく動作できる。
【００５０】
そして、上記の関係は、自ノードのグランドレベルよりも送信ノードのグランドレベルが低い場合は逆転し、リンギング抑制回路１のＰチャネルＭＯＳＦＥＴ５のゲート−ソース間電位差が大きくなることで動作に問題が無く、一方でリンギング抑制回路１１のＰチャネルＭＯＳＦＥＴ４はゲート−ソース間電位差が小さくなり動作し難くなる。したがって、リンギング抑制回路１，１２を並列に接続することで、通信ノード間にグランドオフセットが存在する場合でも、少なくともリンギング抑制回路１，１２の何れか一方が確実に動作するので、リンギング抑制効果が確実に得られる。
【００５１】
図７ないし図９は、リンギング抑制回路２４の動作をシミュレーションした結果を示す。図７には、シミュレーションに用いたＣＡＮのネットワークモデルを示している。３つのジャンクションコネクタＪ／Ｃ１，Ｊ／Ｃ２，Ｊ／Ｃ３の間は５ｍの伝送線路で接続されており、ジャンクションコネクタＪ／Ｃ１，Ｊ／Ｃ３には、それぞれ６つの通信ノードが何れも２ｍの伝送線路を介して接続されている。そして、ジャンクションコネクタＪ／Ｃ２には、送信ノード，受信ノードがそれぞれ４ｍの伝送線路を介して接続されており、受信ノード側の伝送線路にリンギング抑制回路２４を接続している。
【００５２】
図７（ａ）は、送信ノード，受信ノードのグランドレベルにオフセットが存在しない場合のシミュレーション結果であり、リンギング抑制回路２４を接続した場合（実線；歪抑制あり）と接続しない場合（破線；歪抑制なし）との双方を示している。図７（ａ）は差動信号がドミナントからレセッシブに変化する場合の電圧波形であり、図７（ｂ）はその際の信号線３Ｐ，３Ｎ（ＣＡＮ−Ｈ，ＣＡＮ）−Ｌそれぞれの電圧波形である。図７（ａ）に示すように「歪抑制あり」の方が、レセッシブに移行した後の電圧波形の振動がより早く収束していることが分かる。
【００５３】
図８は、送信ノードのグランドレベルが受信ノードのグランドレベルより７．５Ｖ低い場合の図７相当図であり、図８（ｂ）に示すように、信号線３Ｐ，３Ｎの電圧波形は、−５Ｖを中心とする差動電圧となっている。また、図９は、送信ノードのグランドレベルが受信ノードのグランドレベルより９．５Ｖ高い場合の図７相当図であり、図９（ｂ）に示すように、信号線３Ｐ，３Ｎの電圧波形は、１２Ｖを中心とする差動電圧となっている。これらの結果より、通信ノード間のグランドに電位差がある場合でも、リンギング抑制回路２４が動作してリンギングを抑制していることが分かる。
以上のように第５実施例によれば、信号線３Ｐ，３Ｎ間に、リンギング抑制回路１，１２を並列に接続することでリンギング抑制回路２４を構成した。したがって、各通信ノード間のグランド電位に差がある状態でも何れか一方が確実に動作するようになり、リンギングの抑制を確実に行うことができる。
【００５４】
（第６実施例）
図１０及び図１１は第６実施例である。第６実施例は、信号線３Ｐ，３Ｎ間に、第３実施例のリンギング抑制回路１５と第４実施例のリンギング抑制回路２３とを並列に接続してリンギング抑制回路２５を構成している。リンギング抑制回路１５，２３は、何れも差動信号波形の立下り後に発生するオーバーシュートの抑制対策を施したもので、図１１には、グランドオフセットが無い場合のシミュレーション結果を示している。図７（ａ）と図１１とを比較すると、前者のオーバーシュートの波高値は３Ｖを超えているが、後者の波高値は３Ｖ未満となっている。そして、全体的にリンギング波形の振幅が低下し、且つ変動が収束する時間も短くなっており、総じてリンギング抑制効果がより高くなっていると言える。
以上のように構成される第６実施例によれば、信号線３Ｐ，３Ｎ間に、リンギング抑制回路１５，２３を並列に接続したので、第５実施例よりも高いリンギング抑制効果を得ることができる。
【００５５】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変型又は拡張が可能である。
リンギング抑制回路は、伝送線路の何れか１か所以上に接続すれば良いが、各通信ノードの近傍にそれぞれ接続しても良い。
第１，第２線間スイッチング素子を同じ導電型の素子で構成しても良い。
反転回路２１を構成するダイオード２０は、必要に応じて接続すれば良い。
スイッチング素子はＭＯＳＦＥＴに限ることなく、電圧駆動型の素子であれば良い。
リンギング抑制回路を、差動信号レベルがローからハイに変化する場合に発生するリンギングを抑制するように構成しても良い。
ＣＡＮに限ることなく、１対の信号線により差動信号を伝送する通信プロトコルであれば適用が可能である。
【符号の説明】
【００５６】
図面中、１はリンギング抑制回路、３は伝送線路、３Ｐは高電位側信号線、３Ｎは低電位側信号線、４はＰチャネルＭＯＳＦＥＴ（第１線間スイッチング素子）、５はＮチャネルＭＯＳＦＥＴ（第２線間スイッチング素子）、６はコンデンサ、７は抵抗素子、８は遅延回路、９はＮチャネルＭＯＳＦＥＴ（反転回路，制御用スイッチング素子）、１０は抵抗素子、１１は制御回路（制御手段）、１２はリンギング抑制回路、１３はＰチャネルＭＯＳＦＥＴ（反転回路，制御用スイッチング素子）、１４は制御回路（制御手段）、１５はリンギング抑制回路、１６はダイオード、１７は遅延回路、２０はダイオード、２１は反転回路、２２は制御回路（制御手段）、２３〜２５はリンギング抑制回路を示す。
【技術分野】
【０００１】
本発明は、一対の高電位側信号線，低電位側信号線により差動信号を伝送する伝送線路に接続され、前記信号の伝送に伴い発生するリンギングを抑制する回路に関する。
【背景技術】
【０００２】
伝送線路を介してデジタル信号を伝送する場合、受信側においては、信号レベルが変化するタイミングで信号エネルギーの一部が反射することで、オーバーシュートやアンダーシュートのような波形の歪み，すなわちリンギングが生じる問題がある。そして、従来、波形歪みを抑制する技術については様々な提案がされている。例えば特許文献１では、伝送路の終端回路１１において、信号の電圧レベルがロー，ハイ間で遷移する場合に、遅延回路２０において付与される遅延時間の間、終端５のインピーダンスを一時的に低下させる技術が開示されている。
【０００３】
特許文献１では、従来使用されている終端切換回路４０に対して並列に補助切換回路４１を接続しており、補助切換回路４１では、電源Ｖccとグランドとの間に４個のＭＯＳＦＥＴを直列に接続し、それらのスイッチング制御を、終端５に伝送された信号と、当該信号を３直列のインバータ２１〜２３により遅延させ、且つ反転させた信号とにより行っている。しかしながら、このような構成では、終端５を電源Ｖcc又はグランドに一時的に接続する際に過渡的に、両者の間に複数のＭＯＳＦＥＴのオン抵抗が直列に、若しくは直列及び並列に接続される状態となる。このため、終端５のインピーダンスを十分に低下させることができない。オン抵抗を低下させるにはＭＯＳＦＥＴのサイズを大きくする必要があるが、そうすると、終端回路１１が大型化することになる。
【０００４】
また、特許文献２では、差動信号を伝送する高電圧信号線路１０２，低電圧信号線路１０３の間にスイッチ２０２を接続し、波形歪検出部２０１が線路１０２，１０３間電圧の大小関係が逆転したことを検出すると、スイッチ２０２を閉じて線路１０２，１０３間を短絡させる構成が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−１２７８０５号公報（図１参照）
【特許文献２】特開２０１０−１０３９４４号公報（図８参照）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献２のように、線路１０２，１０３間を短絡させれば線路間インピーダンスはゼロになり、伝送された信号を受信するノードの近傍では信号波形の歪みを低減することができる。しかしながら、短絡の場合は波形の歪み成分のエネルギーが消費されないため、そのエネルギーは短絡点より反射して信号を送信したノードの側に到達することになる。したがって、他のノードに悪影響を及ぼす結果となる。
【０００７】
本発明は上記事情に鑑みてなされたものであり、その目的は、より簡単な構成で波形歪みのエネルギーを消費させ、リンギングを確実に抑制できるリンギング抑制回路を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１記載のリンギング抑制回路によれば、一対の信号線間に、電圧駆動型の第１及び第２線間スイッチング素子を直列に接続し、制御手段は、差動信号のレベルが変化したことを検出すると、第１及び第２線間スイッチング素子を同時に一定期間オンさせる。すなわち、差動信号のレベルが遷移する期間に２つの線間スイッチング素子が導通することで信号線間のインピーダンスを大きく低下させ、差動信号波形の歪みエネルギーを吸収させてリンギングの発生をより確実に抑制することができる。
【０００９】
請求項２記載のリンギング抑制回路によれば、制御手段を、差動信号のレベルを反転して出力する反転回路と、差動信号のレベルを一定期間遅延させて出力する遅延回路とを備えて構成し、第１及び第２線間スイッチング素子の一方を反転回路より出力される信号によりターンオンさせ、第１及び第２線間スイッチング素子の他方を前記遅延回路より出力される信号によりターンオフさせる。すなわち、差動信号のレベルが変化する以前の状態で、一方の線間スイッチング素子がオフ，他方の線間スイッチング素子がオンしていれば、差動信号のレベルが変化すると前者が直ちにターンオンすることで双方の線間スイッチング素子がオン状態になる。その時点から一定期間が経過すれば他方の線間スイッチング素子がターンオフするので、リンギング抑制動作が停止する。
【００１０】
請求項３記載のリンギング抑制回路によれば、反転回路を、電位基準側導通端子が一対の信号線の一方に接続され、制御端子が、差動信号がハイレベルを示すと導通状態となるように接続され、非基準側導通端子が線間スイッチング素子の一方の制御端子に接続される電圧駆動型の制御用スイッチング素子で構成する。すなわち、前記制御用スイッチング素子は、差動信号がハイレベルを示すと導通状態となることで非基準側導通端子、つまり一方の線間スイッチング素子の制御端子をローレベルにする。
【００１１】
また、遅延回路を、一対の信号線間に接続される抵抗素子及びコンデンサの直列回路で構成し、抵抗素子及びコンデンサの共通接続点を、線間スイッチング素子の他方の制御端子に接続する。すなわち、差動信号がローレベルであればコンデンサは放電状態であり、差動信号がハイレベルになるとコンデンサの充電が開始される。そして、一定期間が経過すると、直列回路の共通接続点の電位はハイレベルとなる。これにより、差動信号のレベルが変化してから一定期間の間は、反転回路，遅延回路より出力される各信号の論理が異なる状態となる。したがって、第１，第２線間スイッチング素子の導電型が互いに異なるようにすれば、各信号の論理が異なる一定期間に双方のスイッチング素子が同時にオンになる。
【００１２】
請求項４記載のリンギング抑制回路によれば、制御用スイッチング素子を、ソースが低電位側信号線に接続され、ドレインが抵抗を介してプルアップされると共に線間スイッチング素子の制御端子に接続されるＮチャネルＭＯＳＦＥＴで構成し、当該ＮチャネルＭＯＳＦＥＴのゲートを高電位側信号線に接続する。これにより、差動信号レベルの反転信号が、ＮチャネルＭＯＳＦＥＴのドレインに、すなわち、一方の線間スイッチング素子の制御端子に出力される。
【００１３】
請求項５記載のリンギング抑制回路によれば、制御用スイッチング素子を、ソースが低電位側信号線に接続され、ドレインが抵抗を介してプルアップされると共に線間スイッチング素子の制御端子に接続されるＮチャネルＭＯＳＦＥＴで構成する。また、反転回路として、高電位側信号線と低電位側信号線との間に接続される抵抗素子及びコンデンサの直列回路を備え、前記ＮチャネルＭＯＳＦＥＴのゲートを直列回路の共通接続点に接続する。このように構成すれば、差動信号レベルがハイになった場合にＮチャネルＭＯＳＦＥＴのゲート電位の上昇を直列回路の時定数により遅延させることができる。したがって、差動信号波形が立下った後にオーバーシュートが発生した場合、そのオーバーシュートに追従してＮチャネルＭＯＳＦＥＴがターンオンすることを抑制し、線間スイッチング素子が一時的にターンオフすることを防止できる。
【００１４】
請求項６記載のリンギング抑制回路によれば、反転回路を構成する抵抗素子に、アノードが低電位側信号線を向く方向でダイオードを並列接続する。これにより、オーバーシュートの発生に対する追従動作を遅延させる直列回路を設けた場合でも、差動信号レベルがハイからローに遷移する際の信号の反転を急速に行うことができる。
【００１５】
請求項７記載のリンギング抑制回路によれば、制御用スイッチング素子を、ソースが高電位側信号線に接続され、ドレインが抵抗を介してプルダウンされると共に線間スイッチング素子の制御端子に接続されるＰチャネルＭＯＳＦＥＴで構成し、ＰチャネルＭＯＳＦＥＴのゲートを低電位側信号線に接続する。これにより、差動信号レベルの反転信号が、ＰチャネルＭＯＳＦＥＴのドレインに、すなわち、一方の線間スイッチング素子の制御端子に出力される。
【００１６】
請求項８記載のリンギング抑制回路によれば、制御用スイッチング素子を、ソースが高電位側信号線に接続され、ドレインが抵抗を介してプルダウンされると共に線間スイッチング素子の制御端子に接続されるＰチャネルＭＯＳＦＥＴで構成する。また、反転回路に、高電位側信号線と低電位側信号線との間に接続されるコンデンサ及び抵抗素子の直列回路を備え、ＰチャネルＭＯＳＦＥＴのゲートを前記直列回路の共通接続点に接続する。このように構成すれば、差動信号レベルがハイになった場合にＰチャネルＭＯＳＦＥＴのソース−ゲート間電位の上昇を直列回路の時定数により遅延させることができる。したがって、差動信号波形が立下った後にオーバーシュートが発生した場合、そのオーバーシュートに追従してＰチャネルＭＯＳＦＥＴがターンオンすることを抑制し、線間スイッチング素子が一時的にターンオフすることを防止できる。
【００１７】
請求項９記載のリンギング抑制回路によれば、反転回路を構成する抵抗素子に、アノードが低電位側信号線を向く方向でダイオードを並列接続する。これにより、オーバーシュートの発生に対する追従動作を遅延させる直列回路を設けた場合でも、差動信号レベルがハイからローに遷移する際の信号の反転を急速に行うことができる。
【００１８】
請求項１０記載のリンギング抑制回路によれば、一対の信号線間に、第１及び第２線間スイッチング素子の直列回路を２組並列に接続し、それらの一方を第１直列回路、他方を第２直列回路とし、制御手段も、第１直列回路を制御する第１制御手段と、第２直列回路を制御する第２制御手段との２組備える。そして、第１及び第２制御手段を構成する第１及び第２制御用スイッチング素子を、それぞれの制御端子及び電位基準側導通端子と、一対の信号線との接続関係が互いに逆になる異なる導電型の素子で構成する。また、第１及び第２制御用スイッチング素子の非基準側導通端子は、それぞれ抵抗素子を介してプルアップ又はプルダウンされ、第１及び第２直列回路における同じ導電型の線間スイッチング素子の制御端子に接続される。
【００１９】
ここで、電圧駆動型のスイッチング素子は、電位基準側導通端子との制御端子との電位差（端子間電位差と称す）に応じてスイッチング動作する。したがって、電源電圧と低電位側信号線との電位差、又は高電位側信号線とグランドとの電位差が変化すると、各スイッチング素子の導電型や接続状態によっては、端子間電位差が拡がる場合と狭まる場合とがある。伝送線路を介して差動信号を伝送する構成では、送信側のノードは、自身のグランド電位を基準に信号線をドライブすることで信号を送信する。しかしながら、伝送線路が長くなり、送信側のノードと受信側のノード若しくは終端回路との距離が離れている状態では、各ノードにおけるグランド電位が数Ｖ程度相違することがある。
【００２０】
第１及び第２直列回路において、第１及び第２制御用スイッチング素子とそれぞれ同じ導電型の線間スイッチング素子の制御端子は、何れか一方がプルアップされ、他方がプルダウンされている。したがって、制御端子がプルアップされている線間スイッチング素子については、差動信号がハイレベルとなった際の高電位側信号線の電位が、リンギング抑制回路側のグランドレベル基準でより高くなっていればスイッチング動作し易くなり、より低くなっていればスイッチング動作し難くなる。一方、制御端子がプルダウンされている線間スイッチング素子については、差動信号がハイレベルとなった際の低電位側信号線の電位がリンギング抑制回路側の電源レベル基準でより高くなっていればスイッチング動作し難くなり、より低くなっていればスイッチング動作し易くなる。
【００２１】
そして、上述のように、各ノード間のグランド電位に差があることで、差動信号がハイレベルとなる時の低電位側信号線の電位が抑制回路側のグランドレベルに対して通常よりも高くなっていれば、電源電圧と低電位側信号線との電位差が狭まることで第１及び第２直列回路の一方のスイッチング素子はスイッチング動作し難くなる。しかしこの時、高電位側信号線の電位も、抑制回路側のグランドレベルに対して通常より高くなっているため、他方のスイッチング素子はスイッチング動作し易くなる。
【００２２】
逆に、差動信号がハイレベルとなる時の低電位側信号線の電位が抑制回路側のグランドレベルに対して通常よりも低くなっていれば、電源電圧と低電位側信号線との電位差が拡がることで一方のスイッチング素子はスイッチング動作し易くなるが、高電位側信号線の電位も抑制回路側のグランドレベルに対して通常より低くなっているため、他方のスイッチング素子はスイッチング動作し難くなる。そこで、一対の信号線間に第１及び第２直列回路を並列に接続してそれぞれを第１及び第２制御手段により制御すれば、ノード間のグランド電位に差がある状態でも何れか一方が確実に動作するようになり、リンギングの抑制を確実に行うことができる。
【００２３】
請求項１１記載のリンギング抑制回路によれば、第１及び第２線間スイッチング素子を、互いのドレインが共通に接続され、ソースが高電位側信号線、低電位側信号線にそれぞれ接続されるＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴで構成するので、ＰチャネルＭＯＳＦＥＴのゲート電位を高電位側信号線に対してローレベルとし、ＮチャネルＭＯＳＦＥＴのゲート電位を低電位側信号線に対してハイレベルとすることで、双方を同時にオンにできる。
【図面の簡単な説明】
【００２４】
【図１】第１実施例であり、リンギング抑制回路の構成を示す図
【図２】リンギング抑制回路の動作を示すタイミングチャート
【図３】第２実施例を示す図１相当図
【図４】第３実施例を示す図１相当図
【図５】第４実施例を示す図１相当図
【図６】第５実施例を示す図１相当図
【図７】回路動作のシミュレーション結果を示す図（その１）
【図８】図７相当図（その２）
【図９】図７相当図（その３）
【図１０】第５実施例を示す図１相当図
【図１１】回路動作のシミュレーション結果を示す図
【発明を実施するための形態】
【００２５】
（第１実施例）
以下、第１実施例について図１及び図２を参照して説明する。図１は、リンギング抑制回路の構成を示している。リンギング抑制回路１は、送信回路（又は受信回路でも良い）２と共に、高電位側信号線３Ｐ，低電位側信号線３Ｎよりなる伝送線路３の間に並列に接続されている。リンギング抑制回路１は、伝送線路３の間にドレイン（非基準側導通端子）を共通にして直列に接続されるＰチャネルＭＯＳＦＥＴ４及びＮチャネルＭＯＳＦＥＴ５（第１及び第２線間スイッチング素子）を備えている。
【００２６】
また、伝送線路３の間には、コンデンサ６及び抵抗素子７の直列回路が接続されており、両者の共通接続点はＰチャネルＭＯＳＦＥＴ４のゲート（制御端子）に接続されている。上記直列回路は、遅延回路８を構成している。ＮチャネルＭＯＳＦＥＴ９（反転回路，制御用スイッチング素子）のソース（電位基準側導通端子）は、低電位側信号線３Ｎに接続されており、ドレインは抵抗素子１０を介してハイレベル（電源レベル）にプルアップされ、ゲートは高電位側信号線３Ｐに接続されている。尚、遅延回路８，ＮチャネルＭＯＳＦＥＴ９，抵抗素子１０は、制御回路（制御手段）１１を構成している。
【００２７】
次に、第１実施例の作用について図２を参照して説明する。伝送線路３は、例えば車載ＬＡＮの１つであるＣＡＮのように、伝送線路３によりハイレベル，ローレベルの２値信号を差動信号として伝送する。例えば電源電圧が５Ｖの場合、高電位側信号線３Ｐ（ＣＡＮ−Ｈ），低電位側信号線３Ｎ（ＣＡＮ−Ｌ）は、非ドライブ状態において何れも中間電位である２．５Ｖに設定され、差動電圧は０Ｖであり、差動信号はローレベル（レセッシブ）となる。
【００２８】
そして、例えば送信回路２が伝送線路３をドライブすると、高電位側信号線３Ｐは例えば３．５Ｖ以上に、低電位側信号線３Ｎは例えば１．５Ｖ以下にドライブされ、差動電圧は２Ｖ以上となり、差動信号はハイレベル（ドミナント）となる。また、図示しないが、高電位側信号線３Ｐ，低電位側信号線３Ｎの両端は１２０Ωの抵抗素子により終端されている。したがって、差動信号レベルがハイからローに変化する際には、伝送線路３が非ドライブ状態となり伝送線路３のインピーダンスが高くなることから、差動信号波形にリンギングが発生する。
【００２９】
図２は、（ａ）差動信号レベルがハイからローに変化する際の各ＭＯＳＦＥＴ４，５，９のゲート電位，すなわちオンオフ状態を示している。差動信号レベルがハイの場合、（ｃ）ＮチャネルＭＯＳＦＥＴ９はオンしているので、ＮチャネルＭＯＳＦＥＴ５はオフしている。また、（ｂ）ＰチャネルＭＯＳＦＥＴ４のソース基準のゲート電位（負電位）は、コンデンサ６の充電電圧分あるので、ＰチャネルＭＯＳＦＥＴ４はオンしている。
【００３０】
この状態から、（ａ）差動信号レベルがハイからローに変化すると、（ｃ）ＮチャネルＭＯＳＦＥＴ９がターンオフしてＮチャネルＭＯＳＦＥＴ５がターンオンする。すると、高電位側信号線３Ｐ，低電位側信号線３Ｎ間はＰチャネルＭＯＳＦＥＴ４及びＮチャネルＭＯＳＦＥＴ５のオン抵抗を介して接続されることになり、インピーダンスが低下する。これにより、差動信号レベルがハイからローに変化する立下り期間に発生する波形歪みのエネルギーが上記オン抵抗により消費され、リンギングが抑制される。
【００３１】
そして、（ｂ）コンデンサ６の充電電荷が抵抗素子７を介して放電されるので、ＰチャネルＭＯＳＦＥＴ４のゲート−ソース間電圧の絶対値は次第に低下し、閾値を下回るとターンオフする。したがって、高電位側信号線３Ｐ，低電位側信号線３Ｎは、ＰチャネルＭＯＳＦＥＴ４及びＮチャネルＭＯＳＦＥＴ５が双方ともオンしている歪み抑制期間だけ、それらのオン抵抗を介して接続されてインピーダンスが低下する。
【００３２】
以上のように本実施例によれば、一対の信号線３Ｐ，３Ｎ間に、ＰチャネルＭＯＳＦＥＴ４及びＮチャネルＭＯＳＦＥＴ５の直列回路を接続し、制御回路１１は、差動信号のレベルがハイからローに変化したことを検出すると、ＰチャネルＭＯＳＦＥＴ４及びＮチャネルＭＯＳＦＥＴ５を同時に一定期間オンさせるようにした。これにより、差動信号のレベルが遷移する期間に信号線３Ｐ，３Ｎ間のインピーダンスを大きく低下させ、差動信号波形の歪みエネルギーをＦＥＴ４及び５のオン抵抗により吸収させてリンギングの発生を確実に抑制することができる。
【００３３】
そして、制御回路１１を、差動信号のレベルを反転して出力するＮチャネルＭＯＳＦＥＴ９と、差動信号のレベルを一定期間遅延させて出力する遅延回路８とを備えて構成し、ＮチャネルＭＯＳＦＥＴ９をターンオフさせてＮチャネルＭＯＳＦＥＴ５をターンオンさせ、遅延回路８を、信号線３Ｐ，３Ｎ間に接続されるコンデンサ６及び抵抗素子７の直列回路で構成し、両者の共通接続点を、ＰチャネルＭＯＳＦＥＴ４のゲートに接続するようにした。
【００３４】
すなわち、差動信号がハイレベルの状態では、コンデンサ６が充電状態でＰチャネルＭＯＳＦＥＴ４はオン，ＮチャネルＭＯＳＦＥＴ９がオンしているのでＰチャネルＭＯＳＦＥＴ５はオフであり、差動信号のレベルがローに変化すると後者が直ちにターンオンして双方のＦＥＴ４及び５がオン状態になる。その時点から一定期間が経過すればＰチャネルＭＯＳＦＥＴ４がターンオフしてリンギング抑制動作が停止する。したがって、遅延回路８の時定数によりリンギング抑制動作が有効となる期間を調整できる。
【００３５】
（第２実施例）
図３は第２実施例であり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例のリンギング抑制回路１２は、ＰチャネルＭＯＳＦＥＴ４とＮチャネルＭＯＳＦＥＴ５とのオンオフ状態が第１実施例と逆になるように構成したものである。
【００３６】
すなわち、ＮチャネルＭＯＳＦＥＴ９に替わるＰチャネルＭＯＳＦＥＴ（反転回路，制御用スイッチング素子）１３のソースは高電位側信号線３Ｐに、ゲートは低電位側信号線３Ｎに接続され、ドレインはＰチャネルＭＯＳＦＥＴ４のゲートに接続されると共に、抵抗素子１０を介してグランド電位にプルダウンされている。また、ＮチャネルＭＯＳＦＥＴ５のゲートは、抵抗素子７を介して高電位側信号線３Ｐに接続されると共に、コンデンサ６を介して低電位側信号線３Ｎに接続されている。そして、抵抗素子７及びコンデンサ６の直列回路は、遅延回路８’を構成している。そして、遅延回路８’とＮチャネルＭＯＳＦＥＴ１３とは制御回路（制御手段）１４を構成している。
【００３７】
次に、第２実施例の作用について説明する。差動信号レベルがハイの場合、ＰチャネルＭＯＳＦＥＴ１３はオンしているので、ＰチャネルＭＯＳＦＥＴ４はオフしている。また、ＮチャネルＭＯＳＦＥＴ５のゲート電位は、コンデンサ６の充電電圧；ハイレベル相当分になっているので、ＮチャネルＭＯＳＦＥＴ５はオンしている。この状態から差動信号レベルがハイからローに変化すると、ＰチャネルＭＯＳＦＥＴ１３がターンオフしてＰチャネルＭＯＳＦＥＴ４がターンオンする。すると、高電位側信号線３Ｐ，低電位側信号線３Ｎ間はＰチャネルＭＯＳＦＥＴ４及びＮチャネルＭＯＳＦＥＴ５のオン抵抗を介して接続されることになり，差動信号の立下り期間に発生する波形歪みのエネルギーが上記オン抵抗により消費され、リンギングが抑制される。
【００３８】
そして、コンデンサ６の充電電荷が抵抗素子７を介して放電されるので、ＮチャネルＭＯＳＦＥＴ５のゲート電位は次第に低下し、閾値を下回るとターンオフする。したがって、高電位側信号線３Ｐ，低電位側信号線３Ｎは、第１実施例と同様に、ＰチャネルＭＯＳＦＥＴ４及びＮチャネルＭＯＳＦＥＴ５が双方ともオンしている期間だけ、それらのオン抵抗を介して接続される。
【００３９】
以上のように第２実施例によれば、反転回路を、ソースが高電位側信号線３Ｐに接続され、ドレインが抵抗素子１０を介してプルダウンされると共にＰチャネルＭＯＳＦＥＴ４のゲートに接続されるＰチャネルＭＯＳＦＥＴ１３で構成し、ＰチャネルＭＯＳＦＥＴ１３のゲートを低電位側信号線３Ｎに接続した。これにより、差動信号レベルの反転信号が、ＰチャネルＭＯＳＦＥＴ１３のドレインに、すなわち、ＰチャネルＭＯＳＦＥＴ４のゲートに出力されるので、第１実施例と同様の効果が得られる。
【００４０】
（第３実施例）
図４は第３実施例であり、第１実施例と異なる部分について説明する。第３実施例のリンギング抑制回路１５は、第１実施例のリンギング抑制回路１において、抵抗素子７にダイオード１６を並列に接続することで遅延回路１７を構成している。また、ＮチャネルＭＯＳＦＥＴ９のゲートを抵抗素子１８を介して高電位側信号線３Ｐに接続すると共に、コンデンサ１９を介して低電位側信号線３Ｎに接続し、抵抗素子１８にはダイオード２０を並列に接続している。
【００４１】
ここで、ＮチャネルＭＯＳＦＥＴ９，抵抗素子１０及び１８，コンデンサ１９及びダイオード２０は、反転回路２１を構成している。尚、ダイオード１６は、アノードが高電位側信号線３Ｐ側となるように、ダイオード２０は、アノードが低電位側信号線３Ｎ側となるように接続されている。そして、遅延回路１７及び反転回路２１が制御回路（制御手段）２２を構成している。
【００４２】
次に、第３実施例の作用について説明する。第１実施例の構成では、差動信号レベルがハイからローに変化する際に信号波形が立下がった後にオーバーシュートが発生すると、ＮチャネルＭＯＳＦＥＴ９がターンオンしてＮチャネルＭＯＳＦＥＴ５がターンオフするため、リンギング抑制効果が低減することが想定される。そこで、ＮチャネルＭＯＳＦＥＴ９のゲートを高電位側信号線３Ｐに直接接続せず、抵抗素子１８及びコンデンサ１９の共通接続点に接続する。
【００４３】
これにより、差動信号レベルがローからハイに変化する場合は、コンデンサ１９の充電が抵抗素子１８を介して行われるのでゲート電位の上昇が緩やかになり、差動信号レベルがハイからローに変化する場合は、コンデンサ１９の放電はダイオード２０を介して急速に行われる。したがって、差動信号の立ち下りに対しては直ちにリンギングを抑制するように作用させ、その立ち下りに続いてオーバーシュートが発生しても、ＰチャネルＭＯＳＦＥＴ４及びＮチャネルＭＯＳＦＥＴ５のオン状態を極力維持するようにして、リンギング抑制作用を継続させる。
【００４４】
また、遅延回路１７の作用により、差動信号レベルがローからハイに変化する場合は、コンデンサ６の充電は、抵抗素子７の端子電圧が順方向電圧以上となる期間は、ダイオード１６を介して急速に行われ、コンデンサ６の充電が進んで上記端子電圧が順方向電圧未満になると、充電電流は抵抗素子７を介して流れるので充電が遅くなる。したがって、付与される遅延時間が第１実施例の場合よりも若干短くなる。
【００４５】
以上のように第３実施例によれば、反転回路２１として、高電位側信号線３Ｐと低電位側信号線３Ｎとの間に接続される抵抗素子１８及びコンデンサ１９の直列回路を備え、ＮチャネルＭＯＳＦＥＴ９のゲートを上記直列回路の共通接続点に接続した。したがって、差動信号波形が立下った後にオーバーシュートが発生した場合、そのオーバーシュートに追従してＮチャネルＭＯＳＦＥＴ９がターンオンすることを抑制し、ＮチャネルＭＯＳＦＥＴ５を一時的にターンオフさせることを防止できる。
【００４６】
また、抵抗素子１８に、アノードが低電位側信号線３Ｎ側となる方向でダイオード２０を並列接続したので、オーバーシュートの発生に対する追従動作を遅延させる直列回路を設けた場合でも、差動信号レベルがハイからローに遷移する際の信号の反転を急速に行うことができる。加えて、遅延回路１７を構成する抵抗素子７に、ダイオード１６を並列に接続することで、付与される遅延時間を調整できる。
【００４７】
（第４実施例）
図５は第４実施例であり、第２又は第３実施例と異なる部分について説明する。第４実施例のリンギング抑制回路２３は、第２実施例のリンギング抑制回路１２について、第３実施例と同様に遅延回路を付加した構成となっている。すなわち、抵抗素子７の両端には、ダイオード１６が第３実施例と同様の方向に接続されて遅延回路１７’を構成している。また、第３実施例の遅延回路２１について、抵抗素子１６及びコンデンサ１７の接続順を逆にしたものが遅延回路２１’を構成しており、両者の共通接続点は、ＰチャネルＭＯＳＦＥＴ１３のゲートに接続されている。そして、遅延回路１７’及び反転回路２１’が制御回路（制御手段）２２’を構成している。
以上のように構成される第４実施例によれば、第２実施例の構成についても第３実施例と同様の効果が得られる。
【００４８】
（第５実施例）
図６ないし図９は第５実施例である。第５実施例は、伝送線路３の間に、第１実施例のリンギング抑制回路１と、第２実施例のリンギング抑制回路１２とを並列に接続したもので、リンギング抑制回路２４を構成している。また、リンギング抑制回路１，１２で同一の符号を付したものについて、前者の符号には（−）を、後者の符号には（＋）を付して区別する。この場合、ＰチャネルＭＯＳＦＥＴ４（−）及びＮチャネルＭＯＳＦＥＴ５（−）の直列回路は第１直列回路に相当し、ＰチャネルＭＯＳＦＥＴ４（＋）及びＮチャネルＭＯＳＦＥＴ５（＋）の直列回路は第１直列回路に相当する。また、リンギング抑制回路１の制御回路１１は第１制御手段に相当し、リンギング抑制回路１２の制御回路１４は第２制御手段に相当する。
【００４９】
斯様な構成を採用することで、以下のような効果が得られる。車載ＬＡＮの伝送線路３のように車両の各部に通信ノードが配置される構成の場合、各通信ノードにおいて接続されているグランドの電位が異なること（グランドオフセット）が想定される。リンギング抑制回路１の場合、ＰチャネルＭＯＳＦＥＴ５のゲートは電源レベルにプルアップされている。したがって、差動信号がハイレベルを示した際の低電位側信号線３Ｎの電位が上昇すると、つまり、自ノードのグランドレベルよりも送信ノードのグランドレベルが高い状態にあるとすれば、ゲート−ソース間電位差が小さくなり、ＰチャネルＭＯＳＦＥＴ５はオン状態を維持し難くなる。しかしこの時、リンギング抑制回路１２では、差動電圧で動作するＮチャネルＭＯＳＦＥＴ５の動作に影響は無く、且つ、ゲートが自ノードのグランドレベルにプルダウンされているＰチャネルＭＯＳＦＥＴ４については、ソース電位が上昇することに等しいので、問題なく動作できる。
【００５０】
そして、上記の関係は、自ノードのグランドレベルよりも送信ノードのグランドレベルが低い場合は逆転し、リンギング抑制回路１のＰチャネルＭＯＳＦＥＴ５のゲート−ソース間電位差が大きくなることで動作に問題が無く、一方でリンギング抑制回路１１のＰチャネルＭＯＳＦＥＴ４はゲート−ソース間電位差が小さくなり動作し難くなる。したがって、リンギング抑制回路１，１２を並列に接続することで、通信ノード間にグランドオフセットが存在する場合でも、少なくともリンギング抑制回路１，１２の何れか一方が確実に動作するので、リンギング抑制効果が確実に得られる。
【００５１】
図７ないし図９は、リンギング抑制回路２４の動作をシミュレーションした結果を示す。図７には、シミュレーションに用いたＣＡＮのネットワークモデルを示している。３つのジャンクションコネクタＪ／Ｃ１，Ｊ／Ｃ２，Ｊ／Ｃ３の間は５ｍの伝送線路で接続されており、ジャンクションコネクタＪ／Ｃ１，Ｊ／Ｃ３には、それぞれ６つの通信ノードが何れも２ｍの伝送線路を介して接続されている。そして、ジャンクションコネクタＪ／Ｃ２には、送信ノード，受信ノードがそれぞれ４ｍの伝送線路を介して接続されており、受信ノード側の伝送線路にリンギング抑制回路２４を接続している。
【００５２】
図７（ａ）は、送信ノード，受信ノードのグランドレベルにオフセットが存在しない場合のシミュレーション結果であり、リンギング抑制回路２４を接続した場合（実線；歪抑制あり）と接続しない場合（破線；歪抑制なし）との双方を示している。図７（ａ）は差動信号がドミナントからレセッシブに変化する場合の電圧波形であり、図７（ｂ）はその際の信号線３Ｐ，３Ｎ（ＣＡＮ−Ｈ，ＣＡＮ）−Ｌそれぞれの電圧波形である。図７（ａ）に示すように「歪抑制あり」の方が、レセッシブに移行した後の電圧波形の振動がより早く収束していることが分かる。
【００５３】
図８は、送信ノードのグランドレベルが受信ノードのグランドレベルより７．５Ｖ低い場合の図７相当図であり、図８（ｂ）に示すように、信号線３Ｐ，３Ｎの電圧波形は、−５Ｖを中心とする差動電圧となっている。また、図９は、送信ノードのグランドレベルが受信ノードのグランドレベルより９．５Ｖ高い場合の図７相当図であり、図９（ｂ）に示すように、信号線３Ｐ，３Ｎの電圧波形は、１２Ｖを中心とする差動電圧となっている。これらの結果より、通信ノード間のグランドに電位差がある場合でも、リンギング抑制回路２４が動作してリンギングを抑制していることが分かる。
以上のように第５実施例によれば、信号線３Ｐ，３Ｎ間に、リンギング抑制回路１，１２を並列に接続することでリンギング抑制回路２４を構成した。したがって、各通信ノード間のグランド電位に差がある状態でも何れか一方が確実に動作するようになり、リンギングの抑制を確実に行うことができる。
【００５４】
（第６実施例）
図１０及び図１１は第６実施例である。第６実施例は、信号線３Ｐ，３Ｎ間に、第３実施例のリンギング抑制回路１５と第４実施例のリンギング抑制回路２３とを並列に接続してリンギング抑制回路２５を構成している。リンギング抑制回路１５，２３は、何れも差動信号波形の立下り後に発生するオーバーシュートの抑制対策を施したもので、図１１には、グランドオフセットが無い場合のシミュレーション結果を示している。図７（ａ）と図１１とを比較すると、前者のオーバーシュートの波高値は３Ｖを超えているが、後者の波高値は３Ｖ未満となっている。そして、全体的にリンギング波形の振幅が低下し、且つ変動が収束する時間も短くなっており、総じてリンギング抑制効果がより高くなっていると言える。
以上のように構成される第６実施例によれば、信号線３Ｐ，３Ｎ間に、リンギング抑制回路１５，２３を並列に接続したので、第５実施例よりも高いリンギング抑制効果を得ることができる。
【００５５】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変型又は拡張が可能である。
リンギング抑制回路は、伝送線路の何れか１か所以上に接続すれば良いが、各通信ノードの近傍にそれぞれ接続しても良い。
第１，第２線間スイッチング素子を同じ導電型の素子で構成しても良い。
反転回路２１を構成するダイオード２０は、必要に応じて接続すれば良い。
スイッチング素子はＭＯＳＦＥＴに限ることなく、電圧駆動型の素子であれば良い。
リンギング抑制回路を、差動信号レベルがローからハイに変化する場合に発生するリンギングを抑制するように構成しても良い。
ＣＡＮに限ることなく、１対の信号線により差動信号を伝送する通信プロトコルであれば適用が可能である。
【符号の説明】
【００５６】
図面中、１はリンギング抑制回路、３は伝送線路、３Ｐは高電位側信号線、３Ｎは低電位側信号線、４はＰチャネルＭＯＳＦＥＴ（第１線間スイッチング素子）、５はＮチャネルＭＯＳＦＥＴ（第２線間スイッチング素子）、６はコンデンサ、７は抵抗素子、８は遅延回路、９はＮチャネルＭＯＳＦＥＴ（反転回路，制御用スイッチング素子）、１０は抵抗素子、１１は制御回路（制御手段）、１２はリンギング抑制回路、１３はＰチャネルＭＯＳＦＥＴ（反転回路，制御用スイッチング素子）、１４は制御回路（制御手段）、１５はリンギング抑制回路、１６はダイオード、１７は遅延回路、２０はダイオード、２１は反転回路、２２は制御回路（制御手段）、２３〜２５はリンギング抑制回路を示す。
【特許請求の範囲】
【請求項１】
一対の高電位側信号線，低電位側信号線によりハイ，ローの２値レベルに変化する差動信号を伝送する伝送線路に接続され、前記信号の伝送に伴い発生するリンギングを抑制するリンギング抑制回路において、
前記一対の信号線間に直列に接続される電圧駆動型の第１及び第２線間スイッチング素子と、
前記差動信号のレベルが変化したことを検出すると、前記第１及び第２線間スイッチング素子を同時に一定期間オンさせる制御手段とを備えることを特徴とするリンギング抑制回路。
【請求項２】
前記制御手段は、前記差動信号のレベルを反転して出力する反転回路と、
前記差動信号のレベルを前記一定期間遅延させて出力する遅延回路とを備え、
前記第１及び第２線間スイッチング素子の一方を前記反転回路より出力される信号によりターンオンさせ、前記第１及び第２線間スイッチング素子の他方を前記遅延回路より出力される信号によりターンオフさせることを特徴とする請求項１記載のリンギング抑制回路。
【請求項３】
前記反転回路は、電位基準側導通端子が前記一対の信号線の一方に接続され、制御端子が前記差動信号がハイレベルを示すと導通状態となるように接続され、非基準側導通端子が前記線間スイッチング素子の一方の制御端子に接続される電圧駆動型の制御用スイッチング素子で構成され、
前記遅延回路は、前記一対の信号線間に接続される抵抗素子及びコンデンサの直列回路で構成され、前記抵抗素子及びコンデンサの共通接続点が前記線間スイッチング素子の他方の制御端子に接続されることを特徴とする請求項２記載のリンギング抑制回路。
【請求項４】
前記制御用スイッチング素子を、ソースが前記低電位側信号線に接続され、ドレインが抵抗を介してプルアップされると共に前記線間スイッチング素子の制御端子に接続されるＮチャネルＭＯＳＦＥＴで構成し、
前記ＮチャネルＭＯＳＦＥＴのゲートは、前記高電位側信号線に接続されることを特徴とする請求項３記載のリンギング抑制回路。
【請求項５】
前記制御用スイッチング素子を、ソースが前記低電位側信号線に接続され、ドレインが抵抗を介してプルアップされると共に前記線間スイッチング素子の制御端子に接続されるＮチャネルＭＯＳＦＥＴで構成し、
前記反転回路は、前記高電位側信号線と前記低電位側信号線との間に接続される抵抗素子及びコンデンサの直列回路を備え、
前記ＮチャネルＭＯＳＦＥＴのゲートは、前記直列回路の共通接続点に接続されていることを特徴とする請求項３記載のリンギング抑制回路。
【請求項６】
前記反転回路は、アノードが前記低電位側信号線を向く方向で前記抵抗素子に並列接続されるダイオードを備えることを特徴とする請求項５記載のリンギング抑制回路。
【請求項７】
前記制御用スイッチング素子を、ソースが前記高電位側信号線に接続され、ドレインが抵抗を介してプルダウンされると共に前記線間スイッチング素子の制御端子に接続されるＰチャネルＭＯＳＦＥＴで構成し、
前記ＰチャネルＭＯＳＦＥＴのゲートは、前記低電位側信号線に接続されることを特徴とする請求項３記載のリンギング抑制回路。
【請求項８】
前記制御用スイッチング素子を、ソースが前記高電位側信号線に接続され、ドレインが抵抗を介してプルダウンされると共に前記線間スイッチング素子の制御端子に接続されるＰチャネルＭＯＳＦＥＴで構成し、
前記反転回路は、前記高電位側信号線と前記低電位側信号線との間に接続されるコンデンサ及び抵抗素子の直列回路を備え、
前記ＰチャネルＭＯＳＦＥＴのゲートは、前記直列回路の共通接続点に接続されていることを特徴とする請求項３記載のリンギング抑制回路。
【請求項９】
前記反転回路は、アノードが前記低電位側信号線を向く方向で前記抵抗素子に並列接続されるダイオードを備えることを特徴とする請求項８記載のリンギング抑制回路。
【請求項１０】
前記第１及び第２線間スイッチング素子を、それぞれ異なる導電型のスイッチング素子で構成し、
前記一対の信号線間に、前記第１及び第２線間スイッチング素子の直列回路を２組並列に接続し、それらの一方を第１直列回路、他方を第２直列回路とすると、
前記制御手段を、前記第１直列回路を制御する第１制御手段と、前記第２直列回路を制御する第２制御手段との２組備え、
前記第１及び第２制御手段を構成する第１及び第２制御用スイッチング素子を、それぞれの制御端子及び電位基準側導通端子と、前記一対の信号線との接続関係が互いに逆になる異なる導電型の素子で構成し、
前記第１及び第２制御用スイッチング素子の非基準側導通端子は、それぞれ抵抗素子を介してプルアップ又はプルダウンされると共に、前記第１及び第２直列回路における同じ導電型の線間スイッチング素子の制御端子に接続され、
前記遅延回路を構成する直列回路は、抵抗素子が、それぞれ前記第１及び第２制御用スイッチング素子の基準電位側導通端子と共通の信号線側に接続されることを特徴とする請求項３乃至９の何れかに記載のリンギング抑制回路。
【請求項１１】
前記第１及び第２線間スイッチング素子は、互いのドレインが共通に接続され、ソースが前記高電位側信号線、低電位側信号線にそれぞれ接続されるＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴで構成されることを特徴とする請求項１乃至１０の何れかに記載のリンギング抑制回路。
【請求項１】
一対の高電位側信号線，低電位側信号線によりハイ，ローの２値レベルに変化する差動信号を伝送する伝送線路に接続され、前記信号の伝送に伴い発生するリンギングを抑制するリンギング抑制回路において、
前記一対の信号線間に直列に接続される電圧駆動型の第１及び第２線間スイッチング素子と、
前記差動信号のレベルが変化したことを検出すると、前記第１及び第２線間スイッチング素子を同時に一定期間オンさせる制御手段とを備えることを特徴とするリンギング抑制回路。
【請求項２】
前記制御手段は、前記差動信号のレベルを反転して出力する反転回路と、
前記差動信号のレベルを前記一定期間遅延させて出力する遅延回路とを備え、
前記第１及び第２線間スイッチング素子の一方を前記反転回路より出力される信号によりターンオンさせ、前記第１及び第２線間スイッチング素子の他方を前記遅延回路より出力される信号によりターンオフさせることを特徴とする請求項１記載のリンギング抑制回路。
【請求項３】
前記反転回路は、電位基準側導通端子が前記一対の信号線の一方に接続され、制御端子が前記差動信号がハイレベルを示すと導通状態となるように接続され、非基準側導通端子が前記線間スイッチング素子の一方の制御端子に接続される電圧駆動型の制御用スイッチング素子で構成され、
前記遅延回路は、前記一対の信号線間に接続される抵抗素子及びコンデンサの直列回路で構成され、前記抵抗素子及びコンデンサの共通接続点が前記線間スイッチング素子の他方の制御端子に接続されることを特徴とする請求項２記載のリンギング抑制回路。
【請求項４】
前記制御用スイッチング素子を、ソースが前記低電位側信号線に接続され、ドレインが抵抗を介してプルアップされると共に前記線間スイッチング素子の制御端子に接続されるＮチャネルＭＯＳＦＥＴで構成し、
前記ＮチャネルＭＯＳＦＥＴのゲートは、前記高電位側信号線に接続されることを特徴とする請求項３記載のリンギング抑制回路。
【請求項５】
前記制御用スイッチング素子を、ソースが前記低電位側信号線に接続され、ドレインが抵抗を介してプルアップされると共に前記線間スイッチング素子の制御端子に接続されるＮチャネルＭＯＳＦＥＴで構成し、
前記反転回路は、前記高電位側信号線と前記低電位側信号線との間に接続される抵抗素子及びコンデンサの直列回路を備え、
前記ＮチャネルＭＯＳＦＥＴのゲートは、前記直列回路の共通接続点に接続されていることを特徴とする請求項３記載のリンギング抑制回路。
【請求項６】
前記反転回路は、アノードが前記低電位側信号線を向く方向で前記抵抗素子に並列接続されるダイオードを備えることを特徴とする請求項５記載のリンギング抑制回路。
【請求項７】
前記制御用スイッチング素子を、ソースが前記高電位側信号線に接続され、ドレインが抵抗を介してプルダウンされると共に前記線間スイッチング素子の制御端子に接続されるＰチャネルＭＯＳＦＥＴで構成し、
前記ＰチャネルＭＯＳＦＥＴのゲートは、前記低電位側信号線に接続されることを特徴とする請求項３記載のリンギング抑制回路。
【請求項８】
前記制御用スイッチング素子を、ソースが前記高電位側信号線に接続され、ドレインが抵抗を介してプルダウンされると共に前記線間スイッチング素子の制御端子に接続されるＰチャネルＭＯＳＦＥＴで構成し、
前記反転回路は、前記高電位側信号線と前記低電位側信号線との間に接続されるコンデンサ及び抵抗素子の直列回路を備え、
前記ＰチャネルＭＯＳＦＥＴのゲートは、前記直列回路の共通接続点に接続されていることを特徴とする請求項３記載のリンギング抑制回路。
【請求項９】
前記反転回路は、アノードが前記低電位側信号線を向く方向で前記抵抗素子に並列接続されるダイオードを備えることを特徴とする請求項８記載のリンギング抑制回路。
【請求項１０】
前記第１及び第２線間スイッチング素子を、それぞれ異なる導電型のスイッチング素子で構成し、
前記一対の信号線間に、前記第１及び第２線間スイッチング素子の直列回路を２組並列に接続し、それらの一方を第１直列回路、他方を第２直列回路とすると、
前記制御手段を、前記第１直列回路を制御する第１制御手段と、前記第２直列回路を制御する第２制御手段との２組備え、
前記第１及び第２制御手段を構成する第１及び第２制御用スイッチング素子を、それぞれの制御端子及び電位基準側導通端子と、前記一対の信号線との接続関係が互いに逆になる異なる導電型の素子で構成し、
前記第１及び第２制御用スイッチング素子の非基準側導通端子は、それぞれ抵抗素子を介してプルアップ又はプルダウンされると共に、前記第１及び第２直列回路における同じ導電型の線間スイッチング素子の制御端子に接続され、
前記遅延回路を構成する直列回路は、抵抗素子が、それぞれ前記第１及び第２制御用スイッチング素子の基準電位側導通端子と共通の信号線側に接続されることを特徴とする請求項３乃至９の何れかに記載のリンギング抑制回路。
【請求項１１】
前記第１及び第２線間スイッチング素子は、互いのドレインが共通に接続され、ソースが前記高電位側信号線、低電位側信号線にそれぞれ接続されるＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴで構成されることを特徴とする請求項１乃至１０の何れかに記載のリンギング抑制回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−２４４２２０（Ｐ２０１２−２４４２２０Ａ）
【公開日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願番号】特願２０１１−１０９３２６（Ｐ２０１１−１０９３２６）
【出願日】平成２３年５月１６日（２０１１．５．１６）
【出願人】（０００００４６９５）株式会社日本自動車部品総合研究所 (1,981)
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願日】平成２３年５月１６日（２０１１．５．１６）
【出願人】（０００００４６９５）株式会社日本自動車部品総合研究所 (1,981)
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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