プリエンファシス機能を含む出力回路と半導体装置
【課題】プリエンファシス機能を有する出力回路において、デエンファシス時における差動出力信号のコモンモード電圧のプリエンファシス時のコモンモード電圧からの変動を抑制する。
【解決手段】入力信号とその相補信号とを差動入力して差動出力し、差動出力信号のうち高電位側の出力信号にデエンファシスをかける際に、当該デエンファシス電流を供給するトランジスタ（Ｎ３、Ｎ４）に流れる電流を絞る回路（Ｎ５、Ｎ６、Ｒ３）を備え、デエンファシス時の前記出力信号のハイレベルの前記出力信号のプリエンファシス時のハイレベルからの変化量を縮減させ、デエンファシス時の前記差動出力信号のコモンモード電圧をプリエンファシス時のコモンモード電圧に近づける。
【解決手段】入力信号とその相補信号とを差動入力して差動出力し、差動出力信号のうち高電位側の出力信号にデエンファシスをかける際に、当該デエンファシス電流を供給するトランジスタ（Ｎ３、Ｎ４）に流れる電流を絞る回路（Ｎ５、Ｎ６、Ｒ３）を備え、デエンファシス時の前記出力信号のハイレベルの前記出力信号のプリエンファシス時のハイレベルからの変化量を縮減させ、デエンファシス時の前記差動出力信号のコモンモード電圧をプリエンファシス時のコモンモード電圧に近づける。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力回路に関し、特にプリエンファシス機能を含む出力回路と該出力回路を備えた半導体装置に関する。
【背景技術】
【０００２】
自集積回路の信号を他集積回路へ差動伝送路を介して送信する差動出力回路において、伝送路での損失等を考慮して出力信号にプリエンファシス（Ｐｒｅ−Ｅｍｐｈａｓｉｓ）をかけて伝送するのが一般的である。プリエンファシス機能を有する出力回路では出力する現在のビットデータが直前に出力したビットデータから変化した時に、プリエンファシスをかけ、変化無しのときはプリエンファシスをかけない。
【０００３】
プリエンファシス機能を有する差動出力回路において、直前のビットデータの値から遷移しプリエンファシスがかかったビットであるトランジション・ビット（Ｔｒａｎｓｉｔｉｏｎ ｂｉｔ）と、直前のビットデータの値から変化せずプリエンファシスがかかっていないビットであるデエンファシス・ビット（Ｄｅ−Ｅｍｐｈａｓｉｓ ｂｉｔ）間で、差動出力信号の中点電圧であるコモンモード電圧（ＶＣＭ）に不一致が生じる場合がある。トランジション・ビットと、デエンファシス・ビット間でコモンモード電圧（ＶＣＭ）の変動が大きいと、例えばＰＣＩ−Ｅｘｐｒｅｓｓ／Ｓｅｒｉａｌ−ＡＴＡ／ＣＥＩ等の標準インターフェース規格を逸脱する可能性がある。
【０００４】
図１０に、標準インターフェース規格のＡＣコモンモード電圧（Ｖｃｍａｃ;ＡＣ ｃｏｕｐｌｅｄ ｃｏｍｍｏｎ ｍｏｄｅ ｖｏｌｔａｇｅ（ＡＣ結合コモンモード電圧））の仕様の一例を示す。これらの標準インターフェース規格に対応した出力回路は、低消費電力化のために低電源電圧での動作が要求される。低電源電圧でＰＣＩ−Ｅｘｐｒｅｓｓのように大きな差動出力振幅（８００ｍＶ以上、１２００ｍＶ以下）を実現しようとしたとき、トランジション・ビットとデエンファシス・ビット間でのコモンモード電圧（ＶＣＭ）の不一致によるコモンモード電圧（ＶＣＭ）の変動が大きくなる傾向にある。このため、コモンモード電圧（ＶＣＭ）の変動の低減、抑制の必要性が増してくる。以下では、プリエンファシス機能を備えた出力回路（ＶＣＭの変動抑制機能無し）と、ＶＣＭの変動抑制機能を備えた出力回路の関連技術について順次説明を行う。
【０００５】
図５は、プリエンファシス機能を備えた出力回路の構成を示す図である（特許文献１参照）。図５を参照すると、出力回路は、ドライバメインバッファ１０と、プリエンファシスバッファ２０を備えている。ドライバメインバッファ１０は、ソースが低位側電源ＶＳＳ（ＶＳＳは例えばグランド電位）に接続され、ゲートにバイアス電圧ＢＩＡＳを受けるＮＭＯＳトランジスタ（電流源トランジスタ）Ｎ１１と、該電流源トランジスタＮ１１のドレインに共通接続されたソースが接続され、差動入力端子をなす第１、第２の入力端子ＩＮＴ、ＩＮＢにゲートがそれぞれ接続され、差動出力端子の第１の出力端子ＯＵＴＢ（逆相出力端子あるいは反転出力端子ともいう）、第２の出力端子ＯＵＴＴ（正相出力端子あるいは正転出力端子ともいう）にドレインがそれぞれ接続されたＮＭＯＳトランジスタＮ１、Ｎ２（差動対）と、ＯＵＴＢ、ＯＵＴＴ（すなわちＮＭＯＳトランジスタＮ１、Ｎ２のドレイン）と高位側電源ＶＤＤ間にそれぞれ接続された抵抗素子Ｒ１、Ｒ２と、を備えている。差動対をなすＮＭＯＳトランジスタＮ１、Ｎ２はサイズ、特性は互いに等しい。
【０００６】
プリエンファシスバッファ２０は、ソースが低位側電源ＶＳＳに接続され、ゲートにバイアス電圧ＢＩＡＳを受けるＮＭＯＳトランジスタ（電流源トランジスタ）Ｎ１２と、該電流源トランジスタＮ１２のドレインに共通接続されたソースが接続され、制御信号（エンファシス信号）を差動で入力する第１、第２の制御信号端子ＥＭＴ、ＥＭＢにゲートがそれぞれ接続され、第１、第２の出力端子ＯＵＴＢ、ＯＵＴＴにドレインがそれぞれ接続されたＮＭＯＳトランジスタＮ３、Ｎ４と、を備えている。差動対をなすＮＭＯＳトランジスタＮ３、Ｎ４はサイズ、特性が互いに等しい。なお、ＯＵＴＴ、ＯＵＴＢ、ＥＭＴ、ＥＭＢ等において、端子名、信号名の末尾のＴは正相（Ｔｒｕｅ）、Ｂは逆相（Ｂａｒ）を表す。
【０００７】
図６は、図５の回路の動作を説明するタイミングチャートである。図６のタイミングチャートは、図５の回路動作を説明するために、本願発明者により新たに作成されたものである。図６には、図５の端子ＩＮＴ、ＩＮＢ、端子ＥＭＴ、ＥＭＢ、端子ＯＵＴＢ、コモンモード電圧（ＶＣＭ）、端子ＯＵＴＴ、ＮＭＯＳトランジスタＮ１２のドレイン・ノードＶＳ２、ＮＭＯＳトランジスタＮ１１のドレイン・ノードＶＳ１の電圧波形と、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４のＯＮ（ＯＮ）、ＯＦＦ（ＯＦＦ）の状態が示されている。図６において、ＩＮＴの上の（１）〜（１１）はタイミング期間を表している。図５の回路動作の詳細を図６のタイミングチャートを参照して説明する。なお、以下では、端子名と該端子の信号名を共通に用いる。
【０００８】
＜期間（１）＞
（ＩＮＴ、ＩＮＢ）が直前の（Ｌｏｗ、Ｈｉｇｈ）から（Ｈｉｇｈ、Ｌｏｗ）に遷移した場合（トランジション・ビット）、（ＥＭＴ、ＥＭＢ）＝（Ｈｉｇｈ、Ｌｏｗ）とされる。ＮＭＯＳトランジスタＮ１、Ｎ３がＯＮ（導通）し、ＮＭＯＳトランジスタＮ２、Ｎ４がＯＦＦ（非導通）し、ＯＵＴＴ、ＯＵＴＢは、それぞれ、プリエンファシスがかかったＨｉｇｈ電圧ＶＯＨＰとＬｏｗ電圧ＶＯＬＰになる。ＯＵＴＴのＨｉｇｈ電圧ＶＯＨＰは例えば電源電圧ＶＤＤとされる。また、ＯＵＴＢのＬｏｗ電圧ＶＯＬＰは、ＮＭＯＳトランジスタＮ１、Ｎ３のドレイン電流をＩ１、Ｉ３とすると、
ＶＯＬＰ＝ＶＤＤ−Ｒ１×（Ｉ１＋Ｉ３）
で与えられる。
ここで、ＮＭＯＳトランジスタＮ２、Ｎ４がＯＦＦであることから、ＮＭＯＳトランジスタＮ１、Ｎ３のドレイン電流Ｉ１、Ｉ３は、それぞれ、電流源Ｎ１１、Ｎ１２の電流値となる。このように、ＯＵＴＢのＬｏｗ電圧ＶＯＬＰが低くなり、ＮＭＯＳトランジスタＮ１、Ｎ３がＯＮであるため、電流源トランジスタＮ１１のドレイン・ノードＶＳ１（ＮＭＯＳトランジスタＮ１、Ｎ２の共通接続されたソース・ノード）と、電流源トランジスタＮ１２のドレイン・ノードＶＳ２（ＮＭＯＳトランジスタＮ３、Ｎ４の共通接続されたソース・ノード）の電圧は低くなる。図６では、このときの電流源トランジスタＮ１２のドレイン電圧ＶＳ２はＶａとされる。
【０００９】
＜期間（２）＞
（ＩＮＴ、ＩＮＢ）＝（Ｈｉｇｈ、Ｌｏｗ）が（Ｈｉｇｈ、Ｌｏｗ）のまま変化しないビット（デエンファシス・ビット）の場合、（ＥＭＴ、ＥＭＢ）＝（Ｌｏｗ、Ｈｉｇｈ）に設定される。期間（２）において、ＮＭＯＳトランジスタＮ１はＯＮ、ＮＭＯＳトランジスタＮ２がＯＦＦのままであるが、ＥＭＴ＝Ｌｏｗのため、ＮＭＯＳトランジスタＮ３がＯＦＦし、ＥＭＢ＝Ｈｉｇｈのため、ＮＭＯＳトランジスタＮ４がＯＮし、（ＯＵＴＴ、ＯＵＴＢ）は、デエンファシスがかかった波形となる。ＯＵＴＢのデエンファシスのかかったＬｏｗ電圧ＶＯＬＤは、ＮＭＯＳトランジスタＮ３がＯＦＦのため、
ＶＯＬＤ＝ＶＤＤ−Ｒ１×Ｉ１
となる。すなわち、期間（２）のデエンファシスされたＯＵＴＢのＬｏｗ電圧ＶＯＬＤは、ＮＭＯＳトランジスタＮ１とＮ３がともにＯＮとされた期間（１）のプレエンファシスがかかったＯＵＴＢのＬｏｗ電圧ＶＯＬＰ（＝ＶＤＤ−Ｒ１×（Ｉ１＋Ｉ３））よりも、Ｒ１×Ｉ３分高くなる。
【００１０】
また、デエンファシスのかかったＯＵＴＴのＨｉｇｈ電圧ＶＯＨＤは、ＮＭＯＳトランジスタＮ４がＯＮのため、
ＶＯＨＰ＝ＶＤＤ−Ｒ２×Ｉ４
（Ｉ４はＮＭＯＳトランジスタＮ４のドレイン電流）
となる。すなわち、期間（２）のデエンファシスされたＯＵＴＴのＨｉｇｈ電圧ＶＯＨＤは、ＮＭＯＳトランジスタＮ２とＮ４がともにＯＦＦとされた期間（１）のプリエンファシスがかかったＨｉｇｈ電圧ＶＯＨＰ（＝ＶＤＤ）よりも、電圧Ｒ２×Ｉ４分、低くなる。
【００１１】
このように、プリエンファシスバッファ２０において、期間（１）では、ＮＭＯＳトランジスタＮ３がＯＮし、ＮＭＯＳトランジスタＮ４がＯＦＦしているのに対し、期間（２）では、ＮＭＯＳトランジスタＮ３がＯＦＦし、ＮＭＯＳトランジスタＮ４がＯＮする。Ｈｉｇｈ電圧ＶＯＨＤのＯＵＴＴにドレインが接続されたＮＭＯＳトランジスタＮ４がＯＮするため、期間（２）では、電流源トランジスタＮ１２のドレイン・ノードＶＳ２の電圧は、期間（１）のＶａからＶｂに上がる。
【００１２】
図７は、図５の回路のプリエンファシスバッファ２０の電流源トランジスタＮ１２のドレイン・ソース間電圧Ｖｄｓ（ｘ軸）とドレイン電流Ｉｄ（ｙ軸）の特性を示している。図７のＶｄｓ−Ｉｄ特性から、飽和領域で動作する電流源トランジスタＮ１２のドレイン・ノードＶＳ２の電圧（ドレイン・ソース間電圧）がＶａからＶｂに上がることによって、ＮＭＯＳトランジスタＮ１２のドレイン電流値ＩｄはＩａからＩｂにｄＩ分増加する。
【００１３】
このように、期間（２）においては、電流源トランジスタＮ１２のドレイン・ノードＶＳ２の電圧の上昇により、電流源トランジスタＮ１２のドレイン電流値が増大し、ＯＵＴＴ、トランジスタＮ４、トランジスタＮ１２のパスを流れる電流値が増大し、抵抗素子Ｒ２の電圧降下が増大し、デエンファシスのかかったＯＵＴＴのＨｉｇｈ電圧ＶＯＨＤが低下する。この結果、期間（２）におけるコモンモード電圧（ＶＣＭ）は、期間（１）におけるコモンモード電圧（ＶＣＭ）よりも低くなる。
【００１４】
＜期間（３）＞
（ＩＮＴ、ＩＮＢ）＝（Ｌｏｗ、Ｈｉｇｈ）に遷移し（トランジション・ビット）、（ＥＭＴ、ＥＭＢ）＝（Ｌｏｗ、Ｈｉｇｈ）とされる。ＩＮＴがＨｉｇｈからＬｏｗに遷移するため、ＮＭＯＳトランジスタＮ１がＯＦＦし、ＮＭＯＳトランジスタＮ２がＯＮする。またＥＭＴ＝Ｌｏｗのため、ＭＯＳトランジスタＮ３がＯＦＦし、ＥＭＢ＝Ｈｉｇｈのため、ＮＭＯＳトランジスタＮ４がＯＮする。ＯＵＴＴ、ＯＵＴＢはそれぞれプリエンファシスがかかったＬｏｗ電圧ＶＯＬＰ、Ｈｉｇｈ電圧ＶＯＨＰとなる。ＮＭＯＳトランジスタＮ２、Ｎ４のドレイン電流をＩ２、Ｉ４とすると、ＯＵＴＴのＶＯＬＰはＶＤＤ−Ｒ２×（Ｉ２＋Ｉ４）、ＯＵＴＢのＶＯＨＰはＶＤＤとなる。ＯＵＴＴ（電圧はＶＯＬＰ）にドレインが接続されたＮＭＯＳトランジスタＮ２、Ｎ４はＯＮ状態であるため、電流源トランジスタＮ１１、Ｎ１２のドレイン・ノードＶＳ１、ＶＳ２の電圧は低くなる。期間（３）では、電流源トランジスタＮ１２のドレイン・ノードＶＳ２の電圧は、期間（２）のＶｂからＶａに下がる。期間（３）におけるコモンモード電圧（ＶＣＭ）は、期間（１）におけるコモンモード電圧（ＶＣＭ）と実質的に等しい。
【００１５】
＜期間（４）＞
期間（４）では、期間（３）と同様、（ＩＮＴ、ＩＮＢ）＝（Ｌｏｗ、Ｈｉｇｈ）に保持され（デエンファシス・ビット）、（ＥＭＴ、ＥＭＢ）＝（Ｈｉｇｈ、Ｌｏｗ）とされる。期間（４）では、ＮＭＯＳトランジスタＮ１がＯＦＦ状態を保持し、ＮＭＯＳトランジスタＮ２がＯＮ状態を保持し、ＥＭＴ＝Ｈｉｇｈのため、ＮＭＯＳトランジスタＮ３がＯＮし、ＥＭＢ＝Ｌｏｗのため、ＮＭＯＳトランジスタＮ４がＯＦＦする。ＯＵＴＴ、ＯＵＴＢは、それぞれ、デエンファシスがかかったＬｏｗ電圧ＶＯＬＤと、Ｈｉｇｈ電圧ＶＯＨＤとなる。
【００１６】
プリエンファシスバッファ２０において、期間（３）では、ＮＭＯＳトランジスタＮ４がＯＮ、ＮＭＯＳトランジスタＮ３がＯＦＦしているのに対し、期間（４）では、ＮＭＯＳトランジスタＮ４がＯＦＦし、ＮＭＯＳトランジスタＮ３がＯＮする。Ｈｉｇｈ電圧ＶＯＨＤのＯＵＴＢにドレインが接続されたＮＭＯＳトランジスタＮ３がＯＮするため、期間（４）では、電流源トランジスタＮ１２のドレイン・ノードＶＳ２の電圧が、期間（３）のＶａからＶｂに上がる。期間（２）と同様の理由で、電流源トランジスタＮ１２のドレイン電流がｄＩ（図７参照）増加し、電流源トランジスタＮ１２のドレイン電流値の増大により、ＯＵＴＢ、トランジスタＮ３、トランジスタＮ１２のパスを流れる電流値が増大し、抵抗素子Ｒ２の電圧降下が増大し、デエンファシス・ビットのコモンモード電圧（ＶＣＭ）は、期間（３）のコモンモード電圧（ＶＣＭ）よりも低下する。なお、期間（４）では、（ＩＮＴ、ＩＮＢ）＝（Ｌｏｗ、Ｈｉｇｈ）が２サイクル続いている。
【００１７】
＜期間（５）〜（１１）＞においても、期間（１）から（４）の繰り返しとなる。なお、期間（１１）では、（ＩＮＴ、ＩＮＢ）＝（Ｈｉｇｈ、Ｌｏｗ）が３サイクル連続していている。
【００１８】
なお、プリエンファシスを制御する信号ＥＭＴ、ＥＭＢを入力信号ＩＮＴ、ＩＮＢから生成する論理回路はよく知られており、各種実装がある。例えば、ＥＭＴは、ＩＮＴに入力する現在ビットとその直前のビット（フリップフロップに保持される）に関して、
（現在ビット、直前ビット）＝（Ｈｉｇｈ、Ｌｏｗ）のとき、ＥＭＴ＝Ｈｉｇｈ、
（現在ビット、直前ビット）＝（Ｈｉｇｈ、Ｈｉｇｈ）のとき、ＥＭＴ＝Ｌｏｗ、
（現在ビット、直前ビット）＝（Ｌｏｗ、Ｈｉｇｈ）のとき、ＥＭＴ＝Ｌｏｗ、
（現在ビット、直前ビット）＝（Ｌｏｗ、Ｌｏｗ）のとき、ＥＭＴ＝Ｈｉｇｈ、
となる（直前ビットの反転値）。ＥＭＢはＥＴＭの相補信号である。
【００１９】
図５に示した出力回路は、ＶＣＭ変動を抑制する機能を具備していないため、上記したように、トランジション・ビットとデエンファシス・ビット間でコモンモード電圧（ＶＣＭ）に不一致が生じＶＣＭの変動が大きくなる（劣化する）場合がある。すなわち、高電源電圧化、小出力振幅化等の仕様の変更を行わないと、標準インターフェース規格（例えばＰＣＩ−Ｅｘｐｒｅｓｓ／Ｓｅｒｉａｌ−ＡＴＡ／ＣＥＩ）を逸脱する可能性がある。図１０に示したように、ＳＡＴＡ（Ｓｅｒｉａｌ−Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）では、ＡＣコモンモード電圧変動（Ｖｃｍａｃ）仕様は５０ｍＶｐｐに規定されている。
【００２０】
標準インターフェース規格に対応した出力回路は、低消費電力化のために、低電源電圧で動作することが要求される。図５の回路において、低い電源電圧で、ＰＣＩ−Ｅｘｐｒｅｓｓのように大きな差動出力振幅（８００ｍＶ以上、１２００ｍＶ以下）を実現しようとしたとき、トランジション・ビットとデエンファシス・ビット間のコモンモード電圧（ＶＣＭ）の変動が大きくなる。ＶＣＭの変動が大となると、差動出力端子ＯＵＴＴ、ＯＵＴＢからの差動信号を受信する受信回路（差動受信回路）の入力における遅延が変動し、この遅延変動はジッタとなり、受信回路が受信可能な時間区間が減少し、ジッタ耐性が低くなる。
【００２１】
図８は、帰還回路を用いＶＣＭを安定化させる一般的な回路構成を示す図である。図８を参照すると、ドライバメインバッファ１０’、プリエンファシスバッファ２０’、ＶＣＭ帰還部２１を備えている。ドライバメインバッファ１０’は、図５の構成において、ＮＭＯＳトランジスタＮ１、Ｎ２のドレインに一端が接続された抵抗素子（負荷抵抗素子）Ｒ１、Ｒ２の他端を共通接続し、その共通接続点と高位側電源ＶＤＤ間に、ＰＭＯＳトランジスタＰ１を備えている。ＶＣＭ帰還部２１は、プリエンファシスバッファ２０’において、ＯＵＴＴとＯＵＴＢの中点電圧ＣＯＭ（ＯＵＴＴとＯＵＴＢ間の抵抗素子Ｒ３とＲ４の接続点電圧）を非反転入力に入力し、コモンモード基準電圧（ＶＣＭＲＥＦ）を反転入力に入力し、出力をＰＭＯＳトランジスタＰ１のゲートに接続したオペアンプ（ＯＰＡＭＰ）を備えている。オペアンプ（ＯＰＡＭＰ）は中点電圧（コモンモード電圧）（ＣＯＭ）がＶＣＭＲＥＦと一致するように、ＰＭＯＳトランジスタＰ１のゲート電圧を制御し、ＰＭＯＳトランジスタＰ１のドレイン電圧ＶＤ１（負荷抵抗素子Ｒ１、Ｒ２の接続点の電圧）を調整することで、コモンモード電圧（ＣＯＭ）に帰還がかかる。このＶＣＭの安定化方法では、その追従スピードは、オペアンプ（ＯＰＡＭＰ）とＰＭＯＳトランジスタＰ１を含む帰還回路の追従スピードに依存する。このため、図８の回路は、例えば数十ＭＨｚ程度以下のＶＣＭ変動に対しては、有効であるが、ＰＣＩ−Ｅｘｐｒｅｓｓ／Ｓｅｒｉａｌ−ＡＴＡ／ＣＥＩなどの標準インターフェースにおける、トランジション・ビットとデエンファシス・ビット間のＶＣＭ変動のような、１ＧＨｚを超える高速なＶＣＭ変動には追従できず、対応不可能である。
【００２２】
特許文献１では、そのＦｉｇ．４に示すように、図５の回路のプリエンファシスバッファのＮＭＯＳトランジスタＮ３、Ｎ４のドレインに、ドレインがそれぞれ接続された二つのＰＭＯＳトランジスタを備え、これら二つのＰＭＯＳトランジスタの共通接続されたソースと電源ＶＤＤ間に第３のＰＭＯＳトランジスタを備え、デエンファシス・ビットのコモンモード電圧ＶＣＭの変動を補償している。この場合、トランジスタが縦積み４段となり、低電源電圧には不向きである。またＰＭＯＳトランジスタが抵抗素子Ｒ１、Ｒ２と並列接続となるため、ＤＣインピーダンスが低下する。
【００２３】
図９に、特許文献２に開示されている出力回路（電流モード論理ドライバ）の構成を示す。なお、図９は、特許文献２の図５の構成に基づいて作成したものである。図９において、ドライバメインバッファ１０、プリエンファシスバッファ２０は、図５の構成と同一である。図９に示すように、高位側電源ＶＤＤとＯＵＴＴ間にＶＣＭプルアップ機構の電流源Ｉｐｕ、ＯＵＴＴと低位側電源ＶＳＳ間にＶＣＭプルダウン機構の電流源Ｉｐｄを備え、高位側電源ＶＤＤとＯＵＴＢ間にＶＣＭプルアップ機構の電流源Ｉｐｕ、ＯＵＴＢと低位側電源ＶＳＳ間にＶＣＭプルダウン機構のＩｐｄを備えたレベルシフト機構を備えている。出力回路の差動出力端子ＯＵＴＴ、ＯＵＴＢ間に接続された抵抗素子Ｒ３は、負荷抵抗である。
【００２４】
以下では、考察を簡単にするため、プリエンファシスバッファ２０が動作していない状態（したがってＮＭＯＳトランジスタＮ３とＮＭＯＳトランジスタＮ４はともにＯＦＦ）であるものとする。ＮＭＯＳトランジスタＮ１がＯＮ、ＮＭＯＳトランジスタＮ２がＯＦＦしているものとする。回路の電流経路はＩ１とＩ２の２系統あり、電流値は抵抗素子Ｒ１、Ｒ２、Ｒ３の比によって決定される。このとき、出力端子ＯＵＴＴは、Ｈｉｇｈレベル（ＶＯＨ）を出力しており、そのレベルは、
ＶＯＨ＝ＶＤＤ−Ｉ２×Ｒ２
である。
【００２５】
一方、出力端子ＯＵＴＢはＬｏｗレベル（ＶＯＬ）を出力しており、
ＶＯＬ＝ＶＤＤ−Ｉ１×Ｒ１
である。
【００２６】
コモンモード電圧（ＶＣＭ）は、
ＶＣＭ＝（ＶＯＨ＋ＶＯＬ）／２
＝ＶＤＤ−（Ｉ１×Ｒ１＋Ｉ２×Ｒ２）／２
で表される。
【００２７】
コモンモード電圧（ＶＣＭ）を上昇させたいときには、差動出力端子（ＯＵＴＴ、ＯＵＴＢ）と電源ＶＤＤ間に接続されたＶＣＭプルアップ機構の二つの定電流源ＩｐｕをともにＯＮさせ、差動出力端子（ＯＵＴＴ、ＯＵＴＢ）とＧＮＤ（ＶＳＳ）間に接続されたＶＣＭプルダウン機構の二つの定電流源ＩｐｄをＯＦＦさせる。
【００２８】
このとき、出力Ｈｉｇｈレベルは、
ＶＯＨ＝ＶＤＤ−（Ｉ２−Ｉｐｕ）×Ｒ２、
出力Ｌｏｗレベルは、
ＶＯＬ＝ＶＤＤ−（Ｉ１−Ｉｐｕ）×Ｒ１
である。
【００２９】
コモンモード電圧（ＶＣＭ）は、
ＶＣＭ＝（ＶＯＨ＋ＶＯＬ）／２
＝ＶＤＤ−（Ｉ１×Ｒ１＋Ｉ２×Ｒ２）／２＋Ｉｐｕ×（Ｒ１＋Ｒ２）／２
であり、Ｉｐｕ×（Ｒ１＋Ｒ２）／２分、ＶＣＭの電位が上昇する。
【００３０】
コモンモード電圧（ＶＣＭ）を低下させたいときには、差動出力端子（ＯＵＴＴ、ＯＵＴＢ）と電源（ＶＤＤ）間に接続されたＶＣＭプルアップ機構の二つの定電流源ＩｐｕをＯＦＦさせ、差動出力端子（ＯＵＴＴ、ＯＵＴＢ）とＧＮＤ（ＶＳＳ）間に接続されたＶＣＭプルダウン機構の二つの定電流源ＩｐｄをＯＮさせる。このとき、出力Ｈｉｇｈレベルは、
ＶＯＨ＝ＶＤＤ−（Ｉ２＋Ｉｐｄ）×Ｒ２、
出力Ｌｏｗレベルは、
ＶＯＬ＝ＶＤＤ−（Ｉ１＋Ｉｐｄ）×Ｒ１
である。
【００３１】
コモンモード電圧（ＶＣＭ）は、
ＶＣＭ＝（ＶＯＨ＋ＶＯＬ）／２
＝ＶＤＤ−（Ｉ１×Ｒ１＋Ｉ１×Ｒ２）／２−Ｉｐｄ×（Ｒ１＋Ｒ２）／２
であり、Ｉｐｄ×（Ｒ１＋Ｒ２）／２分、ＶＣＭの電位は低下する。
【００３２】
このように、出力端子（ＯＵＴＴ、ＯＵＴＢ）と電源（ＶＤＤ）間に接続されたＶＣＭプルアップ機構の定電流源Ｉｐｕと出力端子（ＯＵＴＴ、ＯＵＴＢ）とＧＮＤ（ＶＳＳ）間に接続されたＶＣＭプルダウン機構の定電流源Ｉｐｄの電流値を制御することで、ＶＣＭを調整できる。
【先行技術文献】
【特許文献】
【００３３】
【特許文献１】米国特許出願公開第２００８／０００１６３０号明細書（ＵＳ２００８／０００１６３０Ａ１）
【特許文献２】特開２００４−３５０２７２号公報
【発明の概要】
【発明が解決しようとする課題】
【００３４】
以下に本発明による関連技術の分析を与える。
【００３５】
図９に示した出力回路は、プリエンファシスがかかったトランジション・ビットの出力波形とデエンファシス・ビットの出力波形の両方のコモンモード電圧（ＶＣＭ）を調整するものである。また図９に示した出力回路においては、差動出力ＯＵＴＴ／ＯＵＴＢにそれぞれＶＣＭプルアップ機構の二つの定電流源Ｉｐｕを構成するＰＭＯＳトランジスタと、ＶＣＭプルダウン機構の定電流源トランジスタが接続されている。低消費電力化を実現するために、低電圧化した場合（電源電圧ＶＤＤを低くした場合）、図９の構成のように、コモンモード電圧（ＶＣＭ）を単純に引き上げるだけでは、限界が生じ、トランジション・ビットとデエンファシス・ビット間のコモンモード電圧（ＶＣＭ）のずれは解消されない。このため、デエンファシス・ビット時にだけ、コモンモード電圧（ＶＣＭ）を調整できる機能が必要となる（本発明者による分析結果）。
【００３６】
定電流源トランジスタは、理想的には出力インピーダンスは無限大であるが、実際にはインピーダンスは低くなり、さらに電源電圧が低くなると、高いインピーダンスを保つのは困難である。図９の回路において、出力端子ＯＵＴＴ、ＯＵＴＢに接続された定電流源の出力インピーダンスが低くなると、出力回路のインピーダンスが低くなり、標準インターフェース規格（ＰＣＩ−Ｅｘｐｒｅｓｓ／Ｓｅｒｉａｌ−ＡＴＡ／ＣＥＩ）を逸脱する可能性がある。
【００３７】
また、図９の回路においては、出力端子ＯＵＴＴ、ＯＵＴＢにそれぞれ定電流源が接続されている。この結果、出力端子ＯＵＴＴ、ＯＵＴＢに大きな拡散層容量が付くことによって高速動作への対応ができなくなる。
【００３８】
今回、上記課題の１つ又は複数を解決する手法を発明したので以下に提示する。
【課題を解決するための手段】
【００３９】
本発明によれば、入力信号の遷移時にプリエンファシスを施した出力信号を出力する出力回路であって、プリエンファシス状態から前記入力信号が変化しない場合のデエンファシス時に、前記出力信号にデエンファシスを施すトランジスタに流れる電流を絞り、前記出力信号のデエンファシス時の電圧のプリエンファシス時の電圧からの変化量を、縮減させる制御を行う回路を備えた出力回路（半導体装置）が提供される。
【発明の効果】
【００４０】
本発明によれば、回路構成の簡易化を図りながら、デエンファシス時における差動出力信号のコモンモード電圧のプリエンファシス時からの変動を抑制することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の動作を説明するタイミング図である。
【図３】本発明の一実施例の構成を示す図である。
【図４】本発明の一実施例におけるシミュレーション結果を示す図である。
【図５】第１の関連技術の構成を示す図である。
【図６】第１の関連技術の動作を説明するタイミング図である。
【図７】ＭＯＳトランジスタのドレイン・ソース電圧（Ｖｄｓ）とドレイン電流（Ｉｄ）の特性を示す図である。
【図８】第２の関連技術の構成を示す図である。
【図９】第３の関連技術の構成を示す図である。
【図１０】標準インターフェース規格のＡＣコモンモード電圧の仕様の一例を示す図である。
【発明を実施するための形態】
【００４２】
本発明の実施形態について以下に説明する。本発明に係る半導体装置の一態様（モード）において、出力回路は、第１のトランジスタ対を構成する第１、第２のトランジスタ（Ｎ１、Ｎ２）と、第２のトランジスタ対を構成する第３、第５のトランジスタ（Ｎ３、Ｎ５）と、第３のトランジスタ対を構成する第４、第６のトランジスタ（Ｎ４、Ｎ６）と、前記第１乃至第３のトランジスタ対と第１の電源（ＶＳＳ）間にそれぞれ接続され、第１乃至第３のトランジスタ対にそれぞれ定電流を供給する第１乃至第３の電流源（Ｎ１１、Ｎ１２、Ｎ１３）を備えている。
【００４３】
本発明において、第１、第２のトランジスタ（Ｎ１、Ｎ２）は、第１端子（ソース端子）が共通接続されて第１の電流源（トランジスタＮ１１）に接続され、制御端子（ゲート端子）が、相補の入力信号を入力する第１、第２の入力端子（ＩＮＴ、ＩＮＢ）にそれぞれ接続され、第２端子（ドレイン端子）がそれぞれ第１、第２の出力端子（ＯＵＴＢ、ＯＵＴＴ）に接続されている。
【００４４】
本発明において、第１の電流源（トランジスタＮ１１）は、第１端子（ソース端子）が第１の電源（ＶＳＳ）に接続され、第２端子（ドレイン端子）が、第１、第２のトランジスタ（Ｎ１、Ｎ２）の共通接続された第１端子（ソース端子）に接続され、制御端子（ゲート端子）にバイアス電圧（ＢＩＡＳ）を受ける。
【００４５】
本発明において、第１、第２の出力端子（ＯＵＴＢ、ＯＵＴＴ）と第２の電源（ＶＤＤ）の間には、第１、第２の抵抗素子（Ｒ１、Ｒ２）がそれぞれ接続されている。
【００４６】
本発明において、第３、第５のトランジスタ（Ｎ３、Ｎ５）は、第１端子（ソース端子）が共通接続されて第２の電流源（トランジスタＮ１２）に接続され、制御端子が、プリエンファシスを制御する制御信号を入力する第１の制御信号端子（ＥＭＴ）と第２の入力端子（ＩＮＢ）にそれぞれ接続され、第２端子（ドレイン端子）が、第１の出力端子（ＯＵＴＢ）と第３の抵抗素子（Ｒ３）の一端とにそれぞれ接続されている。第３の抵抗素子（Ｒ３）の他端は第２の電源（ＶＤＤ）に接続されている。
【００４７】
本発明において、第２の電流源（トランジスタＮ１２）は、第１端子（ソース端子）が第１の電源（ＶＳＳ）に接続され、第２端子（ドレイン端子）が、第３、第５のトランジスタ（Ｎ３、Ｎ５）の共通接続された第１端子（ソース端子）に接続され、制御端子（ゲート端子）にバイアス電圧（ＢＩＡＳ）を受ける。
【００４８】
本発明において、第４、第６のトランジスタ（Ｎ４、Ｎ６）は、第１端子（ソース端子）が共通接続されて第３の電流源（トランジスタＮ１３）に接続され、制御端子（ゲート端子）が、プリエンファシスを制御する前記制御信号の相補信号を入力する第２の制御信号端子（ＥＭＢ）と、第１の入力端子（ＩＮＴ）にそれぞれ接続され、第２端子（ドレイン端子）が、第２の出力端子（ＯＵＴＴ）と第３の抵抗素子（Ｒ３）の一端とにそれぞれ接続されている。
【００４９】
本発明において、第３の電流源（トランジスタＮ１３）は、第１端子（ソース端子）が第１の電源（ＶＳＳ）に接続され、第２端子（ドレイン端子）が、第４、第６のトランジスタ（Ｎ４、Ｎ６）の共通接続された第１端子（ソース端子）に接続され、制御端子（ゲート端子）にバイアス電圧（ＢＩＡＳ）を受ける。第１乃至第３の電流源（トランジスタＮ１１〜Ｎ１３）のバイアス電圧は共通とされる。本発明における動作の態様を説明する。
【００５０】
（１）ＩＮＴの直前のＬｏｗからＨｉｇｈへの遷移時（プリエンファシス時）
第１、第２の入力端子（ＩＮＴ、ＩＮＢ）が直前の（Ｌｏｗ、Ｈｉｇｈ）から（Ｈｉｇｈ、Ｌｏｗ）に遷移し、第１、第２の制御信号端子（ＥＭＴ、ＥＭＢ）＝（Ｈｉｇｈ、Ｌｏｗ）とされる。ＩＮＴ＝Ｈｉｇｈのため、第１、第６のトランジスタ（Ｎ１、Ｎ６）がともにＯＮ（導通）し、ＥＭＴ＝Ｈｉｇｈのため、第３のトランジスタ（Ｎ３）がＯＮ（導通）し、ＩＮＢ＝Ｌｏｗのため、第２のトランジスタ（Ｎ２）はＯＦＦ（非導通）し、ＥＭＢ＝Ｌｏｗのため、第４のトランジスタ（Ｎ４）はＯＦＦ（非導通）し、第１の出力端子（ＯＵＴＢ）はプリエンファシスがかかったＬｏｗ電圧（ＶＯＬＰ）、第２の出力端子（ＯＵＴＴ）はプリエンファシスがかかったＨｉｇｈ電圧（ＶＯＨＰ）となる。このとき、第２の出力端子（ＯＵＴＴ）のＨｉｇｈ電圧（ＶＯＨＰ）は第２の電源電圧（ＶＤＤ）とされる。第１の出力端子（ＯＵＴＢ）のＬｏｗ電圧（ＶＯＬＰ）は、導通状態の第１、第３のトランジスタ（Ｎ１、Ｎ３）にそれぞれ流れる電流の和による第１の抵抗（Ｒ１）の電圧降下相当分、第２の電源電圧（ＶＤＤ）から下った電圧とされる。
【００５１】
（２）ＩＮＴがＨｉｇｈを保持（デエンファシス時）
第１、第２の入力端子（ＩＮＴ、ＩＮＢ）が（Ｈｉｇｈ、Ｌｏｗ）のまま変化しない場合に、第１、第２の制御信号端子（ＥＭＴ、ＥＭＢ）は（Ｌｏｗ、Ｈｉｇｈ）に設定される。ＩＮＴ＝Ｈｉｇｈのため、第１、第６のトランジスタ（Ｎ１、Ｎ６）はＯＮ（導通状態）のままであり、ＩＮＢ＝Ｌｏｗのため、第５のトランジスタ（Ｎ５）はＯＦＦのままとされる。ＥＭＴ＝Ｌｏｗのため、第３のトランジスタ（Ｎ３）がＯＦＦし（非導通）、ＥＭＢ＝Ｈｉｇｈのため、第４のトランジスタ（Ｎ４）がＯＮ（導通）する。第４のトランジスタ（Ｎ４）と共通に第３の電流源（Ｎ１３）に接続された第６のトランジスタ（Ｎ６）がＯＮ状態であり、第６のトランジスタ（Ｎ６）と第４のトランジスタ（Ｎ４）に流れる電流の和は第３の電流源（Ｎ１３）の電流値とされる。したがって、第４のトランジスタ（Ｎ４）に流れる電流は、第３の電流源（Ｎ１３）の電流値から、第６のトランジスタ（Ｎ６）に流れる電流を差し引いた分の電流となる。第２の出力端子（ＯＵＴＴ）は、第４のトランジスタ（Ｎ４）に流れる電流による第２の抵抗（Ｒ２）の電圧降下分、第２の電源電圧（ＶＤＤ）から下がった電圧となり、これが、デエンファシス時のＨｉｇｈ電圧（ＶＯＨＤ）となる。
【００５２】
本発明によれば、デエンファシス時、第２の出力端子（ＯＵＴＴ）に接続された第４のトランジスタ（Ｎ４）に流れる電流値（デエンファシス用の回路電流）を、第３の電流源（Ｎ１３）の電流値から所定量差し引いた電流値に絞ることで、デエンファシス時の第２の出力端子（ＯＵＴＴ）のＨｉｇｈ電圧（ＶＯＨＤ）のプリエンファシス時のＨｉｇｈ電圧（ＶＯＨＰ）からの落ち込みを緩和している。
【００５３】
なお、デエンファシス時、第３のトランジスタ（Ｎ３）はＯＦＦとなり、第１の抵抗（Ｒ１）には、第１のトランジスタ（Ｎ１）に流れる電流のみが流れることになる。このため、第１の出力端子（ＯＵＴＢ）のＬｏｗ電圧（ＶＯＬＤ）は、プリエンファシス時のＬｏｗ電圧（ＶＯＬＰ）に対して高くなる。この結果、デエンファシス時の差動出力信号のコモンモード電圧ＶＣＭ（＝（ＶＯＤＨ＋ＶＯＤＬ）／２）は、プリエンファシス時のＶＣＭ（＝（ＶＯＨＰ＋ＶＯＬＰ）／２）とほぼ等しくなる。
【００５４】
（３）ＩＮＴの直前のＨｉｇｈからＬｏｗへの遷移時（プリエンファシス時）
第１、第２の入力端子（ＩＮＴ、ＩＮＢ）が（Ｈｉｇｈ、Ｌｏｗ）から（Ｌｏｗ、Ｈｉｇｈ）に遷移し、第１、第２の制御端子（ＥＭＴ、ＥＭＢ）が（Ｌｏｗ、Ｈｉｇｈ）となる。このとき、第２、第４、第５のトランジスタ（Ｎ２、Ｎ４、Ｎ５）がＯＮ（導通）し、第１、第３、第６のトランジスタ（Ｎ１、Ｎ３、Ｎ６）がＯＦＦ（非導通）し、第１、第２の出力端子（ＯＵＴＢ、ＯＵＴＴ）はそれぞれＨｉｇｈ、Ｌｏｗ側にプリエンファシスがかかった電圧（ＶＯＨＰ、ＶＯＬＰ）となる。第１の出力端子（ＯＵＴＢ）のＨｉｇｈ電圧は第２電源電圧（ＶＤＤ）となり、第２の出力端子（ＯＵＴＴ）のＬｏｗ電圧（ＶＯＬＰ）は、第２の電源電圧（ＶＤＤ）から、第２、第４のトランジスタ（Ｎ２、Ｎ４）に流れる電流の和による第２抵抗（Ｒ２）の電圧降下分、差し引いた電圧となる。
【００５５】
（４）ＩＮＴがＬｏｗを保持（デエンファシス時）
第１、第２の入力端子（ＩＮＴ、ＩＮＢ）が（Ｌｏｗ、Ｈｉｇｈ）のまま変化しない場合に、第１、第２の制御端子（ＥＭＴ、ＥＭＢ）は（Ｈｉｇｈ、Ｌｏｗ）に設定される。ＩＮＢ＝Ｈｉｇｈのため、第２、第５のトランジスタ（Ｎ２、Ｎ５）はＯＮ（導通状態）、ＩＮＴ＝Ｌｏｗのため、第１、６のトランジスタ（Ｎ１、Ｎ６）はＯＦＦのままであるが、ＥＭＢ＝Ｌｏｗより、第４のトランジスタ（Ｎ４）がＯＦＦし（非導通）、ＥＭＴ＝Ｈｉｇｈより、第３のトランジスタ（Ｎ３）がＯＮ（導通）する。第５のトランジスタ（Ｎ５）と共通に第２の電流源（Ｎ１２）に接続された第３のトランジスタ（Ｎ３）がＯＮ状態であり、第５のトランジスタ（Ｎ５）と第３のトランジスタ（Ｎ３）に流れる電流の和は第２の電流源（Ｎ１２）の電流値とされる。したがって、第３のトランジスタ（Ｎ３）に流れる電流は、第２の電流源（Ｎ１２）の電流値から、第５のトランジスタ（Ｎ５）に流れる電流を差し引いた分の電流となる。第１の出力端子（ＯＵＴＢ）は、第３のトランジスタ（Ｎ３）に流れる電流による第１の抵抗（Ｒ１）の電圧降下分、第２の電源電圧（ＶＤＤ）から下がった電位となり、これが、デエンファシス時のＨｉｇｈ電圧（ＶＯＨＤ）となる。
【００５６】
本発明によれば、デエンファシス時、第１の出力端子（ＯＵＴＢ）に接続された第３のトランジスタ（Ｎ３）に流れる電流値を、第２の電流源（Ｎ１２）の電流値から所定値差し引いた電流に絞ることで、デエンファシス時の第１の出力端子（ＯＵＴＢ）のＨｉｇｈ電圧（ＶＯＨＤ）の落ち込みを緩和している。
【００５７】
なお、デエンファシス時、第４のトランジスタ（Ｎ４）がＯＦＦとなり、第２の抵抗（Ｒ２）には、第２のトランジスタ（Ｎ２）に流れる電流のみが流れることになるため、第２の出力端子（ＯＵＴＴ）のＬｏｗ電圧（ＶＯＬＤ）は、プリエンファシス時のＬｏｗ電圧（ＶＯＬＰ）に対して高くなる。
【００５８】
この結果、デエンファシス時におけるＶＣＭ（＝（ＶＯＤＨ＋ＶＯＤＬ）／２）の、プリエンファシス時のＶＣＭ（＝（ＶＯＨＰ＋ＶＯＬＰ）／２）に近づける、あるいは等しくすることができる。このように、本発明によれば、簡易な構成により、デエンファシス時における差動出力信号のコモンモード電圧のプリエンファシス時からの変動を抑制し、低電圧化、高速動作への対応を可能としている。以下実施例に即して説明する。
【００５９】
＜実施例１＞
図１は、本発明の一実施例の構成を示す図である。図１を参照すると、本実施例に係るプリエンファシス機能を備えた回路は、ドライバメインバッファ１０と、プリエンファシスバッファ２０と、デエンファシスレベル制御部３０と、を備えている。図１の構成は、半導体装置の出力回路として機能する（図１において、半導体装置の他の内部回路等は発明の主題に関係しないため省略されている）。
【００６０】
ドライバメインバッファ１０は、ソースが電源ＶＳＳに接続されゲートにバイアス電圧ＢＩＡＳを受けるＮＭＯＳトランジスタＮ１１と、ゲートが第１の入力端子ＩＮＴと、第２入力端子ＩＮＢにそれぞれ接続され、ソースが共通接続されＮＭＯＳトランジスタＮ１１のドレインに接続され、ドレインが第１、第２の抵抗素子Ｒ１、Ｒ２を介して高位側電源ＶＤＤに接続され差動対をなすＮＭＯＳトランジスタＮ１、Ｎ２を備えている。第１の抵抗素子Ｒ１とＮＭＯＳトランジスタＮ１のドレインの接続点は第１の出力端子ＯＵＴＢに接続され、第２の抵抗素子Ｒ２とＮＭＯＳトランジスタＮ２のドレインの接続点は第２の出力端子ＯＵＴＴに接続されている。
【００６１】
プリエンファシスバッファ２０は、ソースが低位側電源ＶＳＳに接続され、ゲートにバイアス電圧ＢＩＡＳを受けるＮＭＯＳトランジスタＮ１２と、ソースがＮＭＯＳトランジスタＮ１２のドレインに接続され、ゲートが第１の制御信号端子ＥＭＴに接続され、ドレインが第１の出力端子ＯＵＴＢに接続されたＮＭＯＳトランジスタＮ３と、ソースが低位側電源ＶＳＳに接続されゲートにバイアス電圧ＢＩＡＳを受けるＮＭＯＳトランジスタＮ１３と、ソースがＮＭＯＳトランジスタＮ１３のドレインに接続され、ゲートが第２の制御端子ＥＭＢに接続され、ドレインが第２の出力端子ＯＵＴＴに接続されたＮＭＯＳトランジスタＮ４と、を備えている。
【００６２】
デエンファシスレベル制御部３０は、ソースがＮＭＯＳトランジスタＮ３のソースと共通接続されてＮＭＯＳトランジスタＮ１２のドレインに接続され、ゲートが第２の入力端子ＩＮＢに接続されたＮＭＯＳトランジスタＮ５と、ソースがＮＭＯＳトランジスタＮ４のソースと共通接続されてＮＭＯＳトランジスタＮ１３のドレインに接続され、ゲートが第１の入力端子ＩＮＴに接続され、ドレインが、ＮＭＯＳトランジスタＮ５のドレインに接続されたＮＭＯＳトランジスタＮ６と、ＮＭＯＳトランジスタＮ５、Ｎ６のドレインの接続点と高位側電源ＶＤＤ間に接続された第３の抵抗素子Ｒ３を備えている。
【００６３】
なお、図１において、参照符号１０、２０、３０で囲んだ回路ブロックは、単に、説明の便宜上、回路を分割したものであり、回路ブロック名、分割の仕方等は、図１の例に制限されるものでないことは勿論である。
【００６４】
図２は、本実施例のタイミング波形を示す図である。図２には、端子ＩＮＴ、ＩＮＢ、ＥＭＴ、ＥＭＢ、ＯＵＴＢ、ＶＣＭ（コモンモード電圧）、端子ＯＵＴＴの電圧波形と、ＮＭＯＳトランジスタＮ１乃至Ｎ６のＯＮ（導通）、ＯＦＦ（非導通）の状態が示されている。また、図２において、ＩＮＴの上の（１）〜（１１）はタイミング期間を表している。
【００６５】
＜期間（１）＞
（ＩＮＴ、ＩＮＢ）が（Ｌｏｗ、Ｈｉｇｈ）から（Ｈｉｇｈ、Ｌｏｗ）に遷移し、図６と同様、（ＥＭＴ、ＥＭＢ）＝（Ｈｉｇｈ、Ｌｏｗ）とされる。このとき、ドライバメインバッファ１０のＮＭＯＳトランジスタＮ１がＯＮし、プリエンファシスバッファ２０のＮＭＯＳトランジスタＮ３がＯＮする。一方、ドライバメインバッファ１０のＮＭＯＳトランジスタＮ２がＯＦＦし、プリエンファシスバッファ２０のＮＭＯＳトランジスタＮ４はＯＦＦする。デエンファシスレベル制御部３０のＮＭＯＳトランジスタＮ６はＯＮし、高位側電源ＶＤＤから第３の抵抗素子Ｒ３を介しＮＭＯＳトランジスタＮ６、ＮＭＯＳトランジスタＮ１２を介してＶＳＳに電流が流れる。また、このとき、デエンファシスレベル制御部３０のＮＭＯＳトランジスタＮ５はＯＦＦしている。したがって、ＮＭＯＳトランジスタＮ５には高位側電源ＶＤＤから抵抗素子Ｒ３を介しての電流は流れない。すなわち、期間（１）のプリエンファシス時、デエンファシスレベル制御部３０のＮＮＭＯＳトランジスタＮ５、Ｎ６は、回路動作に、影響は与えない。ＯＵＴＢはＬｏｗ電圧ＶＯＬＰ、ＯＵＴＴはＨｉｇｈ電圧ＶＯＨＰとなる。ＮＭＯＳトランジスタＮ１、Ｎ３のドレイン電流をＩ１、Ｉ３とすると、ＶＯＬＰ＝ＶＤＤ−Ｒ１×（Ｉ１＋Ｉ３）となる。ＯＵＴＴのＨｉｇｈ電圧ＶＯＨＰは、ＮＭＯＳトランジスタＮ２、Ｎ４がＯＦＦであるため、電源電圧ＶＤＤとなる。
【００６６】
＜期間（２）＞
（ＩＮＴ、ＩＮＢ）が（Ｈｉｇｈ、Ｌｏｗ）とされ、図６と同様、（ＥＭＴ、ＥＭＢ）＝（Ｌｏｗ、Ｈｉｇｈ）とされる。ドライバメインバッファ１０のＮＭＯＳトランジスタＮ１がＯＮ状態、ＮＭＯＳトランジスタＮ２がＯＦＦ状態をそれぞれ保持し、プリエンファシスバッファ２０のＮＭＯＳトランジスタＮ３がＯＦＦし、ＮＭＯＳトランジスタＮ４がＯＮし、ＯＵＴＴ、ＯＵＴＢは、それぞれ、デエンファシスされたＨｉｇｈ電圧ＶＯＨＤ、Ｌｏｗ電圧ＶＯＬＤとなる。
【００６７】
期間（２）において、期間（１）と同様、デエンファシスレベル制御部３０のＮＭＯＳトランジスタＮ６はＯＮし、ＮＭＯＳトランジスタＮ５はＯＦＦしている。すなわち、デエンファシス時、ＮＭＯＳトランジスタＮ３、Ｎ５のトランジスタ対はともにＯＦＦし、ＮＭＯＳトランジスタＮ４、Ｎ６のトランジスタ対はともにＯＮする。高位側電源ＶＤＤから第３の抵抗素子Ｒ３を介しＮＭＯＳトランジスタＮ６、ＮＭＯＳトランジスタＮ１２を介して低位側電源ＶＳＳに電流が流れる。
【００６８】
図５に示した関連技術の回路の場合、期間（２）では、ＯＵＴＴにドレインが接続されたＮＭＯＳトランジスタＮ４がＯＮし、電流源トランジスタＮ１２のドレイン・ノードＶＳ２の電圧がＶａからＶｂに上がり（図６参照）、ＮＭＯＳトランジスタＮ４のドレイン電流（デエンファシス回路電流）が増大し、この結果、抵抗素子Ｒ２の電圧降下が増大し、ＯＵＴＴのＨｉｇｈ電圧（ＶＯＨＤ）の落ち込みが増大し、コモンモード電圧ＶＣＭがプリエンファシス時の値から低下していた。
【００６９】
これに対し、本実施例によれば、デエンファシスレベル制御部３０では、ＯＵＴＴに接続されたＮＭＯＳトランジスタＮ４とソース結合されたＮＭＯＳトランジスタＮ６が抵抗素子Ｒ３を介して高位側電源ＶＤＤに接続されており、期間（２）のデエンファシス時、ＮＭＯＳトランジスタＮ４、Ｎ６がともにＯＮすることで、ＮＭＯＳトランジスタＮ６により電源ＶＳＳ側に電流を流し、抵抗素子Ｒ２に流れるデエンファシス電流（ＮＭＯＳトランジスタＮ４のドレイン電流）の値を絞り、これにより、デエンファシス時のＯＵＴＴのＨｉｇｈ電圧（ＶＯＨＤ）の低下を抑制し、コモンモード電圧ＶＣＭの低下を抑制している。
【００７０】
なお、抵抗素子Ｒ３の抵抗値を大とすると、期間（２）において、ＯＮ状態のＮＭＯＳトランジスタＮ６に流れる電流による抵抗素子Ｒ３の電圧降下が増大し、ＮＭＯＳトランジスタＮ１３（電流源）のドレイン・ノードＶＳ３が低くなり、ＮＭＯＳトランジスタＮ１３に流れる電流が減少する。このため、ＮＭＯＳトランジスタＮ４のドレイン電流が減少し、ＯＵＴＴのデエンファシス時のＨｉｇｈ電圧（ＶＯＨＤ）のプリエンファシス時のＶＯＨＰからの変化量（落ち込み量）はさらに減少する。なお、期間（２）では、ＮＭＯＳトランジスタＮ３はＯＦＦし、ＯＵＴＢはＯＮ状態のＮＭＯＳトランジスタＮ１に流れる電流（Ｉ１）によってＬｏｗ電圧（ＶＯＬＤ）とされる。ＶＯＬＤ＝ＶＤＤ−Ｒ１×Ｉ１となる。期間（１）のＯＵＴＢのＬｏｗ電圧ＶＯＬＰ（＝ＶＤＤ−Ｒ１×（Ｉ１＋Ｉ３））よりも高くなる。
【００７１】
＜期間（３）＞
（ＩＮＴ、ＩＮＢ）が（Ｈｉｇｈ、Ｌｏｗ）から（Ｌｏｗ、Ｈｉｇｈ）に遷移し、図６と同様、（ＥＭＴ、ＥＭＢ）＝（Ｌｏｗ、Ｈｉｇｈ）となると、ドライバメインバッファ１０のＮＭＯＳトランジスタＮ２がＯＮし、プリエンファシスバッファ２０のＮＭＯＳトランジスタＮ４がＯＮする。ドライバメインバッファ１０のＮＭＯＳトランジスタＮ１がＯＦＦし、プリエンファシスバッファ２０のＮＭＯＳトランジスタＮ３がＯＦＦする。ＯＵＴＴは、ＯＮ状態のＮＭＯＳトランジスタＮ２、Ｎ４に流れる電流の和（電流源Ｎ１１、Ｎ１３の電流の和）による抵抗素子Ｒ２の電圧降下分、電源電圧ＶＤＤから降下したＬｏｗ電圧ＶＯＬＰとなる。ＮＭＯＳトランジスタＮ２、Ｎ４に流れるドレイン電流をＩ２、Ｉ４とすると、ＶＯＬＰ＝ＶＤＤ−Ｒ２×（Ｉ２＋Ｉ４）となる。ＯＵＴＢは、トランジスタＮ１、Ｎ３がＯＦＦのため、Ｈｉｇｈ電圧ＶＯＨＰ（＝電源電圧ＶＤＤ）とされる。
【００７２】
このとき、デエンファシスレベル制御部３０のＮＭＯＳトランジスタＮ５がＯＮし、ＮＭＯＳトランジスタＮ６がＯＦＦする。ＮＭＯＳトランジスタＮ５がＯＮし、抵抗素子Ｒ３を介し高位側電源ＶＤＤから電流が流れる。ＮＭＯＳトランジスタＮ４とソース結合してたＮＭＯＳトランジスタＮ６はＯＦＦしているため、高位側電源ＶＤＤから電流は流れず、ＮＭＯＳトランジスタＮ５、Ｎ６は、回路動作に影響しない。期間（３）のコモンモード電圧ＶＣＭは期間（１）の値と同一、したがって、期間（２）と同等である。
【００７３】
＜期間（４）＞
（ＩＮＴ、ＩＮＢ）が（Ｌｏｗ、Ｈｉｇｈ）のまま変化しない場合に、図６と同様、（ＥＭＴ、ＥＭＢ）は（Ｈｉｇｈ、Ｌｏｗ）に設定される。ＮＭＯＳトランジスタＮ２がＯＮし、ＮＭＯＳトランジスタＮ４がＯＦＦし、ＮＭＯＳトランジスタＮ１がＯＦＦし、ＮＭＯＳトランジスタＮ３がＯＮする。ＯＵＴＴ、ＯＵＴＢは、デエンファシスされた波形となる。期間（４）のデエンファシス時、ＮＭＯＳトランジスタＮ３、Ｎ５のトランジスタ対はともにＯＮし、ＮＭＯＳトランジスタＮ４、Ｎ６のトランジスタ対はともにＯＦＦしている。
【００７４】
図５の回路の場合、期間（４）では、ＯＵＴＢにドレインが接続されたＮＭＯＳトランジスタＮ３がＯＮし、電流源トランジスタＮ１２のドレイン・ノードＶＳ２の電圧がＶａからＶｂに上がり（図６参照）、ＮＭＯＳトランジスタＮ３のドレイン電流（デエンファシス電流）が増大し、この結果、抵抗素子Ｒ１の電圧降下が増大し、ＯＵＴＢのＨｉｇｈ電圧（ＶＯＨＤ）の落ち込みが増大し、このため、コモンモード電圧ＶＣＭがプリエンファシス時の値から低下していた。
【００７５】
これに対し、本実施例によれば、デエンファシスレベル制御部３０では、ＯＵＴＢに接続されたＮＭＯＳトランジスタＮ３とソース結合されたＮＭＯＳトランジスタＮ５が高位側電源ＶＤＤに接続されており、ＮＭＯＳトランジスタＮ３、Ｎ５がともにＯＮすることで、ＮＭＯＳトランジスタＮ５により電源側に電流を流し、ＮＭＯＳトランジスタＮ３に流れる電流（ドレイン電流）を小さくし、デエンファシス時に抵抗素子Ｒ１に流れる電流値を小さくし、デエンファシス時のＯＵＴＢのＨｉｇｈ電圧（ＶＯＨＤ）の低下を抑制し、コモンモード電圧ＶＣＭの低下を抑制している。
【００７６】
なお、抵抗素子Ｒ３の抵抗値を大きくすると、ＯＮ状態のＮＭＯＳトランジスタＮ５に流れる電流による抵抗素子Ｒ３の電圧降下が増大し、ＮＭＯＳトランジスタＮ１２のドレイン・ノードＶＳ２がより低くなり、ＮＭＯＳトランジスタＮ１２の電流が減少する。このため、ＮＭＯＳトランジスタＮ３のドレイン電流がさらに減少し、ＯＵＴＢのＨｉｇｈ電圧（ＶＯＨＤ）のＶＯＨＰからの落ち込み量はさらに減少する。なお、期間（４）では、ＮＭＯＳトランジスタＮ４はＯＦＦし、ＯＵＴＴは、ＯＮ状態のＮＭＯＳトランジスタＮ２に流れる電流（Ｉ２）によってＬｏｗ電圧（ＶＯＬＤ）とされる。ＶＯＬＤ＝ＶＤＤ−Ｒ２×Ｉ２となる。期間（３）のＯＵＴＢのＬｏｗ電圧ＶＯＬＰ（＝ＶＤＤ−Ｒ２×（Ｉ２＋Ｉ４））よりも高くなる。なお、期間（４）では、（ＩＮＴ、ＩＮＢ）＝（Ｌｏｗ、Ｈｉｇｈ）が２サイクル続いている。
【００７７】
図２の期間（５）〜（１１）においても、期間（１）から（４）の繰り返しとなる。なお、期間（１１）では、（ＩＮＴ、ＩＮＢ）＝（Ｈｉｇｈ、Ｌｏｗ）が３サイクル連続していている。
【００７８】
＜実施例２＞
図３は、本発明の第２の実施例の構成を示す図である。図３（Ａ）を参照すると、本実施例は、図１の抵抗素子Ｒ３を、可変抵抗部３１で置き換えたものである。本実施例において、可変抵抗部３１は、複数の抵抗素子Ｒ３１、Ｒ３２、・・・、Ｒ３ｎ（ｎは任意の整数）と、抵抗素子Ｒ３１、Ｒ３２、・・・、Ｒ３ｎと高位側電源ＶＤＤ間にそれぞれ接続された複数のＰＭＯＳトランジスタＰ１１、Ｐ１２・・・、Ｐ１ｎを備え、ＰＭＯＳトランジスタのゲートに接続される制御信号ＳＷ１、ＳＷ２、・・・、ＳＷｎを制御することにより、抵抗値を任意の値に選択できる。図３（Ｂ）には、ｎ＝６とした場合の構成が示されている。抵抗素子Ｒ３１〜Ｒ３６と、ＰＭＯＳトランジスタＰ１１、Ｐ１２・・・、Ｐ１６を備えている。制御信号ＳＷ１〜ＳＷ６の１つ又は複数がＬｏｗのとき対応するＰＭＯＳトランジスタがＯＮし、対応する抵抗が並列接続される。抵抗素子Ｒ３１〜Ｒ３６の抵抗値が互いに異なる場合、合成抵抗値は、１つＯＮの場合（Ｒ３１〜Ｒ３６）から、６個のスイッチがＯＮの場合の並列合成抵抗素子Ｒ３は１／Ｒ３＝１／Ｒ３１＋１／Ｒ３２＋・・１／Ｒ３６まで６３個の値から選択できる。あるいは、抵抗素子Ｒ３１〜Ｒ３６の抵抗値が同一の場合、５種類の抵抗値が選択される。
【００７９】
これによって、ＰＣＩ−Ｅｘｐｒｅｓｓ／Ｓｅｒｉａｌ−ＡＴＡ／ＣＥＩなどの標準インターフェース規格で規定されるそれぞれ異なる出力振幅やＰｒｅ−ｅｍｐｈａｓｉｓ ｒａｔｉｏに応じた最適な抵抗値が選択可能となる。
【００８０】
図４は、本実施例の動作を説明する波形図であり、ＯＵＴＴ／ＯＵＴＢのデエンファシス時のＨｉｇｈ電位とコモンモード電圧ＶＣＭと抵抗素子Ｒ３の関係が模式的に示されている。抵抗素子Ｒ３の抵抗値を大とすると、デエンファシス時のＨｉｇｈ電圧（ＶＯＨＤ）は上昇し、コモンモード電圧ＶＣＭはプリエンファシス時と同一に近づくことがわかる。これは、前述したように、抵抗素子Ｒ３の抵抗値を大とした場合、例えばＯＮ状態のＮＭＯＳトランジスタＮ６に流れる電流による抵抗素子Ｒ３の電圧降下が増大し、トランジスタＮ１３のドレイン電圧が下がり、ＮＭＯＳトランジスタＮ４のドレイン電流が減少し（図７参照）、このため、ＯＵＴＴのＨｉｇｈ電圧ＶＯＨＤのＶＯＨＰからの落ち込み量が減少するためである。ＶＯＨＤが上昇すると、ＶＣＭ＝（ＶＯＨＤ＋ＶＯＬＤ）／２が上昇し、プリエンファシス時のＶＣＭに近づく。
【００８１】
本実施例の作用効果を以下に説明する。
【００８２】
本実施例によれば、デエンファシス時のコモンモード電圧（ＶＣＭ）の電圧レベルを、遷移ビット（Ｔｒａｎｓｉｔｉｏｎ ｂｉｔ）時のＶＣＭと同等となるように最適化することで、ＶＣＭの変動を低減し、標準インターフェース規格（ＰＣＩ−Ｅｘｐｒｅｓｓ／Ｓｅｒｉａｌ−ＡＴＡ／ＣＥＩ）のＶＣＭ変動仕様等に対応可能としている。
【００８３】
本実施例によれば、出力回路と同様のスピードで動作する差動対で構成しているため、値が変化する遷移ビット（Ｔｒａｎｓｉｔｉｏｎ ｂｉｔ）と、前のサイクルと値が変化しないデエンファシス・ビット間での高速なＶＣＭ変動に対しても、改善効果を発揮する。
【００８４】
さらに、本実施例によれば、図３に示した構成のように、可変抵抗部３１を備え、抵抗素子の抵抗値を外部から調整可能としておくことで、設計と実機でＶＣＭ変動に差が生じた場合でも、再設計することなく改善が可能である。
【００８５】
前述したように、高速標準インターフェース（ＰＣＩ−Ｅｘｐｒｅｓｓ／Ｓｅｒｉａｌ−ＡＴＡ／ＣＥＩ）の遷移ビット（Ｔｒａｎｓｉｔｉｏｎ ｂｉｔ）とデエンファシス・ビット間の高速なＶＣＭ変動に追従するためには、出力回路の出力データと同じスピードで、ＶＣＭ変動を抑制できる必要がある。一般的なＯＰＡＭＰを使用した追従スピードが遅い帰還回路（図８参照）によってＶＣＭを安定化させる構成とは異なり、本実施例においては、出力データと同じスピードで動作するトランジスタ対（Ｎ５、Ｎ６）を、プリエンファシスバッファ部（Ｎ３、Ｎ４）に追加する構成としたため、高速なＶＣＭ変動に追従できる。
【００８６】
また、本実施例によれば、デエンファシス・ビット時にのみ、電流を低減するように動作し、トランジション・ビット（Ｔｒａｎｓｉｔｉｏｎ ｂｉｔ）と同等のＶＣＭとなるように最適化することで、ＶＣＭ変動値を低減することが可能である。
【００８７】
さらに、本実施例によれば、入力信号として、例えばＥＭＴ、ＥＭＢ等、回路に既設の信号（従来の信号）をそのまま使用することができるため、追加制御回路等は必要としない。なお、この効果は、例として低電源電圧で大振幅のデエンファシス波形を出力させた場合のように、遷移ビットとデエンファシス・ビット間のＶＣＭが変動する構成の出力回路に有効である。
【００８８】
なお、図１、図３の実施例では、ＮＭＯＳトランジスタで構成した回路が示されているが、本発明においては、ＮＭＯＳトランジスタに制限されるものでなく、例えばＰＭＯＳトランジスタで構成してもよいことは勿論である。この場合、電流源を構成するＰＭＯＳトランジスタのソースがＶＤＤに接続され、抵抗素子Ｒ１、Ｒ２、Ｒ３はＰＭＯＳトランジスタのドレインとＶＳＳ間に接続されることになる。
【００８９】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００９０】
１０、１０’ ドライバメインバッファ
２０、２０’ プリエンファシスバッファ
２１ ＶＣＭ帰還部
３０ デエンファシスレベル制御部
３１ 可変抵抗部
４０ レベルシフト機構
【技術分野】
【０００１】
本発明は、出力回路に関し、特にプリエンファシス機能を含む出力回路と該出力回路を備えた半導体装置に関する。
【背景技術】
【０００２】
自集積回路の信号を他集積回路へ差動伝送路を介して送信する差動出力回路において、伝送路での損失等を考慮して出力信号にプリエンファシス（Ｐｒｅ−Ｅｍｐｈａｓｉｓ）をかけて伝送するのが一般的である。プリエンファシス機能を有する出力回路では出力する現在のビットデータが直前に出力したビットデータから変化した時に、プリエンファシスをかけ、変化無しのときはプリエンファシスをかけない。
【０００３】
プリエンファシス機能を有する差動出力回路において、直前のビットデータの値から遷移しプリエンファシスがかかったビットであるトランジション・ビット（Ｔｒａｎｓｉｔｉｏｎ ｂｉｔ）と、直前のビットデータの値から変化せずプリエンファシスがかかっていないビットであるデエンファシス・ビット（Ｄｅ−Ｅｍｐｈａｓｉｓ ｂｉｔ）間で、差動出力信号の中点電圧であるコモンモード電圧（ＶＣＭ）に不一致が生じる場合がある。トランジション・ビットと、デエンファシス・ビット間でコモンモード電圧（ＶＣＭ）の変動が大きいと、例えばＰＣＩ−Ｅｘｐｒｅｓｓ／Ｓｅｒｉａｌ−ＡＴＡ／ＣＥＩ等の標準インターフェース規格を逸脱する可能性がある。
【０００４】
図１０に、標準インターフェース規格のＡＣコモンモード電圧（Ｖｃｍａｃ;ＡＣ ｃｏｕｐｌｅｄ ｃｏｍｍｏｎ ｍｏｄｅ ｖｏｌｔａｇｅ（ＡＣ結合コモンモード電圧））の仕様の一例を示す。これらの標準インターフェース規格に対応した出力回路は、低消費電力化のために低電源電圧での動作が要求される。低電源電圧でＰＣＩ−Ｅｘｐｒｅｓｓのように大きな差動出力振幅（８００ｍＶ以上、１２００ｍＶ以下）を実現しようとしたとき、トランジション・ビットとデエンファシス・ビット間でのコモンモード電圧（ＶＣＭ）の不一致によるコモンモード電圧（ＶＣＭ）の変動が大きくなる傾向にある。このため、コモンモード電圧（ＶＣＭ）の変動の低減、抑制の必要性が増してくる。以下では、プリエンファシス機能を備えた出力回路（ＶＣＭの変動抑制機能無し）と、ＶＣＭの変動抑制機能を備えた出力回路の関連技術について順次説明を行う。
【０００５】
図５は、プリエンファシス機能を備えた出力回路の構成を示す図である（特許文献１参照）。図５を参照すると、出力回路は、ドライバメインバッファ１０と、プリエンファシスバッファ２０を備えている。ドライバメインバッファ１０は、ソースが低位側電源ＶＳＳ（ＶＳＳは例えばグランド電位）に接続され、ゲートにバイアス電圧ＢＩＡＳを受けるＮＭＯＳトランジスタ（電流源トランジスタ）Ｎ１１と、該電流源トランジスタＮ１１のドレインに共通接続されたソースが接続され、差動入力端子をなす第１、第２の入力端子ＩＮＴ、ＩＮＢにゲートがそれぞれ接続され、差動出力端子の第１の出力端子ＯＵＴＢ（逆相出力端子あるいは反転出力端子ともいう）、第２の出力端子ＯＵＴＴ（正相出力端子あるいは正転出力端子ともいう）にドレインがそれぞれ接続されたＮＭＯＳトランジスタＮ１、Ｎ２（差動対）と、ＯＵＴＢ、ＯＵＴＴ（すなわちＮＭＯＳトランジスタＮ１、Ｎ２のドレイン）と高位側電源ＶＤＤ間にそれぞれ接続された抵抗素子Ｒ１、Ｒ２と、を備えている。差動対をなすＮＭＯＳトランジスタＮ１、Ｎ２はサイズ、特性は互いに等しい。
【０００６】
プリエンファシスバッファ２０は、ソースが低位側電源ＶＳＳに接続され、ゲートにバイアス電圧ＢＩＡＳを受けるＮＭＯＳトランジスタ（電流源トランジスタ）Ｎ１２と、該電流源トランジスタＮ１２のドレインに共通接続されたソースが接続され、制御信号（エンファシス信号）を差動で入力する第１、第２の制御信号端子ＥＭＴ、ＥＭＢにゲートがそれぞれ接続され、第１、第２の出力端子ＯＵＴＢ、ＯＵＴＴにドレインがそれぞれ接続されたＮＭＯＳトランジスタＮ３、Ｎ４と、を備えている。差動対をなすＮＭＯＳトランジスタＮ３、Ｎ４はサイズ、特性が互いに等しい。なお、ＯＵＴＴ、ＯＵＴＢ、ＥＭＴ、ＥＭＢ等において、端子名、信号名の末尾のＴは正相（Ｔｒｕｅ）、Ｂは逆相（Ｂａｒ）を表す。
【０００７】
図６は、図５の回路の動作を説明するタイミングチャートである。図６のタイミングチャートは、図５の回路動作を説明するために、本願発明者により新たに作成されたものである。図６には、図５の端子ＩＮＴ、ＩＮＢ、端子ＥＭＴ、ＥＭＢ、端子ＯＵＴＢ、コモンモード電圧（ＶＣＭ）、端子ＯＵＴＴ、ＮＭＯＳトランジスタＮ１２のドレイン・ノードＶＳ２、ＮＭＯＳトランジスタＮ１１のドレイン・ノードＶＳ１の電圧波形と、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４のＯＮ（ＯＮ）、ＯＦＦ（ＯＦＦ）の状態が示されている。図６において、ＩＮＴの上の（１）〜（１１）はタイミング期間を表している。図５の回路動作の詳細を図６のタイミングチャートを参照して説明する。なお、以下では、端子名と該端子の信号名を共通に用いる。
【０００８】
＜期間（１）＞
（ＩＮＴ、ＩＮＢ）が直前の（Ｌｏｗ、Ｈｉｇｈ）から（Ｈｉｇｈ、Ｌｏｗ）に遷移した場合（トランジション・ビット）、（ＥＭＴ、ＥＭＢ）＝（Ｈｉｇｈ、Ｌｏｗ）とされる。ＮＭＯＳトランジスタＮ１、Ｎ３がＯＮ（導通）し、ＮＭＯＳトランジスタＮ２、Ｎ４がＯＦＦ（非導通）し、ＯＵＴＴ、ＯＵＴＢは、それぞれ、プリエンファシスがかかったＨｉｇｈ電圧ＶＯＨＰとＬｏｗ電圧ＶＯＬＰになる。ＯＵＴＴのＨｉｇｈ電圧ＶＯＨＰは例えば電源電圧ＶＤＤとされる。また、ＯＵＴＢのＬｏｗ電圧ＶＯＬＰは、ＮＭＯＳトランジスタＮ１、Ｎ３のドレイン電流をＩ１、Ｉ３とすると、
ＶＯＬＰ＝ＶＤＤ−Ｒ１×（Ｉ１＋Ｉ３）
で与えられる。
ここで、ＮＭＯＳトランジスタＮ２、Ｎ４がＯＦＦであることから、ＮＭＯＳトランジスタＮ１、Ｎ３のドレイン電流Ｉ１、Ｉ３は、それぞれ、電流源Ｎ１１、Ｎ１２の電流値となる。このように、ＯＵＴＢのＬｏｗ電圧ＶＯＬＰが低くなり、ＮＭＯＳトランジスタＮ１、Ｎ３がＯＮであるため、電流源トランジスタＮ１１のドレイン・ノードＶＳ１（ＮＭＯＳトランジスタＮ１、Ｎ２の共通接続されたソース・ノード）と、電流源トランジスタＮ１２のドレイン・ノードＶＳ２（ＮＭＯＳトランジスタＮ３、Ｎ４の共通接続されたソース・ノード）の電圧は低くなる。図６では、このときの電流源トランジスタＮ１２のドレイン電圧ＶＳ２はＶａとされる。
【０００９】
＜期間（２）＞
（ＩＮＴ、ＩＮＢ）＝（Ｈｉｇｈ、Ｌｏｗ）が（Ｈｉｇｈ、Ｌｏｗ）のまま変化しないビット（デエンファシス・ビット）の場合、（ＥＭＴ、ＥＭＢ）＝（Ｌｏｗ、Ｈｉｇｈ）に設定される。期間（２）において、ＮＭＯＳトランジスタＮ１はＯＮ、ＮＭＯＳトランジスタＮ２がＯＦＦのままであるが、ＥＭＴ＝Ｌｏｗのため、ＮＭＯＳトランジスタＮ３がＯＦＦし、ＥＭＢ＝Ｈｉｇｈのため、ＮＭＯＳトランジスタＮ４がＯＮし、（ＯＵＴＴ、ＯＵＴＢ）は、デエンファシスがかかった波形となる。ＯＵＴＢのデエンファシスのかかったＬｏｗ電圧ＶＯＬＤは、ＮＭＯＳトランジスタＮ３がＯＦＦのため、
ＶＯＬＤ＝ＶＤＤ−Ｒ１×Ｉ１
となる。すなわち、期間（２）のデエンファシスされたＯＵＴＢのＬｏｗ電圧ＶＯＬＤは、ＮＭＯＳトランジスタＮ１とＮ３がともにＯＮとされた期間（１）のプレエンファシスがかかったＯＵＴＢのＬｏｗ電圧ＶＯＬＰ（＝ＶＤＤ−Ｒ１×（Ｉ１＋Ｉ３））よりも、Ｒ１×Ｉ３分高くなる。
【００１０】
また、デエンファシスのかかったＯＵＴＴのＨｉｇｈ電圧ＶＯＨＤは、ＮＭＯＳトランジスタＮ４がＯＮのため、
ＶＯＨＰ＝ＶＤＤ−Ｒ２×Ｉ４
（Ｉ４はＮＭＯＳトランジスタＮ４のドレイン電流）
となる。すなわち、期間（２）のデエンファシスされたＯＵＴＴのＨｉｇｈ電圧ＶＯＨＤは、ＮＭＯＳトランジスタＮ２とＮ４がともにＯＦＦとされた期間（１）のプリエンファシスがかかったＨｉｇｈ電圧ＶＯＨＰ（＝ＶＤＤ）よりも、電圧Ｒ２×Ｉ４分、低くなる。
【００１１】
このように、プリエンファシスバッファ２０において、期間（１）では、ＮＭＯＳトランジスタＮ３がＯＮし、ＮＭＯＳトランジスタＮ４がＯＦＦしているのに対し、期間（２）では、ＮＭＯＳトランジスタＮ３がＯＦＦし、ＮＭＯＳトランジスタＮ４がＯＮする。Ｈｉｇｈ電圧ＶＯＨＤのＯＵＴＴにドレインが接続されたＮＭＯＳトランジスタＮ４がＯＮするため、期間（２）では、電流源トランジスタＮ１２のドレイン・ノードＶＳ２の電圧は、期間（１）のＶａからＶｂに上がる。
【００１２】
図７は、図５の回路のプリエンファシスバッファ２０の電流源トランジスタＮ１２のドレイン・ソース間電圧Ｖｄｓ（ｘ軸）とドレイン電流Ｉｄ（ｙ軸）の特性を示している。図７のＶｄｓ−Ｉｄ特性から、飽和領域で動作する電流源トランジスタＮ１２のドレイン・ノードＶＳ２の電圧（ドレイン・ソース間電圧）がＶａからＶｂに上がることによって、ＮＭＯＳトランジスタＮ１２のドレイン電流値ＩｄはＩａからＩｂにｄＩ分増加する。
【００１３】
このように、期間（２）においては、電流源トランジスタＮ１２のドレイン・ノードＶＳ２の電圧の上昇により、電流源トランジスタＮ１２のドレイン電流値が増大し、ＯＵＴＴ、トランジスタＮ４、トランジスタＮ１２のパスを流れる電流値が増大し、抵抗素子Ｒ２の電圧降下が増大し、デエンファシスのかかったＯＵＴＴのＨｉｇｈ電圧ＶＯＨＤが低下する。この結果、期間（２）におけるコモンモード電圧（ＶＣＭ）は、期間（１）におけるコモンモード電圧（ＶＣＭ）よりも低くなる。
【００１４】
＜期間（３）＞
（ＩＮＴ、ＩＮＢ）＝（Ｌｏｗ、Ｈｉｇｈ）に遷移し（トランジション・ビット）、（ＥＭＴ、ＥＭＢ）＝（Ｌｏｗ、Ｈｉｇｈ）とされる。ＩＮＴがＨｉｇｈからＬｏｗに遷移するため、ＮＭＯＳトランジスタＮ１がＯＦＦし、ＮＭＯＳトランジスタＮ２がＯＮする。またＥＭＴ＝Ｌｏｗのため、ＭＯＳトランジスタＮ３がＯＦＦし、ＥＭＢ＝Ｈｉｇｈのため、ＮＭＯＳトランジスタＮ４がＯＮする。ＯＵＴＴ、ＯＵＴＢはそれぞれプリエンファシスがかかったＬｏｗ電圧ＶＯＬＰ、Ｈｉｇｈ電圧ＶＯＨＰとなる。ＮＭＯＳトランジスタＮ２、Ｎ４のドレイン電流をＩ２、Ｉ４とすると、ＯＵＴＴのＶＯＬＰはＶＤＤ−Ｒ２×（Ｉ２＋Ｉ４）、ＯＵＴＢのＶＯＨＰはＶＤＤとなる。ＯＵＴＴ（電圧はＶＯＬＰ）にドレインが接続されたＮＭＯＳトランジスタＮ２、Ｎ４はＯＮ状態であるため、電流源トランジスタＮ１１、Ｎ１２のドレイン・ノードＶＳ１、ＶＳ２の電圧は低くなる。期間（３）では、電流源トランジスタＮ１２のドレイン・ノードＶＳ２の電圧は、期間（２）のＶｂからＶａに下がる。期間（３）におけるコモンモード電圧（ＶＣＭ）は、期間（１）におけるコモンモード電圧（ＶＣＭ）と実質的に等しい。
【００１５】
＜期間（４）＞
期間（４）では、期間（３）と同様、（ＩＮＴ、ＩＮＢ）＝（Ｌｏｗ、Ｈｉｇｈ）に保持され（デエンファシス・ビット）、（ＥＭＴ、ＥＭＢ）＝（Ｈｉｇｈ、Ｌｏｗ）とされる。期間（４）では、ＮＭＯＳトランジスタＮ１がＯＦＦ状態を保持し、ＮＭＯＳトランジスタＮ２がＯＮ状態を保持し、ＥＭＴ＝Ｈｉｇｈのため、ＮＭＯＳトランジスタＮ３がＯＮし、ＥＭＢ＝Ｌｏｗのため、ＮＭＯＳトランジスタＮ４がＯＦＦする。ＯＵＴＴ、ＯＵＴＢは、それぞれ、デエンファシスがかかったＬｏｗ電圧ＶＯＬＤと、Ｈｉｇｈ電圧ＶＯＨＤとなる。
【００１６】
プリエンファシスバッファ２０において、期間（３）では、ＮＭＯＳトランジスタＮ４がＯＮ、ＮＭＯＳトランジスタＮ３がＯＦＦしているのに対し、期間（４）では、ＮＭＯＳトランジスタＮ４がＯＦＦし、ＮＭＯＳトランジスタＮ３がＯＮする。Ｈｉｇｈ電圧ＶＯＨＤのＯＵＴＢにドレインが接続されたＮＭＯＳトランジスタＮ３がＯＮするため、期間（４）では、電流源トランジスタＮ１２のドレイン・ノードＶＳ２の電圧が、期間（３）のＶａからＶｂに上がる。期間（２）と同様の理由で、電流源トランジスタＮ１２のドレイン電流がｄＩ（図７参照）増加し、電流源トランジスタＮ１２のドレイン電流値の増大により、ＯＵＴＢ、トランジスタＮ３、トランジスタＮ１２のパスを流れる電流値が増大し、抵抗素子Ｒ２の電圧降下が増大し、デエンファシス・ビットのコモンモード電圧（ＶＣＭ）は、期間（３）のコモンモード電圧（ＶＣＭ）よりも低下する。なお、期間（４）では、（ＩＮＴ、ＩＮＢ）＝（Ｌｏｗ、Ｈｉｇｈ）が２サイクル続いている。
【００１７】
＜期間（５）〜（１１）＞においても、期間（１）から（４）の繰り返しとなる。なお、期間（１１）では、（ＩＮＴ、ＩＮＢ）＝（Ｈｉｇｈ、Ｌｏｗ）が３サイクル連続していている。
【００１８】
なお、プリエンファシスを制御する信号ＥＭＴ、ＥＭＢを入力信号ＩＮＴ、ＩＮＢから生成する論理回路はよく知られており、各種実装がある。例えば、ＥＭＴは、ＩＮＴに入力する現在ビットとその直前のビット（フリップフロップに保持される）に関して、
（現在ビット、直前ビット）＝（Ｈｉｇｈ、Ｌｏｗ）のとき、ＥＭＴ＝Ｈｉｇｈ、
（現在ビット、直前ビット）＝（Ｈｉｇｈ、Ｈｉｇｈ）のとき、ＥＭＴ＝Ｌｏｗ、
（現在ビット、直前ビット）＝（Ｌｏｗ、Ｈｉｇｈ）のとき、ＥＭＴ＝Ｌｏｗ、
（現在ビット、直前ビット）＝（Ｌｏｗ、Ｌｏｗ）のとき、ＥＭＴ＝Ｈｉｇｈ、
となる（直前ビットの反転値）。ＥＭＢはＥＴＭの相補信号である。
【００１９】
図５に示した出力回路は、ＶＣＭ変動を抑制する機能を具備していないため、上記したように、トランジション・ビットとデエンファシス・ビット間でコモンモード電圧（ＶＣＭ）に不一致が生じＶＣＭの変動が大きくなる（劣化する）場合がある。すなわち、高電源電圧化、小出力振幅化等の仕様の変更を行わないと、標準インターフェース規格（例えばＰＣＩ−Ｅｘｐｒｅｓｓ／Ｓｅｒｉａｌ−ＡＴＡ／ＣＥＩ）を逸脱する可能性がある。図１０に示したように、ＳＡＴＡ（Ｓｅｒｉａｌ−Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）では、ＡＣコモンモード電圧変動（Ｖｃｍａｃ）仕様は５０ｍＶｐｐに規定されている。
【００２０】
標準インターフェース規格に対応した出力回路は、低消費電力化のために、低電源電圧で動作することが要求される。図５の回路において、低い電源電圧で、ＰＣＩ−Ｅｘｐｒｅｓｓのように大きな差動出力振幅（８００ｍＶ以上、１２００ｍＶ以下）を実現しようとしたとき、トランジション・ビットとデエンファシス・ビット間のコモンモード電圧（ＶＣＭ）の変動が大きくなる。ＶＣＭの変動が大となると、差動出力端子ＯＵＴＴ、ＯＵＴＢからの差動信号を受信する受信回路（差動受信回路）の入力における遅延が変動し、この遅延変動はジッタとなり、受信回路が受信可能な時間区間が減少し、ジッタ耐性が低くなる。
【００２１】
図８は、帰還回路を用いＶＣＭを安定化させる一般的な回路構成を示す図である。図８を参照すると、ドライバメインバッファ１０’、プリエンファシスバッファ２０’、ＶＣＭ帰還部２１を備えている。ドライバメインバッファ１０’は、図５の構成において、ＮＭＯＳトランジスタＮ１、Ｎ２のドレインに一端が接続された抵抗素子（負荷抵抗素子）Ｒ１、Ｒ２の他端を共通接続し、その共通接続点と高位側電源ＶＤＤ間に、ＰＭＯＳトランジスタＰ１を備えている。ＶＣＭ帰還部２１は、プリエンファシスバッファ２０’において、ＯＵＴＴとＯＵＴＢの中点電圧ＣＯＭ（ＯＵＴＴとＯＵＴＢ間の抵抗素子Ｒ３とＲ４の接続点電圧）を非反転入力に入力し、コモンモード基準電圧（ＶＣＭＲＥＦ）を反転入力に入力し、出力をＰＭＯＳトランジスタＰ１のゲートに接続したオペアンプ（ＯＰＡＭＰ）を備えている。オペアンプ（ＯＰＡＭＰ）は中点電圧（コモンモード電圧）（ＣＯＭ）がＶＣＭＲＥＦと一致するように、ＰＭＯＳトランジスタＰ１のゲート電圧を制御し、ＰＭＯＳトランジスタＰ１のドレイン電圧ＶＤ１（負荷抵抗素子Ｒ１、Ｒ２の接続点の電圧）を調整することで、コモンモード電圧（ＣＯＭ）に帰還がかかる。このＶＣＭの安定化方法では、その追従スピードは、オペアンプ（ＯＰＡＭＰ）とＰＭＯＳトランジスタＰ１を含む帰還回路の追従スピードに依存する。このため、図８の回路は、例えば数十ＭＨｚ程度以下のＶＣＭ変動に対しては、有効であるが、ＰＣＩ−Ｅｘｐｒｅｓｓ／Ｓｅｒｉａｌ−ＡＴＡ／ＣＥＩなどの標準インターフェースにおける、トランジション・ビットとデエンファシス・ビット間のＶＣＭ変動のような、１ＧＨｚを超える高速なＶＣＭ変動には追従できず、対応不可能である。
【００２２】
特許文献１では、そのＦｉｇ．４に示すように、図５の回路のプリエンファシスバッファのＮＭＯＳトランジスタＮ３、Ｎ４のドレインに、ドレインがそれぞれ接続された二つのＰＭＯＳトランジスタを備え、これら二つのＰＭＯＳトランジスタの共通接続されたソースと電源ＶＤＤ間に第３のＰＭＯＳトランジスタを備え、デエンファシス・ビットのコモンモード電圧ＶＣＭの変動を補償している。この場合、トランジスタが縦積み４段となり、低電源電圧には不向きである。またＰＭＯＳトランジスタが抵抗素子Ｒ１、Ｒ２と並列接続となるため、ＤＣインピーダンスが低下する。
【００２３】
図９に、特許文献２に開示されている出力回路（電流モード論理ドライバ）の構成を示す。なお、図９は、特許文献２の図５の構成に基づいて作成したものである。図９において、ドライバメインバッファ１０、プリエンファシスバッファ２０は、図５の構成と同一である。図９に示すように、高位側電源ＶＤＤとＯＵＴＴ間にＶＣＭプルアップ機構の電流源Ｉｐｕ、ＯＵＴＴと低位側電源ＶＳＳ間にＶＣＭプルダウン機構の電流源Ｉｐｄを備え、高位側電源ＶＤＤとＯＵＴＢ間にＶＣＭプルアップ機構の電流源Ｉｐｕ、ＯＵＴＢと低位側電源ＶＳＳ間にＶＣＭプルダウン機構のＩｐｄを備えたレベルシフト機構を備えている。出力回路の差動出力端子ＯＵＴＴ、ＯＵＴＢ間に接続された抵抗素子Ｒ３は、負荷抵抗である。
【００２４】
以下では、考察を簡単にするため、プリエンファシスバッファ２０が動作していない状態（したがってＮＭＯＳトランジスタＮ３とＮＭＯＳトランジスタＮ４はともにＯＦＦ）であるものとする。ＮＭＯＳトランジスタＮ１がＯＮ、ＮＭＯＳトランジスタＮ２がＯＦＦしているものとする。回路の電流経路はＩ１とＩ２の２系統あり、電流値は抵抗素子Ｒ１、Ｒ２、Ｒ３の比によって決定される。このとき、出力端子ＯＵＴＴは、Ｈｉｇｈレベル（ＶＯＨ）を出力しており、そのレベルは、
ＶＯＨ＝ＶＤＤ−Ｉ２×Ｒ２
である。
【００２５】
一方、出力端子ＯＵＴＢはＬｏｗレベル（ＶＯＬ）を出力しており、
ＶＯＬ＝ＶＤＤ−Ｉ１×Ｒ１
である。
【００２６】
コモンモード電圧（ＶＣＭ）は、
ＶＣＭ＝（ＶＯＨ＋ＶＯＬ）／２
＝ＶＤＤ−（Ｉ１×Ｒ１＋Ｉ２×Ｒ２）／２
で表される。
【００２７】
コモンモード電圧（ＶＣＭ）を上昇させたいときには、差動出力端子（ＯＵＴＴ、ＯＵＴＢ）と電源ＶＤＤ間に接続されたＶＣＭプルアップ機構の二つの定電流源ＩｐｕをともにＯＮさせ、差動出力端子（ＯＵＴＴ、ＯＵＴＢ）とＧＮＤ（ＶＳＳ）間に接続されたＶＣＭプルダウン機構の二つの定電流源ＩｐｄをＯＦＦさせる。
【００２８】
このとき、出力Ｈｉｇｈレベルは、
ＶＯＨ＝ＶＤＤ−（Ｉ２−Ｉｐｕ）×Ｒ２、
出力Ｌｏｗレベルは、
ＶＯＬ＝ＶＤＤ−（Ｉ１−Ｉｐｕ）×Ｒ１
である。
【００２９】
コモンモード電圧（ＶＣＭ）は、
ＶＣＭ＝（ＶＯＨ＋ＶＯＬ）／２
＝ＶＤＤ−（Ｉ１×Ｒ１＋Ｉ２×Ｒ２）／２＋Ｉｐｕ×（Ｒ１＋Ｒ２）／２
であり、Ｉｐｕ×（Ｒ１＋Ｒ２）／２分、ＶＣＭの電位が上昇する。
【００３０】
コモンモード電圧（ＶＣＭ）を低下させたいときには、差動出力端子（ＯＵＴＴ、ＯＵＴＢ）と電源（ＶＤＤ）間に接続されたＶＣＭプルアップ機構の二つの定電流源ＩｐｕをＯＦＦさせ、差動出力端子（ＯＵＴＴ、ＯＵＴＢ）とＧＮＤ（ＶＳＳ）間に接続されたＶＣＭプルダウン機構の二つの定電流源ＩｐｄをＯＮさせる。このとき、出力Ｈｉｇｈレベルは、
ＶＯＨ＝ＶＤＤ−（Ｉ２＋Ｉｐｄ）×Ｒ２、
出力Ｌｏｗレベルは、
ＶＯＬ＝ＶＤＤ−（Ｉ１＋Ｉｐｄ）×Ｒ１
である。
【００３１】
コモンモード電圧（ＶＣＭ）は、
ＶＣＭ＝（ＶＯＨ＋ＶＯＬ）／２
＝ＶＤＤ−（Ｉ１×Ｒ１＋Ｉ１×Ｒ２）／２−Ｉｐｄ×（Ｒ１＋Ｒ２）／２
であり、Ｉｐｄ×（Ｒ１＋Ｒ２）／２分、ＶＣＭの電位は低下する。
【００３２】
このように、出力端子（ＯＵＴＴ、ＯＵＴＢ）と電源（ＶＤＤ）間に接続されたＶＣＭプルアップ機構の定電流源Ｉｐｕと出力端子（ＯＵＴＴ、ＯＵＴＢ）とＧＮＤ（ＶＳＳ）間に接続されたＶＣＭプルダウン機構の定電流源Ｉｐｄの電流値を制御することで、ＶＣＭを調整できる。
【先行技術文献】
【特許文献】
【００３３】
【特許文献１】米国特許出願公開第２００８／０００１６３０号明細書（ＵＳ２００８／０００１６３０Ａ１）
【特許文献２】特開２００４−３５０２７２号公報
【発明の概要】
【発明が解決しようとする課題】
【００３４】
以下に本発明による関連技術の分析を与える。
【００３５】
図９に示した出力回路は、プリエンファシスがかかったトランジション・ビットの出力波形とデエンファシス・ビットの出力波形の両方のコモンモード電圧（ＶＣＭ）を調整するものである。また図９に示した出力回路においては、差動出力ＯＵＴＴ／ＯＵＴＢにそれぞれＶＣＭプルアップ機構の二つの定電流源Ｉｐｕを構成するＰＭＯＳトランジスタと、ＶＣＭプルダウン機構の定電流源トランジスタが接続されている。低消費電力化を実現するために、低電圧化した場合（電源電圧ＶＤＤを低くした場合）、図９の構成のように、コモンモード電圧（ＶＣＭ）を単純に引き上げるだけでは、限界が生じ、トランジション・ビットとデエンファシス・ビット間のコモンモード電圧（ＶＣＭ）のずれは解消されない。このため、デエンファシス・ビット時にだけ、コモンモード電圧（ＶＣＭ）を調整できる機能が必要となる（本発明者による分析結果）。
【００３６】
定電流源トランジスタは、理想的には出力インピーダンスは無限大であるが、実際にはインピーダンスは低くなり、さらに電源電圧が低くなると、高いインピーダンスを保つのは困難である。図９の回路において、出力端子ＯＵＴＴ、ＯＵＴＢに接続された定電流源の出力インピーダンスが低くなると、出力回路のインピーダンスが低くなり、標準インターフェース規格（ＰＣＩ−Ｅｘｐｒｅｓｓ／Ｓｅｒｉａｌ−ＡＴＡ／ＣＥＩ）を逸脱する可能性がある。
【００３７】
また、図９の回路においては、出力端子ＯＵＴＴ、ＯＵＴＢにそれぞれ定電流源が接続されている。この結果、出力端子ＯＵＴＴ、ＯＵＴＢに大きな拡散層容量が付くことによって高速動作への対応ができなくなる。
【００３８】
今回、上記課題の１つ又は複数を解決する手法を発明したので以下に提示する。
【課題を解決するための手段】
【００３９】
本発明によれば、入力信号の遷移時にプリエンファシスを施した出力信号を出力する出力回路であって、プリエンファシス状態から前記入力信号が変化しない場合のデエンファシス時に、前記出力信号にデエンファシスを施すトランジスタに流れる電流を絞り、前記出力信号のデエンファシス時の電圧のプリエンファシス時の電圧からの変化量を、縮減させる制御を行う回路を備えた出力回路（半導体装置）が提供される。
【発明の効果】
【００４０】
本発明によれば、回路構成の簡易化を図りながら、デエンファシス時における差動出力信号のコモンモード電圧のプリエンファシス時からの変動を抑制することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の動作を説明するタイミング図である。
【図３】本発明の一実施例の構成を示す図である。
【図４】本発明の一実施例におけるシミュレーション結果を示す図である。
【図５】第１の関連技術の構成を示す図である。
【図６】第１の関連技術の動作を説明するタイミング図である。
【図７】ＭＯＳトランジスタのドレイン・ソース電圧（Ｖｄｓ）とドレイン電流（Ｉｄ）の特性を示す図である。
【図８】第２の関連技術の構成を示す図である。
【図９】第３の関連技術の構成を示す図である。
【図１０】標準インターフェース規格のＡＣコモンモード電圧の仕様の一例を示す図である。
【発明を実施するための形態】
【００４２】
本発明の実施形態について以下に説明する。本発明に係る半導体装置の一態様（モード）において、出力回路は、第１のトランジスタ対を構成する第１、第２のトランジスタ（Ｎ１、Ｎ２）と、第２のトランジスタ対を構成する第３、第５のトランジスタ（Ｎ３、Ｎ５）と、第３のトランジスタ対を構成する第４、第６のトランジスタ（Ｎ４、Ｎ６）と、前記第１乃至第３のトランジスタ対と第１の電源（ＶＳＳ）間にそれぞれ接続され、第１乃至第３のトランジスタ対にそれぞれ定電流を供給する第１乃至第３の電流源（Ｎ１１、Ｎ１２、Ｎ１３）を備えている。
【００４３】
本発明において、第１、第２のトランジスタ（Ｎ１、Ｎ２）は、第１端子（ソース端子）が共通接続されて第１の電流源（トランジスタＮ１１）に接続され、制御端子（ゲート端子）が、相補の入力信号を入力する第１、第２の入力端子（ＩＮＴ、ＩＮＢ）にそれぞれ接続され、第２端子（ドレイン端子）がそれぞれ第１、第２の出力端子（ＯＵＴＢ、ＯＵＴＴ）に接続されている。
【００４４】
本発明において、第１の電流源（トランジスタＮ１１）は、第１端子（ソース端子）が第１の電源（ＶＳＳ）に接続され、第２端子（ドレイン端子）が、第１、第２のトランジスタ（Ｎ１、Ｎ２）の共通接続された第１端子（ソース端子）に接続され、制御端子（ゲート端子）にバイアス電圧（ＢＩＡＳ）を受ける。
【００４５】
本発明において、第１、第２の出力端子（ＯＵＴＢ、ＯＵＴＴ）と第２の電源（ＶＤＤ）の間には、第１、第２の抵抗素子（Ｒ１、Ｒ２）がそれぞれ接続されている。
【００４６】
本発明において、第３、第５のトランジスタ（Ｎ３、Ｎ５）は、第１端子（ソース端子）が共通接続されて第２の電流源（トランジスタＮ１２）に接続され、制御端子が、プリエンファシスを制御する制御信号を入力する第１の制御信号端子（ＥＭＴ）と第２の入力端子（ＩＮＢ）にそれぞれ接続され、第２端子（ドレイン端子）が、第１の出力端子（ＯＵＴＢ）と第３の抵抗素子（Ｒ３）の一端とにそれぞれ接続されている。第３の抵抗素子（Ｒ３）の他端は第２の電源（ＶＤＤ）に接続されている。
【００４７】
本発明において、第２の電流源（トランジスタＮ１２）は、第１端子（ソース端子）が第１の電源（ＶＳＳ）に接続され、第２端子（ドレイン端子）が、第３、第５のトランジスタ（Ｎ３、Ｎ５）の共通接続された第１端子（ソース端子）に接続され、制御端子（ゲート端子）にバイアス電圧（ＢＩＡＳ）を受ける。
【００４８】
本発明において、第４、第６のトランジスタ（Ｎ４、Ｎ６）は、第１端子（ソース端子）が共通接続されて第３の電流源（トランジスタＮ１３）に接続され、制御端子（ゲート端子）が、プリエンファシスを制御する前記制御信号の相補信号を入力する第２の制御信号端子（ＥＭＢ）と、第１の入力端子（ＩＮＴ）にそれぞれ接続され、第２端子（ドレイン端子）が、第２の出力端子（ＯＵＴＴ）と第３の抵抗素子（Ｒ３）の一端とにそれぞれ接続されている。
【００４９】
本発明において、第３の電流源（トランジスタＮ１３）は、第１端子（ソース端子）が第１の電源（ＶＳＳ）に接続され、第２端子（ドレイン端子）が、第４、第６のトランジスタ（Ｎ４、Ｎ６）の共通接続された第１端子（ソース端子）に接続され、制御端子（ゲート端子）にバイアス電圧（ＢＩＡＳ）を受ける。第１乃至第３の電流源（トランジスタＮ１１〜Ｎ１３）のバイアス電圧は共通とされる。本発明における動作の態様を説明する。
【００５０】
（１）ＩＮＴの直前のＬｏｗからＨｉｇｈへの遷移時（プリエンファシス時）
第１、第２の入力端子（ＩＮＴ、ＩＮＢ）が直前の（Ｌｏｗ、Ｈｉｇｈ）から（Ｈｉｇｈ、Ｌｏｗ）に遷移し、第１、第２の制御信号端子（ＥＭＴ、ＥＭＢ）＝（Ｈｉｇｈ、Ｌｏｗ）とされる。ＩＮＴ＝Ｈｉｇｈのため、第１、第６のトランジスタ（Ｎ１、Ｎ６）がともにＯＮ（導通）し、ＥＭＴ＝Ｈｉｇｈのため、第３のトランジスタ（Ｎ３）がＯＮ（導通）し、ＩＮＢ＝Ｌｏｗのため、第２のトランジスタ（Ｎ２）はＯＦＦ（非導通）し、ＥＭＢ＝Ｌｏｗのため、第４のトランジスタ（Ｎ４）はＯＦＦ（非導通）し、第１の出力端子（ＯＵＴＢ）はプリエンファシスがかかったＬｏｗ電圧（ＶＯＬＰ）、第２の出力端子（ＯＵＴＴ）はプリエンファシスがかかったＨｉｇｈ電圧（ＶＯＨＰ）となる。このとき、第２の出力端子（ＯＵＴＴ）のＨｉｇｈ電圧（ＶＯＨＰ）は第２の電源電圧（ＶＤＤ）とされる。第１の出力端子（ＯＵＴＢ）のＬｏｗ電圧（ＶＯＬＰ）は、導通状態の第１、第３のトランジスタ（Ｎ１、Ｎ３）にそれぞれ流れる電流の和による第１の抵抗（Ｒ１）の電圧降下相当分、第２の電源電圧（ＶＤＤ）から下った電圧とされる。
【００５１】
（２）ＩＮＴがＨｉｇｈを保持（デエンファシス時）
第１、第２の入力端子（ＩＮＴ、ＩＮＢ）が（Ｈｉｇｈ、Ｌｏｗ）のまま変化しない場合に、第１、第２の制御信号端子（ＥＭＴ、ＥＭＢ）は（Ｌｏｗ、Ｈｉｇｈ）に設定される。ＩＮＴ＝Ｈｉｇｈのため、第１、第６のトランジスタ（Ｎ１、Ｎ６）はＯＮ（導通状態）のままであり、ＩＮＢ＝Ｌｏｗのため、第５のトランジスタ（Ｎ５）はＯＦＦのままとされる。ＥＭＴ＝Ｌｏｗのため、第３のトランジスタ（Ｎ３）がＯＦＦし（非導通）、ＥＭＢ＝Ｈｉｇｈのため、第４のトランジスタ（Ｎ４）がＯＮ（導通）する。第４のトランジスタ（Ｎ４）と共通に第３の電流源（Ｎ１３）に接続された第６のトランジスタ（Ｎ６）がＯＮ状態であり、第６のトランジスタ（Ｎ６）と第４のトランジスタ（Ｎ４）に流れる電流の和は第３の電流源（Ｎ１３）の電流値とされる。したがって、第４のトランジスタ（Ｎ４）に流れる電流は、第３の電流源（Ｎ１３）の電流値から、第６のトランジスタ（Ｎ６）に流れる電流を差し引いた分の電流となる。第２の出力端子（ＯＵＴＴ）は、第４のトランジスタ（Ｎ４）に流れる電流による第２の抵抗（Ｒ２）の電圧降下分、第２の電源電圧（ＶＤＤ）から下がった電圧となり、これが、デエンファシス時のＨｉｇｈ電圧（ＶＯＨＤ）となる。
【００５２】
本発明によれば、デエンファシス時、第２の出力端子（ＯＵＴＴ）に接続された第４のトランジスタ（Ｎ４）に流れる電流値（デエンファシス用の回路電流）を、第３の電流源（Ｎ１３）の電流値から所定量差し引いた電流値に絞ることで、デエンファシス時の第２の出力端子（ＯＵＴＴ）のＨｉｇｈ電圧（ＶＯＨＤ）のプリエンファシス時のＨｉｇｈ電圧（ＶＯＨＰ）からの落ち込みを緩和している。
【００５３】
なお、デエンファシス時、第３のトランジスタ（Ｎ３）はＯＦＦとなり、第１の抵抗（Ｒ１）には、第１のトランジスタ（Ｎ１）に流れる電流のみが流れることになる。このため、第１の出力端子（ＯＵＴＢ）のＬｏｗ電圧（ＶＯＬＤ）は、プリエンファシス時のＬｏｗ電圧（ＶＯＬＰ）に対して高くなる。この結果、デエンファシス時の差動出力信号のコモンモード電圧ＶＣＭ（＝（ＶＯＤＨ＋ＶＯＤＬ）／２）は、プリエンファシス時のＶＣＭ（＝（ＶＯＨＰ＋ＶＯＬＰ）／２）とほぼ等しくなる。
【００５４】
（３）ＩＮＴの直前のＨｉｇｈからＬｏｗへの遷移時（プリエンファシス時）
第１、第２の入力端子（ＩＮＴ、ＩＮＢ）が（Ｈｉｇｈ、Ｌｏｗ）から（Ｌｏｗ、Ｈｉｇｈ）に遷移し、第１、第２の制御端子（ＥＭＴ、ＥＭＢ）が（Ｌｏｗ、Ｈｉｇｈ）となる。このとき、第２、第４、第５のトランジスタ（Ｎ２、Ｎ４、Ｎ５）がＯＮ（導通）し、第１、第３、第６のトランジスタ（Ｎ１、Ｎ３、Ｎ６）がＯＦＦ（非導通）し、第１、第２の出力端子（ＯＵＴＢ、ＯＵＴＴ）はそれぞれＨｉｇｈ、Ｌｏｗ側にプリエンファシスがかかった電圧（ＶＯＨＰ、ＶＯＬＰ）となる。第１の出力端子（ＯＵＴＢ）のＨｉｇｈ電圧は第２電源電圧（ＶＤＤ）となり、第２の出力端子（ＯＵＴＴ）のＬｏｗ電圧（ＶＯＬＰ）は、第２の電源電圧（ＶＤＤ）から、第２、第４のトランジスタ（Ｎ２、Ｎ４）に流れる電流の和による第２抵抗（Ｒ２）の電圧降下分、差し引いた電圧となる。
【００５５】
（４）ＩＮＴがＬｏｗを保持（デエンファシス時）
第１、第２の入力端子（ＩＮＴ、ＩＮＢ）が（Ｌｏｗ、Ｈｉｇｈ）のまま変化しない場合に、第１、第２の制御端子（ＥＭＴ、ＥＭＢ）は（Ｈｉｇｈ、Ｌｏｗ）に設定される。ＩＮＢ＝Ｈｉｇｈのため、第２、第５のトランジスタ（Ｎ２、Ｎ５）はＯＮ（導通状態）、ＩＮＴ＝Ｌｏｗのため、第１、６のトランジスタ（Ｎ１、Ｎ６）はＯＦＦのままであるが、ＥＭＢ＝Ｌｏｗより、第４のトランジスタ（Ｎ４）がＯＦＦし（非導通）、ＥＭＴ＝Ｈｉｇｈより、第３のトランジスタ（Ｎ３）がＯＮ（導通）する。第５のトランジスタ（Ｎ５）と共通に第２の電流源（Ｎ１２）に接続された第３のトランジスタ（Ｎ３）がＯＮ状態であり、第５のトランジスタ（Ｎ５）と第３のトランジスタ（Ｎ３）に流れる電流の和は第２の電流源（Ｎ１２）の電流値とされる。したがって、第３のトランジスタ（Ｎ３）に流れる電流は、第２の電流源（Ｎ１２）の電流値から、第５のトランジスタ（Ｎ５）に流れる電流を差し引いた分の電流となる。第１の出力端子（ＯＵＴＢ）は、第３のトランジスタ（Ｎ３）に流れる電流による第１の抵抗（Ｒ１）の電圧降下分、第２の電源電圧（ＶＤＤ）から下がった電位となり、これが、デエンファシス時のＨｉｇｈ電圧（ＶＯＨＤ）となる。
【００５６】
本発明によれば、デエンファシス時、第１の出力端子（ＯＵＴＢ）に接続された第３のトランジスタ（Ｎ３）に流れる電流値を、第２の電流源（Ｎ１２）の電流値から所定値差し引いた電流に絞ることで、デエンファシス時の第１の出力端子（ＯＵＴＢ）のＨｉｇｈ電圧（ＶＯＨＤ）の落ち込みを緩和している。
【００５７】
なお、デエンファシス時、第４のトランジスタ（Ｎ４）がＯＦＦとなり、第２の抵抗（Ｒ２）には、第２のトランジスタ（Ｎ２）に流れる電流のみが流れることになるため、第２の出力端子（ＯＵＴＴ）のＬｏｗ電圧（ＶＯＬＤ）は、プリエンファシス時のＬｏｗ電圧（ＶＯＬＰ）に対して高くなる。
【００５８】
この結果、デエンファシス時におけるＶＣＭ（＝（ＶＯＤＨ＋ＶＯＤＬ）／２）の、プリエンファシス時のＶＣＭ（＝（ＶＯＨＰ＋ＶＯＬＰ）／２）に近づける、あるいは等しくすることができる。このように、本発明によれば、簡易な構成により、デエンファシス時における差動出力信号のコモンモード電圧のプリエンファシス時からの変動を抑制し、低電圧化、高速動作への対応を可能としている。以下実施例に即して説明する。
【００５９】
＜実施例１＞
図１は、本発明の一実施例の構成を示す図である。図１を参照すると、本実施例に係るプリエンファシス機能を備えた回路は、ドライバメインバッファ１０と、プリエンファシスバッファ２０と、デエンファシスレベル制御部３０と、を備えている。図１の構成は、半導体装置の出力回路として機能する（図１において、半導体装置の他の内部回路等は発明の主題に関係しないため省略されている）。
【００６０】
ドライバメインバッファ１０は、ソースが電源ＶＳＳに接続されゲートにバイアス電圧ＢＩＡＳを受けるＮＭＯＳトランジスタＮ１１と、ゲートが第１の入力端子ＩＮＴと、第２入力端子ＩＮＢにそれぞれ接続され、ソースが共通接続されＮＭＯＳトランジスタＮ１１のドレインに接続され、ドレインが第１、第２の抵抗素子Ｒ１、Ｒ２を介して高位側電源ＶＤＤに接続され差動対をなすＮＭＯＳトランジスタＮ１、Ｎ２を備えている。第１の抵抗素子Ｒ１とＮＭＯＳトランジスタＮ１のドレインの接続点は第１の出力端子ＯＵＴＢに接続され、第２の抵抗素子Ｒ２とＮＭＯＳトランジスタＮ２のドレインの接続点は第２の出力端子ＯＵＴＴに接続されている。
【００６１】
プリエンファシスバッファ２０は、ソースが低位側電源ＶＳＳに接続され、ゲートにバイアス電圧ＢＩＡＳを受けるＮＭＯＳトランジスタＮ１２と、ソースがＮＭＯＳトランジスタＮ１２のドレインに接続され、ゲートが第１の制御信号端子ＥＭＴに接続され、ドレインが第１の出力端子ＯＵＴＢに接続されたＮＭＯＳトランジスタＮ３と、ソースが低位側電源ＶＳＳに接続されゲートにバイアス電圧ＢＩＡＳを受けるＮＭＯＳトランジスタＮ１３と、ソースがＮＭＯＳトランジスタＮ１３のドレインに接続され、ゲートが第２の制御端子ＥＭＢに接続され、ドレインが第２の出力端子ＯＵＴＴに接続されたＮＭＯＳトランジスタＮ４と、を備えている。
【００６２】
デエンファシスレベル制御部３０は、ソースがＮＭＯＳトランジスタＮ３のソースと共通接続されてＮＭＯＳトランジスタＮ１２のドレインに接続され、ゲートが第２の入力端子ＩＮＢに接続されたＮＭＯＳトランジスタＮ５と、ソースがＮＭＯＳトランジスタＮ４のソースと共通接続されてＮＭＯＳトランジスタＮ１３のドレインに接続され、ゲートが第１の入力端子ＩＮＴに接続され、ドレインが、ＮＭＯＳトランジスタＮ５のドレインに接続されたＮＭＯＳトランジスタＮ６と、ＮＭＯＳトランジスタＮ５、Ｎ６のドレインの接続点と高位側電源ＶＤＤ間に接続された第３の抵抗素子Ｒ３を備えている。
【００６３】
なお、図１において、参照符号１０、２０、３０で囲んだ回路ブロックは、単に、説明の便宜上、回路を分割したものであり、回路ブロック名、分割の仕方等は、図１の例に制限されるものでないことは勿論である。
【００６４】
図２は、本実施例のタイミング波形を示す図である。図２には、端子ＩＮＴ、ＩＮＢ、ＥＭＴ、ＥＭＢ、ＯＵＴＢ、ＶＣＭ（コモンモード電圧）、端子ＯＵＴＴの電圧波形と、ＮＭＯＳトランジスタＮ１乃至Ｎ６のＯＮ（導通）、ＯＦＦ（非導通）の状態が示されている。また、図２において、ＩＮＴの上の（１）〜（１１）はタイミング期間を表している。
【００６５】
＜期間（１）＞
（ＩＮＴ、ＩＮＢ）が（Ｌｏｗ、Ｈｉｇｈ）から（Ｈｉｇｈ、Ｌｏｗ）に遷移し、図６と同様、（ＥＭＴ、ＥＭＢ）＝（Ｈｉｇｈ、Ｌｏｗ）とされる。このとき、ドライバメインバッファ１０のＮＭＯＳトランジスタＮ１がＯＮし、プリエンファシスバッファ２０のＮＭＯＳトランジスタＮ３がＯＮする。一方、ドライバメインバッファ１０のＮＭＯＳトランジスタＮ２がＯＦＦし、プリエンファシスバッファ２０のＮＭＯＳトランジスタＮ４はＯＦＦする。デエンファシスレベル制御部３０のＮＭＯＳトランジスタＮ６はＯＮし、高位側電源ＶＤＤから第３の抵抗素子Ｒ３を介しＮＭＯＳトランジスタＮ６、ＮＭＯＳトランジスタＮ１２を介してＶＳＳに電流が流れる。また、このとき、デエンファシスレベル制御部３０のＮＭＯＳトランジスタＮ５はＯＦＦしている。したがって、ＮＭＯＳトランジスタＮ５には高位側電源ＶＤＤから抵抗素子Ｒ３を介しての電流は流れない。すなわち、期間（１）のプリエンファシス時、デエンファシスレベル制御部３０のＮＮＭＯＳトランジスタＮ５、Ｎ６は、回路動作に、影響は与えない。ＯＵＴＢはＬｏｗ電圧ＶＯＬＰ、ＯＵＴＴはＨｉｇｈ電圧ＶＯＨＰとなる。ＮＭＯＳトランジスタＮ１、Ｎ３のドレイン電流をＩ１、Ｉ３とすると、ＶＯＬＰ＝ＶＤＤ−Ｒ１×（Ｉ１＋Ｉ３）となる。ＯＵＴＴのＨｉｇｈ電圧ＶＯＨＰは、ＮＭＯＳトランジスタＮ２、Ｎ４がＯＦＦであるため、電源電圧ＶＤＤとなる。
【００６６】
＜期間（２）＞
（ＩＮＴ、ＩＮＢ）が（Ｈｉｇｈ、Ｌｏｗ）とされ、図６と同様、（ＥＭＴ、ＥＭＢ）＝（Ｌｏｗ、Ｈｉｇｈ）とされる。ドライバメインバッファ１０のＮＭＯＳトランジスタＮ１がＯＮ状態、ＮＭＯＳトランジスタＮ２がＯＦＦ状態をそれぞれ保持し、プリエンファシスバッファ２０のＮＭＯＳトランジスタＮ３がＯＦＦし、ＮＭＯＳトランジスタＮ４がＯＮし、ＯＵＴＴ、ＯＵＴＢは、それぞれ、デエンファシスされたＨｉｇｈ電圧ＶＯＨＤ、Ｌｏｗ電圧ＶＯＬＤとなる。
【００６７】
期間（２）において、期間（１）と同様、デエンファシスレベル制御部３０のＮＭＯＳトランジスタＮ６はＯＮし、ＮＭＯＳトランジスタＮ５はＯＦＦしている。すなわち、デエンファシス時、ＮＭＯＳトランジスタＮ３、Ｎ５のトランジスタ対はともにＯＦＦし、ＮＭＯＳトランジスタＮ４、Ｎ６のトランジスタ対はともにＯＮする。高位側電源ＶＤＤから第３の抵抗素子Ｒ３を介しＮＭＯＳトランジスタＮ６、ＮＭＯＳトランジスタＮ１２を介して低位側電源ＶＳＳに電流が流れる。
【００６８】
図５に示した関連技術の回路の場合、期間（２）では、ＯＵＴＴにドレインが接続されたＮＭＯＳトランジスタＮ４がＯＮし、電流源トランジスタＮ１２のドレイン・ノードＶＳ２の電圧がＶａからＶｂに上がり（図６参照）、ＮＭＯＳトランジスタＮ４のドレイン電流（デエンファシス回路電流）が増大し、この結果、抵抗素子Ｒ２の電圧降下が増大し、ＯＵＴＴのＨｉｇｈ電圧（ＶＯＨＤ）の落ち込みが増大し、コモンモード電圧ＶＣＭがプリエンファシス時の値から低下していた。
【００６９】
これに対し、本実施例によれば、デエンファシスレベル制御部３０では、ＯＵＴＴに接続されたＮＭＯＳトランジスタＮ４とソース結合されたＮＭＯＳトランジスタＮ６が抵抗素子Ｒ３を介して高位側電源ＶＤＤに接続されており、期間（２）のデエンファシス時、ＮＭＯＳトランジスタＮ４、Ｎ６がともにＯＮすることで、ＮＭＯＳトランジスタＮ６により電源ＶＳＳ側に電流を流し、抵抗素子Ｒ２に流れるデエンファシス電流（ＮＭＯＳトランジスタＮ４のドレイン電流）の値を絞り、これにより、デエンファシス時のＯＵＴＴのＨｉｇｈ電圧（ＶＯＨＤ）の低下を抑制し、コモンモード電圧ＶＣＭの低下を抑制している。
【００７０】
なお、抵抗素子Ｒ３の抵抗値を大とすると、期間（２）において、ＯＮ状態のＮＭＯＳトランジスタＮ６に流れる電流による抵抗素子Ｒ３の電圧降下が増大し、ＮＭＯＳトランジスタＮ１３（電流源）のドレイン・ノードＶＳ３が低くなり、ＮＭＯＳトランジスタＮ１３に流れる電流が減少する。このため、ＮＭＯＳトランジスタＮ４のドレイン電流が減少し、ＯＵＴＴのデエンファシス時のＨｉｇｈ電圧（ＶＯＨＤ）のプリエンファシス時のＶＯＨＰからの変化量（落ち込み量）はさらに減少する。なお、期間（２）では、ＮＭＯＳトランジスタＮ３はＯＦＦし、ＯＵＴＢはＯＮ状態のＮＭＯＳトランジスタＮ１に流れる電流（Ｉ１）によってＬｏｗ電圧（ＶＯＬＤ）とされる。ＶＯＬＤ＝ＶＤＤ−Ｒ１×Ｉ１となる。期間（１）のＯＵＴＢのＬｏｗ電圧ＶＯＬＰ（＝ＶＤＤ−Ｒ１×（Ｉ１＋Ｉ３））よりも高くなる。
【００７１】
＜期間（３）＞
（ＩＮＴ、ＩＮＢ）が（Ｈｉｇｈ、Ｌｏｗ）から（Ｌｏｗ、Ｈｉｇｈ）に遷移し、図６と同様、（ＥＭＴ、ＥＭＢ）＝（Ｌｏｗ、Ｈｉｇｈ）となると、ドライバメインバッファ１０のＮＭＯＳトランジスタＮ２がＯＮし、プリエンファシスバッファ２０のＮＭＯＳトランジスタＮ４がＯＮする。ドライバメインバッファ１０のＮＭＯＳトランジスタＮ１がＯＦＦし、プリエンファシスバッファ２０のＮＭＯＳトランジスタＮ３がＯＦＦする。ＯＵＴＴは、ＯＮ状態のＮＭＯＳトランジスタＮ２、Ｎ４に流れる電流の和（電流源Ｎ１１、Ｎ１３の電流の和）による抵抗素子Ｒ２の電圧降下分、電源電圧ＶＤＤから降下したＬｏｗ電圧ＶＯＬＰとなる。ＮＭＯＳトランジスタＮ２、Ｎ４に流れるドレイン電流をＩ２、Ｉ４とすると、ＶＯＬＰ＝ＶＤＤ−Ｒ２×（Ｉ２＋Ｉ４）となる。ＯＵＴＢは、トランジスタＮ１、Ｎ３がＯＦＦのため、Ｈｉｇｈ電圧ＶＯＨＰ（＝電源電圧ＶＤＤ）とされる。
【００７２】
このとき、デエンファシスレベル制御部３０のＮＭＯＳトランジスタＮ５がＯＮし、ＮＭＯＳトランジスタＮ６がＯＦＦする。ＮＭＯＳトランジスタＮ５がＯＮし、抵抗素子Ｒ３を介し高位側電源ＶＤＤから電流が流れる。ＮＭＯＳトランジスタＮ４とソース結合してたＮＭＯＳトランジスタＮ６はＯＦＦしているため、高位側電源ＶＤＤから電流は流れず、ＮＭＯＳトランジスタＮ５、Ｎ６は、回路動作に影響しない。期間（３）のコモンモード電圧ＶＣＭは期間（１）の値と同一、したがって、期間（２）と同等である。
【００７３】
＜期間（４）＞
（ＩＮＴ、ＩＮＢ）が（Ｌｏｗ、Ｈｉｇｈ）のまま変化しない場合に、図６と同様、（ＥＭＴ、ＥＭＢ）は（Ｈｉｇｈ、Ｌｏｗ）に設定される。ＮＭＯＳトランジスタＮ２がＯＮし、ＮＭＯＳトランジスタＮ４がＯＦＦし、ＮＭＯＳトランジスタＮ１がＯＦＦし、ＮＭＯＳトランジスタＮ３がＯＮする。ＯＵＴＴ、ＯＵＴＢは、デエンファシスされた波形となる。期間（４）のデエンファシス時、ＮＭＯＳトランジスタＮ３、Ｎ５のトランジスタ対はともにＯＮし、ＮＭＯＳトランジスタＮ４、Ｎ６のトランジスタ対はともにＯＦＦしている。
【００７４】
図５の回路の場合、期間（４）では、ＯＵＴＢにドレインが接続されたＮＭＯＳトランジスタＮ３がＯＮし、電流源トランジスタＮ１２のドレイン・ノードＶＳ２の電圧がＶａからＶｂに上がり（図６参照）、ＮＭＯＳトランジスタＮ３のドレイン電流（デエンファシス電流）が増大し、この結果、抵抗素子Ｒ１の電圧降下が増大し、ＯＵＴＢのＨｉｇｈ電圧（ＶＯＨＤ）の落ち込みが増大し、このため、コモンモード電圧ＶＣＭがプリエンファシス時の値から低下していた。
【００７５】
これに対し、本実施例によれば、デエンファシスレベル制御部３０では、ＯＵＴＢに接続されたＮＭＯＳトランジスタＮ３とソース結合されたＮＭＯＳトランジスタＮ５が高位側電源ＶＤＤに接続されており、ＮＭＯＳトランジスタＮ３、Ｎ５がともにＯＮすることで、ＮＭＯＳトランジスタＮ５により電源側に電流を流し、ＮＭＯＳトランジスタＮ３に流れる電流（ドレイン電流）を小さくし、デエンファシス時に抵抗素子Ｒ１に流れる電流値を小さくし、デエンファシス時のＯＵＴＢのＨｉｇｈ電圧（ＶＯＨＤ）の低下を抑制し、コモンモード電圧ＶＣＭの低下を抑制している。
【００７６】
なお、抵抗素子Ｒ３の抵抗値を大きくすると、ＯＮ状態のＮＭＯＳトランジスタＮ５に流れる電流による抵抗素子Ｒ３の電圧降下が増大し、ＮＭＯＳトランジスタＮ１２のドレイン・ノードＶＳ２がより低くなり、ＮＭＯＳトランジスタＮ１２の電流が減少する。このため、ＮＭＯＳトランジスタＮ３のドレイン電流がさらに減少し、ＯＵＴＢのＨｉｇｈ電圧（ＶＯＨＤ）のＶＯＨＰからの落ち込み量はさらに減少する。なお、期間（４）では、ＮＭＯＳトランジスタＮ４はＯＦＦし、ＯＵＴＴは、ＯＮ状態のＮＭＯＳトランジスタＮ２に流れる電流（Ｉ２）によってＬｏｗ電圧（ＶＯＬＤ）とされる。ＶＯＬＤ＝ＶＤＤ−Ｒ２×Ｉ２となる。期間（３）のＯＵＴＢのＬｏｗ電圧ＶＯＬＰ（＝ＶＤＤ−Ｒ２×（Ｉ２＋Ｉ４））よりも高くなる。なお、期間（４）では、（ＩＮＴ、ＩＮＢ）＝（Ｌｏｗ、Ｈｉｇｈ）が２サイクル続いている。
【００７７】
図２の期間（５）〜（１１）においても、期間（１）から（４）の繰り返しとなる。なお、期間（１１）では、（ＩＮＴ、ＩＮＢ）＝（Ｈｉｇｈ、Ｌｏｗ）が３サイクル連続していている。
【００７８】
＜実施例２＞
図３は、本発明の第２の実施例の構成を示す図である。図３（Ａ）を参照すると、本実施例は、図１の抵抗素子Ｒ３を、可変抵抗部３１で置き換えたものである。本実施例において、可変抵抗部３１は、複数の抵抗素子Ｒ３１、Ｒ３２、・・・、Ｒ３ｎ（ｎは任意の整数）と、抵抗素子Ｒ３１、Ｒ３２、・・・、Ｒ３ｎと高位側電源ＶＤＤ間にそれぞれ接続された複数のＰＭＯＳトランジスタＰ１１、Ｐ１２・・・、Ｐ１ｎを備え、ＰＭＯＳトランジスタのゲートに接続される制御信号ＳＷ１、ＳＷ２、・・・、ＳＷｎを制御することにより、抵抗値を任意の値に選択できる。図３（Ｂ）には、ｎ＝６とした場合の構成が示されている。抵抗素子Ｒ３１〜Ｒ３６と、ＰＭＯＳトランジスタＰ１１、Ｐ１２・・・、Ｐ１６を備えている。制御信号ＳＷ１〜ＳＷ６の１つ又は複数がＬｏｗのとき対応するＰＭＯＳトランジスタがＯＮし、対応する抵抗が並列接続される。抵抗素子Ｒ３１〜Ｒ３６の抵抗値が互いに異なる場合、合成抵抗値は、１つＯＮの場合（Ｒ３１〜Ｒ３６）から、６個のスイッチがＯＮの場合の並列合成抵抗素子Ｒ３は１／Ｒ３＝１／Ｒ３１＋１／Ｒ３２＋・・１／Ｒ３６まで６３個の値から選択できる。あるいは、抵抗素子Ｒ３１〜Ｒ３６の抵抗値が同一の場合、５種類の抵抗値が選択される。
【００７９】
これによって、ＰＣＩ−Ｅｘｐｒｅｓｓ／Ｓｅｒｉａｌ−ＡＴＡ／ＣＥＩなどの標準インターフェース規格で規定されるそれぞれ異なる出力振幅やＰｒｅ−ｅｍｐｈａｓｉｓ ｒａｔｉｏに応じた最適な抵抗値が選択可能となる。
【００８０】
図４は、本実施例の動作を説明する波形図であり、ＯＵＴＴ／ＯＵＴＢのデエンファシス時のＨｉｇｈ電位とコモンモード電圧ＶＣＭと抵抗素子Ｒ３の関係が模式的に示されている。抵抗素子Ｒ３の抵抗値を大とすると、デエンファシス時のＨｉｇｈ電圧（ＶＯＨＤ）は上昇し、コモンモード電圧ＶＣＭはプリエンファシス時と同一に近づくことがわかる。これは、前述したように、抵抗素子Ｒ３の抵抗値を大とした場合、例えばＯＮ状態のＮＭＯＳトランジスタＮ６に流れる電流による抵抗素子Ｒ３の電圧降下が増大し、トランジスタＮ１３のドレイン電圧が下がり、ＮＭＯＳトランジスタＮ４のドレイン電流が減少し（図７参照）、このため、ＯＵＴＴのＨｉｇｈ電圧ＶＯＨＤのＶＯＨＰからの落ち込み量が減少するためである。ＶＯＨＤが上昇すると、ＶＣＭ＝（ＶＯＨＤ＋ＶＯＬＤ）／２が上昇し、プリエンファシス時のＶＣＭに近づく。
【００８１】
本実施例の作用効果を以下に説明する。
【００８２】
本実施例によれば、デエンファシス時のコモンモード電圧（ＶＣＭ）の電圧レベルを、遷移ビット（Ｔｒａｎｓｉｔｉｏｎ ｂｉｔ）時のＶＣＭと同等となるように最適化することで、ＶＣＭの変動を低減し、標準インターフェース規格（ＰＣＩ−Ｅｘｐｒｅｓｓ／Ｓｅｒｉａｌ−ＡＴＡ／ＣＥＩ）のＶＣＭ変動仕様等に対応可能としている。
【００８３】
本実施例によれば、出力回路と同様のスピードで動作する差動対で構成しているため、値が変化する遷移ビット（Ｔｒａｎｓｉｔｉｏｎ ｂｉｔ）と、前のサイクルと値が変化しないデエンファシス・ビット間での高速なＶＣＭ変動に対しても、改善効果を発揮する。
【００８４】
さらに、本実施例によれば、図３に示した構成のように、可変抵抗部３１を備え、抵抗素子の抵抗値を外部から調整可能としておくことで、設計と実機でＶＣＭ変動に差が生じた場合でも、再設計することなく改善が可能である。
【００８５】
前述したように、高速標準インターフェース（ＰＣＩ−Ｅｘｐｒｅｓｓ／Ｓｅｒｉａｌ−ＡＴＡ／ＣＥＩ）の遷移ビット（Ｔｒａｎｓｉｔｉｏｎ ｂｉｔ）とデエンファシス・ビット間の高速なＶＣＭ変動に追従するためには、出力回路の出力データと同じスピードで、ＶＣＭ変動を抑制できる必要がある。一般的なＯＰＡＭＰを使用した追従スピードが遅い帰還回路（図８参照）によってＶＣＭを安定化させる構成とは異なり、本実施例においては、出力データと同じスピードで動作するトランジスタ対（Ｎ５、Ｎ６）を、プリエンファシスバッファ部（Ｎ３、Ｎ４）に追加する構成としたため、高速なＶＣＭ変動に追従できる。
【００８６】
また、本実施例によれば、デエンファシス・ビット時にのみ、電流を低減するように動作し、トランジション・ビット（Ｔｒａｎｓｉｔｉｏｎ ｂｉｔ）と同等のＶＣＭとなるように最適化することで、ＶＣＭ変動値を低減することが可能である。
【００８７】
さらに、本実施例によれば、入力信号として、例えばＥＭＴ、ＥＭＢ等、回路に既設の信号（従来の信号）をそのまま使用することができるため、追加制御回路等は必要としない。なお、この効果は、例として低電源電圧で大振幅のデエンファシス波形を出力させた場合のように、遷移ビットとデエンファシス・ビット間のＶＣＭが変動する構成の出力回路に有効である。
【００８８】
なお、図１、図３の実施例では、ＮＭＯＳトランジスタで構成した回路が示されているが、本発明においては、ＮＭＯＳトランジスタに制限されるものでなく、例えばＰＭＯＳトランジスタで構成してもよいことは勿論である。この場合、電流源を構成するＰＭＯＳトランジスタのソースがＶＤＤに接続され、抵抗素子Ｒ１、Ｒ２、Ｒ３はＰＭＯＳトランジスタのドレインとＶＳＳ間に接続されることになる。
【００８９】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００９０】
１０、１０’ ドライバメインバッファ
２０、２０’ プリエンファシスバッファ
２１ ＶＣＭ帰還部
３０ デエンファシスレベル制御部
３１ 可変抵抗部
４０ レベルシフト機構
【特許請求の範囲】
【請求項１】
入力信号の遷移時にプリエンファシスを施した出力信号を出力する出力回路であって、 プリエンファシス状態から前記入力信号が変化しない場合のデエンファシス時に、前記出力信号にデエンファシスを施すトランジスタに流れる電流を絞り、前記出力信号のデエンファシス時の電圧のプリエンファシス時の電圧からの変化量を縮減させる制御を行う回路を備えたことを特徴とする出力回路。
【請求項２】
前記入力信号と前記入力信号の相補信号とを差動入力して差動出力し、差動出力信号のうち、予め定められた電源電位側の前記出力信号に対してデエンファシスをかけるトランジスタに流れる電流を絞ることで、デエンファシス時の前記出力信号のプリエンファシス時からの変化量を縮減させ、デエンファシス時の前記差動出力信号のコモンモード電圧のプリエンファシス時のコモンモード電圧からの変動を縮減させる、ことを特徴とする請求項１記載の出力回路。
【請求項３】
デエンファシス時に前記出力信号に対してデエンファシスを施すトランジスタと共通の電流源に接続されたデエンファシスレベル制御用のトランジスタを備え、前記デエンファシス時、前記デエンファシスレベル制御用のトランジスタを導通状態とし、前記デエンファシスをかける前記トランジスタに流れる電流を絞る、ことを特徴とする請求項２記載の出力回路。
【請求項４】
前記デエンファシスレベル制御用のトランジスタは前記入力信号の値に基づき、導通状態又は非導通状態に制御される、ことを特徴とする請求項３記載の出力回路。
【請求項５】
前記デエンファシスレベル制御用のトランジスタと予め定められた電源間に抵抗素子が接続されている、ことを特徴とする請求項４記載の出力回路。
【請求項６】
前記抵抗素子の抵抗値が可変に設定自在とされている、ことを特徴とする請求項５記載の出力回路。
【請求項７】
第１のトランジスタ対を構成する第１、第２のトランジスタと、
第２のトランジスタ対を構成する第３、第５のトランジスタと、
第３のトランジスタ対を構成する第４、第６のトランジスタと、
前記第１乃至第３のトランジスタ対と第１の電源間にそれぞれ接続された第１乃至第３の電流源と、
を備え、
前記第１、第２のトランジスタは、第１端子が共通接続されて前記第１の電流源に接続され、制御端子が、相補の入力信号を入力する第１、第２の入力端子にそれぞれ接続され、第２端子が出力信号を差動出力する第１、第２の出力端子にそれぞれ接続され、
前記第１、第２の出力端子と第２の電源の間には、第１、第２の抵抗素子がそれぞれ接続され、
前記第３、第５のトランジスタは、第１端子が共通接続されて前記第２の電流源に接続され、制御端子が、プリエンファシスを制御する制御信号を入力する第１の制御信号端子と、前記第２の入力端子とにそれぞれ接続され、第２端子が前記第１の出力端子と、第３の抵抗の一端とにそれぞれ接続され、
前記第３の抵抗の他端は前記第２の電源に接続され、
前記第４、第６のトランジスタは、第１端子が共通接続されて前記第３の電流源に接続され、制御端子が、前記制御信号の相補信号を入力する第２の制御信号端子と、前記第１の入力端子とにそれぞれ接続され、第２端子が、前記第２の出力端子と、前記第３の抵抗の一端とにそれぞれ接続される、ことを特徴とする請求項１記載の出力回路。
【請求項８】
前記第３の抵抗が、抵抗値が可変な可変抵抗部からなる、ことを特徴とする請求項７記載の出力回路。
【請求項９】
前記可変抵抗部が、抵抗とスイッチの直列回路を複数個並列接続して構成され、スイッチ制御信号に基づき前記スイッチのオン・オフを制御することで抵抗値を可変させる、ことを特徴とする請求項８記載の出力回路。
【請求項１０】
請求項１乃至９のいずれか１項記載の出力回路を備えた半導体装置。
【請求項１１】
第１のトランジスタ対を構成する第１、第２のトランジスタと、
第２のトランジスタ対を構成する第３、第５のトランジスタと、
第３のトランジスタ対を構成する第４、第６のトランジスタと、
前記第１乃至第３のトランジスタ対と第１の電源間にそれぞれ接続された第１乃至第３の電流源と、
を備え、
前記第１、第２のトランジスタは、第１端子が共通接続されて前記第１の電流源に接続され、制御端子が、相補の入力信号を入力する第１、第２の入力端子にそれぞれ接続され、第２端子が出力信号を差動出力する第１、第２の出力端子にそれぞれ接続され、
前記第１、第２の出力端子と第２の電源の間には第１、第２の抵抗素子がそれぞれ接続され、
前記第３、第５のトランジスタは、第１端子が共通接続されて前記第２の電流源に接続され、制御端子が、プリエンファシスを制御する制御信号を入力する第１の制御信号端子と、前記第２の入力端子とにそれぞれ接続され、第２端子が前記第１の出力端子と、第３の抵抗の一端とにそれぞれ接続され、
前記第３の抵抗の他端は前記第２の電源に接続され、
前記第４、第６のトランジスタは、第１端子が共通接続されて前記第３の電流源に接続され、制御端子が、前記制御信号の相補信号を入力する第２の制御信号端子と、前記第１の入力端子とにそれぞれ接続され、第２端子が、前記第２の出力端子と、前記第３の抵抗の一端とにそれぞれ接続される、ことを特徴とする半導体装置。
【請求項１】
入力信号の遷移時にプリエンファシスを施した出力信号を出力する出力回路であって、 プリエンファシス状態から前記入力信号が変化しない場合のデエンファシス時に、前記出力信号にデエンファシスを施すトランジスタに流れる電流を絞り、前記出力信号のデエンファシス時の電圧のプリエンファシス時の電圧からの変化量を縮減させる制御を行う回路を備えたことを特徴とする出力回路。
【請求項２】
前記入力信号と前記入力信号の相補信号とを差動入力して差動出力し、差動出力信号のうち、予め定められた電源電位側の前記出力信号に対してデエンファシスをかけるトランジスタに流れる電流を絞ることで、デエンファシス時の前記出力信号のプリエンファシス時からの変化量を縮減させ、デエンファシス時の前記差動出力信号のコモンモード電圧のプリエンファシス時のコモンモード電圧からの変動を縮減させる、ことを特徴とする請求項１記載の出力回路。
【請求項３】
デエンファシス時に前記出力信号に対してデエンファシスを施すトランジスタと共通の電流源に接続されたデエンファシスレベル制御用のトランジスタを備え、前記デエンファシス時、前記デエンファシスレベル制御用のトランジスタを導通状態とし、前記デエンファシスをかける前記トランジスタに流れる電流を絞る、ことを特徴とする請求項２記載の出力回路。
【請求項４】
前記デエンファシスレベル制御用のトランジスタは前記入力信号の値に基づき、導通状態又は非導通状態に制御される、ことを特徴とする請求項３記載の出力回路。
【請求項５】
前記デエンファシスレベル制御用のトランジスタと予め定められた電源間に抵抗素子が接続されている、ことを特徴とする請求項４記載の出力回路。
【請求項６】
前記抵抗素子の抵抗値が可変に設定自在とされている、ことを特徴とする請求項５記載の出力回路。
【請求項７】
第１のトランジスタ対を構成する第１、第２のトランジスタと、
第２のトランジスタ対を構成する第３、第５のトランジスタと、
第３のトランジスタ対を構成する第４、第６のトランジスタと、
前記第１乃至第３のトランジスタ対と第１の電源間にそれぞれ接続された第１乃至第３の電流源と、
を備え、
前記第１、第２のトランジスタは、第１端子が共通接続されて前記第１の電流源に接続され、制御端子が、相補の入力信号を入力する第１、第２の入力端子にそれぞれ接続され、第２端子が出力信号を差動出力する第１、第２の出力端子にそれぞれ接続され、
前記第１、第２の出力端子と第２の電源の間には、第１、第２の抵抗素子がそれぞれ接続され、
前記第３、第５のトランジスタは、第１端子が共通接続されて前記第２の電流源に接続され、制御端子が、プリエンファシスを制御する制御信号を入力する第１の制御信号端子と、前記第２の入力端子とにそれぞれ接続され、第２端子が前記第１の出力端子と、第３の抵抗の一端とにそれぞれ接続され、
前記第３の抵抗の他端は前記第２の電源に接続され、
前記第４、第６のトランジスタは、第１端子が共通接続されて前記第３の電流源に接続され、制御端子が、前記制御信号の相補信号を入力する第２の制御信号端子と、前記第１の入力端子とにそれぞれ接続され、第２端子が、前記第２の出力端子と、前記第３の抵抗の一端とにそれぞれ接続される、ことを特徴とする請求項１記載の出力回路。
【請求項８】
前記第３の抵抗が、抵抗値が可変な可変抵抗部からなる、ことを特徴とする請求項７記載の出力回路。
【請求項９】
前記可変抵抗部が、抵抗とスイッチの直列回路を複数個並列接続して構成され、スイッチ制御信号に基づき前記スイッチのオン・オフを制御することで抵抗値を可変させる、ことを特徴とする請求項８記載の出力回路。
【請求項１０】
請求項１乃至９のいずれか１項記載の出力回路を備えた半導体装置。
【請求項１１】
第１のトランジスタ対を構成する第１、第２のトランジスタと、
第２のトランジスタ対を構成する第３、第５のトランジスタと、
第３のトランジスタ対を構成する第４、第６のトランジスタと、
前記第１乃至第３のトランジスタ対と第１の電源間にそれぞれ接続された第１乃至第３の電流源と、
を備え、
前記第１、第２のトランジスタは、第１端子が共通接続されて前記第１の電流源に接続され、制御端子が、相補の入力信号を入力する第１、第２の入力端子にそれぞれ接続され、第２端子が出力信号を差動出力する第１、第２の出力端子にそれぞれ接続され、
前記第１、第２の出力端子と第２の電源の間には第１、第２の抵抗素子がそれぞれ接続され、
前記第３、第５のトランジスタは、第１端子が共通接続されて前記第２の電流源に接続され、制御端子が、プリエンファシスを制御する制御信号を入力する第１の制御信号端子と、前記第２の入力端子とにそれぞれ接続され、第２端子が前記第１の出力端子と、第３の抵抗の一端とにそれぞれ接続され、
前記第３の抵抗の他端は前記第２の電源に接続され、
前記第４、第６のトランジスタは、第１端子が共通接続されて前記第３の電流源に接続され、制御端子が、前記制御信号の相補信号を入力する第２の制御信号端子と、前記第１の入力端子とにそれぞれ接続され、第２端子が、前記第２の出力端子と、前記第３の抵抗の一端とにそれぞれ接続される、ことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−１４２３８２（Ｐ２０１１−１４２３８２Ａ）
【公開日】平成２３年７月２１日（２０１１．７．２１）
【国際特許分類】
【出願番号】特願２０１０−５５５（Ｐ２０１０−５５５）
【出願日】平成２２年１月５日（２０１０．１．５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年７月２１日（２０１１．７．２１）
【国際特許分類】
【出願日】平成２２年１月５日（２０１０．１．５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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