【課題】受信周波数設定の変更時のみを検出して高速ロックアップ動作させる。
【解決手段】Ｎ値更新検出回路１３は、Ｎ値ラッチ回路１０から出力のラッチ後の分周比を表す端子ｄ１〜ｄ１６の信号と、インターフェース２から出力のラッチ前の分周比を表す端子ｃ１〜ｃ１６の信号を入力する。Ｎ値更新検出回路１３は、１６ビットで設定されたプログラマブルディバイダー３の分周比をラッチ前後でビットごとに比較するＸＯＲ回路、ＮＯＲ回路、ＮＡＮＤ回路を備える。Ｎ値更新検出回路１３とインターフェース２に接続のラッチ回路１４はＤＦＦ回路からなり、Ｎ値更新検出回路１３から出力のＮ値更新検出信号を入力、インターフェース２からのシリアル入力検出信号をクロック入力として、「ロー」から「ハイ」のタイミングでＮ値更新検出信号をタイマー回路１１に出力し、受信周波数変更の場合のみタイマー回路１１を動作させる。 （もっと読む）

【課題】不感帯幅がマイナスとなった場合でもノイズの発生を抑えることが可能で且つ回路設計が容易なＰＬＬ回路及びその位相同期方法を提供する。
【解決手段】ＰＬＬ回路１００は、基準信号Ｒと帰還信号Ｆとの位相に基づいて、基準信号Ｒの位相が帰還信号Ｆの位相よりも進んでいることを示すＵＰ１信号と、基準信号Ｒの位相が帰還信号Ｆの位相よりも遅れていることを示すＤＯＷＮ１信号との少なくとも一方を出力する位相比較器１０１と、ＵＰ１信号及びＤＯＷＮ１信号を入力し、ＵＰ１信号とＤＯＷＮ１信号との両方が入力されている期間、ＵＰ１信号とＤＯＷＮ１信号とのうち少なくとも一方をキャンセルするノイズキャンセル回路１０６と、ノイズキャンセル回路１０６を通過したＵＰ１信号、すなわちＵＰ２信号、または、ノイズキャンセル回路１０６を通過したＤＯＷＮ１信号、すなわちＤＯＷＮ２信号に基づいて発振するチャージポンプ回路１０２、ＬＰＦ１０３及びＶＣＯ１０４とを有する。 （もっと読む）

【課題】電源補償電圧または電流を供給する装置および方法を提供する。
【解決手段】電源補償電流および電圧源は、バンドギャップ基準電圧およびスケールされた電源電圧に接続された差動増幅器１０６を利用する。電源が変動すると、差動増幅器が安定した補償出力を調整する。出力は補償電圧でも電流でもよい。さらに、差動増幅器から複数の電流および電圧が参照されてもよい。安定した補償出力は、外部回路のための基準バイアスとして供給されてもよい。さらに、補償出力は、電圧制御発振器に供給されてもよい。電源補償電圧および電流源は、電源電圧が第１および第２の抵抗器１０２に跨って分配される、基準ノード１２２で第２の抵抗器と直列に接続された第１の抵抗器と、電圧基準電源１０４と、第１および第２の電圧入力および補償出力を有し、前記第１の入力が前記基準ノードに接続され、前記第２の入力が前記電圧基準電源に接続される差動増幅器と、を備える。 （もっと読む）

【課題】 回路構成の複雑化を抑制しつつ、チャージポンプ回路の動作に起因して発生するノイズを低減する。
【解決手段】 ベースバンド部２は、送信データＭＳ１を送信している期間に制御信号ＣＳ１をＰＬＬ回路４に出力し、ＰＬＬ回路４は、ベースバンド部２から送られる制御信号ＣＳ１に基づいて、ＰＬＬ回路４に含まれるチャージポンプ回路の動作を停止させる。 （もっと読む）

【課題】複数のＰＬＬを設けたり、ＰＬＬ内のＬＰＦのＣＲ時定数や分周器の分周比を切替えずに、様々なサンプリング周波数のワードクロックに同期したクロック信号を生成する。
【解決手段】位相比較器５，ＬＰＦ６，複数種類のサンプリング周波数の公倍数の発振周波数の電圧制御発振器７，電圧制御発振器７の出力をこの複数種類のサンプリング周波数のうちの最小周波数に低減する分周器８から成り、分周器８の出力が位相比較器５にフィードバックされるＰＬＬ４と、入力されたワードクロックの立上りの回数に基づいてこのワードクロックのサンプリング周波数を検出する検出手段２と、検出手段２が検出したサンプリング周波数がこの最小周波数以外の周波数である場合に、このワードクロックをこの最小周波数に間引く間引き手段３とを備え、間引き手段３が間引いたワードクロックが、ＰＬＬ４内の位相比較器５に送られる。 （もっと読む）

【課題】耐放射線型位相ロック・ループ（ＰＬＬ）を実現するための方法および装置を提供する。
【解決手段】耐放射線型ＰＬＬは、調節可能な帯域幅のループ・フィルタを含む。調節可能なフィルタは、未濾波の電圧制御信号を変更し、検出された放射線誘導型の過渡イベント中に、安定した電圧制御信号を電圧制御発振器（ＶＣＯ）へ送る。調節可能なフィルタは、放射イベントが検出されたときに、その帯域幅を減少することによって、放射の作用を除去する。 （もっと読む）

【課題】フェーズ・ロックド・ループ（ＰＬＬ）回路内でリセット信号を発生するシステム及び方法を提供する。
【解決手段】リセット信号は、基準信号及びロック検出信号をリセット回路へ入力することにより発生される。ＰＬＬ内のリセット回路は、一連の相互接続されたラッチ又はＤフリップフロップを備え、これらを用いて遅延時間を生成する。遅延時間は、リセット信号がリセットを指示するのをリセット回路が待つ時間である。リセット回路はまた、或るパルス幅を有するリセット信号を発生する。このパルス幅は、一連の相互接続されたラッチにより決定される。リセット信号は、電圧制御発振器（ＶＣＯ）又はＰＬＬ内の他の回路をリセットするため用いられ、また、ＰＬＬの外部にある回路によっても用いられ得る。 （もっと読む）

【課題】 従来、デジタル位相検出器における位相検出限界は、遅延素子の遅延時間により決定されるため、例えば、ＰＬＬ回路に低ジッタ特性が要求される場合には、全デジタルＰＬＬ回路は不適当であった。
【解決手段】 第１のクロックＣＬＫfを遅延する複数の第１の遅延素子１０１₁〜１０１_nと、第２のクロックＣＬＫrを遅延する複数の第２の遅延素子１０２₁〜１０２_nと、前記第２の遅延素子により順次遅延された前記第２のクロックＲＥＦ１〜ＲＥＦｎに従って、前記第１の遅延素子により順次遅延された前記第１のクロックＦＢ１〜ＦＢｎを取り込み、相対的な位相関係を表すデジタル値Ｑ１〜Ｑｎを保持する複数のデータ保持回路１０３₁〜１０３_nと、を備えるように構成する。 （もっと読む）

本発明は、同相信号および直角位相信号がアナログ・ドメインで処理されて、ポーラ変調信号の位相成分の導関数に対応するアナログ信号が生成される、前記ポーラ変調の装置および方法に関する。このアナログ信号は、被制御発振器（４０）の制御入力に入力される。一例として、この処理は、アナログ・ドメインにおける微分乗算アルゴリズムに基づくことが可能である。それによって、位相信号およびエンベロープ信号がアナログ・ドメインで生成され、高精度のポーラ変調出力信号を取得するために、ポーラ信号の処理に起因する帯域幅の拡大およびそれに対応するエイリアシングを防ぐことが可能である。
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【課題】ロックアップタイムが短縮でき、かつ回路規模も小さくて済むＰＬＬ周波数シンセサイザを提供する。
【解決手段】ＰＬＬ周波数シンセサイザにおいて、ループフィルタ７をノッチ周波数がリファレンス周波数に設定されたツインＴ型ノッチフィルタ７１とツインＴ型ノッチフィルタ７１の後ろに直列接続されたローパスフィルタ７２とで構成すると共に、ツインＴ型ノッチフィルタ７１の一部を構成する抵抗Ｒ２とローパスフィルタ７２の一部を構成する抵抗Ｒ２とを共用にした。 （もっと読む）

【課題】ＰＬＬ回路での電源投入後の発振周波数の収束過程における誤動作を確実に防止し、所望の発振周波数で出力信号を発振できるようにする。
【解決手段】参照信号ＲＥＦと帰還信号ＦＢの位相差を検出する位相比較器２０、その位相差に応じて電荷が充電又は放電されるループフィルタ３０Ａ、及びループフィルタに蓄積される電荷量に基づく入力電圧に応じた発振周波数で出力信号を発振する電圧制御発振器５０Ａに加え、電圧制御発振器に入力される入力電圧が所定範囲外である場合に、ループフィルタに電荷を充電又は放電し入力電圧を所定範囲内の電圧にする制御回路４０Ａを設け、発振周波数が分周器の動作可能周波数を超えないように入力電圧を制御して、分周器の動作可能周波数以上の発振周波数で出力信号が発振されないようにする。 （もっと読む）

【課題】パワーダウンモードや、セルフリフレッシュモードだけでなく、ノーマルモード動作においても、実際にクロックが用いられる必要区間以外の区間に対して、意味無くＤＬＬクロックがトグルリングされることを防止して、ＤＲＡＭの動作電流を低減させるためのＤＬＬ装置を提供する。
【解決手段】ＤＬＬドライバー制御装置は、ＤＬＬクロックをドライビングするＤＬＬドライバーと、アクティブモードに関する情報を有する信号に応答して、前記ＤＬＬドライバーの駆動を制御するための制御信号を生成するＤＬＬドライバー制御部とを備える。 （もっと読む）

【課題】長時間パワーダウンモード状態にとどまる場合にロックフェイル（fail）が発生するのを防止すること。
【解決手段】外部クロックを受信して、バッファリングして、内部クロックを生成するクロックバッファと、クロックイネーブル信号ＣＫＥに応答して、ノーマルモードなのか、パワーダウンモードなのか、に対する情報を有する制御信号を生成するパワーダウンモード制御部と、前記の制御信号に応答して、内部クロックに基づいた、ソースクロックを提供するソースクロック生成部と前記のソースクロックに基づいてＤＬＬの位相更新を行い、ＤＬＬクロックを提供する位相更新部を備える遅延固定ループを提供する。長時間にパワーダウンモードにとどまる場合にも、パワーダウンモード区間の一部の区間で、ＤＬＬ位相更新を行なうことによって、ロックフェイル（fail）が発生することを防止できる。 （もっと読む）

その周波数が位相同期ループ（ＰＬＬ）によって制御されかつ間欠的に動作している無線部を備えるシステムにおいて、ＰＬＬが設計周波数において安定した後に、ＰＬＬ内の制御コンデンサをトライステートにすることによって、ＰＬＬによって消費される電力を低減する方法及びシステムを提供する。前記コンデンサが安定した後に、ＰＬＬ内の構成要素のうちのいくつかへの電力が低減される。 （もっと読む）

【課題】スペクトラム拡散クロックを発生し、参照クロック信号及び出力クロック信号の高精度な位相の制御を行うことが可能なクロック発生回路及びクロック発生方法を提供すること。
【解決手段】
入力分周部７０は、入力クロック信号ＣＬＫＲを５０分周して、分周入力クロック信号ＣＬＫＳを出力する。ＤＬＬ回路８０は、遅延制御信号ＤＣＳ１、ＤＣＳ２を求める動作を行う。変調回路４０は、遅延制御信号ＤＣＳ１、ＤＣＳ２および変調制御回路５０から出力される変調信号ＭＯＤに応じて、分周入力クロック信号ＣＬＫＳを変調し、変調クロック信号ＣＬＫＮを出力する。位相比較器１１は、変調クロック信号ＣＬＫＮ及び分周内部クロック信号ＣＬＫＭの位相差を検知する。クロック生成部２０は、位相比較器１１の位相差信号に応じた周波数の出力クロック信号ＣＬＫＯを生成する。 （もっと読む）

【課題】 数ギガヘルツ以上の高周波域においても、高精度のクロック信号を生成し分配可能なクロック生成分配装置を提供すること、及び20GHzに達するような高周波域においても、各電圧制御発振器が同一位相で発振し、希望する周波数のクロック信号が生成でき、高周波クロック信号を、より安定にチップ内の各部に分配する分散VCO型クロック生成分配装置を提供すること。
【解決手段】 各電圧制御発振器としてLC共振型電圧制御発振器を採用し、さらにその発振ノード間の接続配線のインダクタ成分を相対的に小さくして、あるいは、LC共振発振器を注入同期により同期して発振させることにより、各LC共振型電圧制御発振器が安定して同一位相で発振するようにする。 （もっと読む）

【課題】 回路構成を簡素化するとともに高速な位相同期を行う。
【解決手段】 Ｂ／Ｕ変換部１は、バイポーラ信号のプラス側波形のＲＺユニポーラ信号およびマイナス側波形のＲＺユニポーラ信号を発生し、ＯＲ回路２は２列のＲＺユニポーラ信号を１列のＲＺユニポーラ信号に変換する。フリップフロップ３は、クロック端子に１列のＲＺユニポーラ信号を入力し、データ端子に“Ｈ”レベルを入力しており、バイポーラ信号の６４ｋＨｚ成分の信号を抽出する。カウンタ５はフリップフロップが抽出した６４ｋＨｚ成分の信号により有効化され、５１２ｋＨｚ以上のクロックをカウントする。リセットパルス発生回路６はカウントが所定回数になるとリセットパルスを出力する。 （もっと読む）

【課題】ＬＣ発振回路で構成されるランプ励振器の発振回路は温度変化等に対する周波数変化率が極めて大きく、また、その信号成分がランプ励振器の回路構成部品を搭載したプリント基板上のパターン等を経由して周波数制御部の他の回路に入り込み、ルビジウム原子発振器としての特性を劣化させる。
【解決手段】ＰＬＬ回路４２の位相比較器４２ａに、基準の周波数源としての前記ＶＣＸＯ４０の出力と、分周回路４２ｃを介してランプ励振器１９の出力とが入力する。
前記位相比較器４２ａにおいてＶＣＸＯ４０出力と分周回路４２ｃ出力の位相を比較し、ループ・フィルタ４２ｂによってその位相差に応じた直流電圧を取り出し、該直流電圧レベルを前記ランプ励振器１９の可変容量ダイオードＤ１に、ランプ励振器１９の出力周波数のずれを打ち消すようにその容量値を変化させるよう印加する。 （もっと読む）

【課題】ジッタ環境や電圧制御発振器の特性の差異に応じて、電圧制御発振器への電圧制御勾配のパラメータ変更を容易に行うことができ、ジッタ環境や電圧制御発振器の特性の差異に柔軟に対応できるＰＬＬ回路を提供する。
【解決手段】分周器１０は入力クロックＣＬＫ＿Ａを分周する。分周器１１は出力クロックＣＬＫ＿Ｂを分周する。位相比較部１２は分周器１０が出力する分周クロックＣＬＫ＿ａと分周器１１が出力する分周クロックＣＬＫ＿ｂの位相差を位相比較結果として保持する。ソフト処理部１３は位相比較結果をソフト処理して制御電圧生成用パルス列ＣＰを出力する。ループフィルタ１４は制御電圧生成用パルス列ＣＰを平滑化してなる制御電圧ＶＣを電圧制御発振器１５に与え、電圧制御発振器１５は制御電圧ＶＣに対応する周波数の出力クロックＣＬＫ＿Ｂを出力する。 （もっと読む）

実施形態は、位相同期ループ（ＰＬＬ）回路に関係する。ＰＬＬは、所望の周波数で信号を出力する電圧制御発振器を含む。位相検波器が電圧制御発振器からの出力に結合されている。位相検波器は、電圧制御発振器（ＶＣＯ）からの信号出力の位相を基準信号の位相と比較する。ループフィルタがＶＣＯと位相検波器とに結合されている。ＶＣＯ信号の位相を基準信号の位相に同期させるために、ループフィルタは同期動作モードを有する。引き続いてループフィルタを追跡動作モードに置くことができ、追跡動作モードはＶＣＯ信号の位相を調整して、基準信号の位相を追跡する。 （もっと読む）