【課題】 無線周波数帯の切替が可能な無線装置において、部品点数を削減すること。
【解決手段】 本発明にかかる携帯電話のＲＦ制御部３０は、少なくとも１つの信号を出力するΣΔＰＬＬ３９ａと、ΣΔＰＬＬ３９ａの出力信号の電圧に応じて無線周波数帯Ａの周波数の信号を出力するＶＣＯ３７ａ−Ａと、ΣΔＰＬＬ３９ａの出力信号の電圧に応じて無線周波数帯Ｂの周波数の信号を出力するＶＣＯ３７ａ−Ｂと、を備え、無線周波数帯Ａと無線周波数帯Ｂのうち、いずれの無線周波数帯を使用して通信を行うかについての選択を受け入れ、選択された無線周波数帯に応じて、ＶＣＯ３７ａ−Ａの出力信号又はＶＣＯ３７ａ−Ｂの出力信号のいずれかによる周波数変換を行いつつ、無線通信を行うことを特徴とする。 （もっと読む）

【課題】
回路規模と消費電力とを増大させることなく、規格などに定められた変動周期および周波数の変動範囲を満足するように、出力クロック信号の周波数拡散を実現できるようにする。
【解決手段】
電圧制御発振器１１０の発振周波数を制御する発振周波数制御信号をリークさせる電流経路１６０が設けられ、電圧制御発振器１１０のサイクル数をカウントするカウンタ１７０のカウント結果に応じた所定の周期で、位相検出器１２０の出力のオン／オフの状態が切り替えられる。位相検出器１２０の出力がオフの時には、電流経路１６０で発振周波数制御信号がリークさせられることによって電圧制御発振器１１０の発振周波数が低下する。次に位相検出器１２０の出力がオンになると、フィードバック制御により低下した電圧制御発振器１１０の発振周波数が所定の周波数まで上昇する。 （もっと読む）

【課題】完全に平滑化された信号を出力するスイッチトキャパシタフィルタを実現する。
【解決手段】スイッチトキャパシタフィルタは、３個のスイッチトキャパシタ回路（３２）を備えている。各スイッチトキャパシタ回路（３２）は、容量（３２１）を有し、容量（３２１）が電流信号の入力端に接続された第１の状態、容量（３２１）が電圧信号の出力端に接続された第２の状態、及び容量（３２１）がフィルタ容量（３１）の側に接続された第３の状態が循環する。そして、これら３個のスイッチトキャパシタ回路（３２）は、互いに第１から第３の状態が重ならないようにインターリーブ制御される。 （もっと読む）

【課題】
簡易な回路構成により、外部クロックの停止を効率よく検出できる検出回路及び半導体装置を提供すること。
【解決手段】
本発明にかかる半導体装置は、発振クロックを逓倍したＰＬＬ出力クロックを生成するＰＬＬ回路１１と、ＰＬＬ出力クロックに基づいて動作する内部回路１３と、発振クロックとＰＬＬ出力クロックに基づいて発振クロックの停止を検出し、検出した結果を内部回路１３へ出力する発振停止検出回路１２と、を有するものである。 （もっと読む）

【課題】適正な検査工程フローおよび最小の検査時間でＰＬＬ回路を製造する。
【解決手段】位相同期ループ回路のロックを必要としない、位相同期ループ（ＰＬＬ）分周比を設定するためのシステムおよび方法。ある実施形態では、この方法は、電圧制御発振器（ＶＣＯ）から実質最小または実質最大の周波数出力を誘導することと、分周器を対応する分周比に設定することを含んでいる。この方法は、ＶＣＯへの入力電圧を接地することを含み得る。または、この方法は、ＶＣＯに入力を供給するチャージポンプへの入力を操作することを含み得る。チャージポンプ入力は、直接的に、またはチャージポンプへの入力を供給する位相・周波数検出器を介して操作されるようにでき、さらなる入力信号を受信するように適合されてもよい。 （もっと読む）

【課題】ＰＬＬ回路が発生するクロックを基準クロックとし、入力信号であるアナログ信号をデジタル変換してデジタル処理を施し、処理結果をアナログ変換して出力するデジタルシステムにおいて、ＰＬＬ回路が発生するクロックに含まれるジッタの影響を最小限に抑制すること。
【解決手段】遅延器４の遅延時間は、デジタル処理回路３と遅延器４の合計遅延時間がクロックのジッタの周期と等しくなるように調整してある。これによって、基準クロックに含まれるジッタ周期の倍数の時間分だけデジタル処理した信号を遅延させてからアナログ変換するので、入力段のＡ／Ｄ変換器２から出力段のＤ／Ａ変換器５までの遅延時間をジッタ周期と合致させることができ、出力アナログ信号に対するクロックに含まれるジッタの影響を最小限に抑えることができる。 （もっと読む）

【課題】本発明は、コストを抑制しつつ、入力された信号の電圧を長時間保持することができる電圧保持回路及び電圧保持回路を備えるクロック同期回路を提供することを目的とする。
【解決手段】 外部から入力される制御信号の電圧と、出力されるアナログ保持信号の電圧との比較結果を出力する電圧比較部１１０と、比較結果に基づいて、保持しているデジタル値である保持値を増減させ、保持値に基づいて生成されるデジタル値であるデジタル保持信号を出力するデジタル値保持部１２０と、デジタル保持信号をアナログ値に変換しアナログ保持信号として出力するＤ／Ａ変換部１３０とを備える。 （もっと読む）

【課題】ＰＬＬの動作に影響を与えることなく、その回路規模が小さく、設計の検証も容易で、ロック状態の判定精度を適宜設定することができるＰＬＬのロック検出回路を提供する。
【解決手段】ロック検出回路は、ＰＬＬに入力される入力クロックおよびフィードバッククロックを各々分周した第１および第２の分周クロックを出力する第１および第２の分周回路と、第１および第２の分周クロックを比較し、両者の間の位相差に相当する位相差出力信号を出力する比較回路と、２以上の所定のカウント数まで、第１の分周クロックをカウントして、所定パルス幅のカウント信号を出力するカウンタと、位相差出力信号が出力されない状態で、前記カウント信号が所定数入力されるとロック検出信号を出力する検出回路とを備える。 （もっと読む）

【課題】高機能化、多機能化及び付加価値化を実現した半導体装置の提供を課題とする。
【解決手段】基板上に、正確な周波数の信号を出力する回路（フェーズ・ロックド・ループ回路、ＰＬＬ回路）を設けた半導体装置を提供する。ＰＬＬ回路は、供給される信号を基に、一定の倍率の周波数の信号を出力する回路である。ＰＬＬ回路は、位相比較器、ループフィルタ、電圧制御発振器及び分周器を含む。基板上にＰＬＬ回路を設けることにより、高機能化、多機能化及び高付加価値化を実現することができる。 （もっと読む）

【課題】ＰＬＬ回路において基準信号に対する発振信号の位相差を安定させ、かつその位相差及びループ帯域を変更可能とすることができる。
【解決手段】コンデンサを有し、コンデンサに蓄積された電荷量に基づく制御信号を出力するフィルタ回路と、制御信号に基づく周波数の発振信号を出力する発振器と、発振信号と、予め定められた周波数の基準信号とを比較することにより発振信号及び基準信号の位相差を検出する位相比較器と、位相差に基づいて、所定の充電電流によりコンデンサを充電させるか、又は、所定の放電電流によりコンデンサを放電させるかを制御するスイッチ回路と、充電電流及び放電電流のそれぞれを、予め定められた基準電流又は基準電圧に基づいて定める電流安定化回路とを備える発振装置を提供する。 （もっと読む）

【課題】映像信号等の入力信号の劣化状況により、１次ＰＬＬ回路と２次ＰＬＬ回路の自走／ロック方法をフレキシブルに変更でき、劣化した入力信号に対しても、正常なクロック再生を可能とする。
【解決手段】１次ＰＬＬ回路１０及び２次ＰＬＬ回路２０を有する２段ＰＬＬ回路において、１次ＰＬＬ自走検出回路３０は、入力信号の異常状態を検出して１次ＰＬＬ回路１０をアンロック状態に切り替えるための第１切替信号ＦＤ１を出力する。これにより、切替ＳＷ１３が切り替えられ、定電圧発生器１５から出力された定電圧がＶＣＯ１４に与えられる。２次ＰＬＬ自走検出回路４０は、ＶＣＯ１４が自走状態で動作してしていることを検出して２次ＰＬＬ回路２０をアンロック状態に切り替えるための第２切替信号ＦＤ２を出力する。これにより、切替ＳＷ２３が切り替えられ、定電圧発生器２５から出力された定電圧がＶＣＯ２４に与えられる。 （もっと読む）

【課題】発振周波数のスペクトラムを拡散して、電磁波輻射を低減させるクロック生成回路を提供することを目的とする。
【解決手段】
本発明は、基準クロックと動作クロックとが入力される位相比較器と、前記位相比較器の出力信号に基づいて前記動作クロックを生成する電圧制御発振器とを備えるクロック生成回路において、前記電圧制御発振器は、電圧信号を電流信号に変換する電圧電流変換器と、前記電流信号を可変とする電流可変回路と、前記可変電流信号に基づいた周波数を発振する電流制御発振器とを備えることを特徴とするクロック生成回路を提供する。 （もっと読む）

【課題】 受信の途中でＰＧＡのゲインの切替えを行なってもＰＬＬ回路の周波数変動を所定の時間内に収束させることができるとともに、送信時の位相雑音特性および送信スペクトラム特性が所定の条件を満足することができる通信用半導体集積回路（高周波ＩＣ）を提供する。
【解決手段】 位相変調および振幅変調された受信信号を受信するモードと位相変調のみされた受信信号を受信するモードとで動作可能な通信用半導体集積回路（高周波ＩＣ）において、ＰＬＬ回路のループフィルタ（６３４）の周波数帯域を、受信モードでは大きく、送信モードでは小さくなるように切り替え設定するようにした。 （もっと読む）

【課題】ある特定回路において、起動時に２つのクロックを互いに同期させる。
【解決手段】装置は、クロック１０６を受け入れる分周器を備える。前記分周器１０４は、分周モード信号によって、Ｎ分周因子とＭ分周因子とを選択可能であり、ここで、（Ｎ−Ｍ）の絶対値は１である。前記装置はまた、スリップ信号１１２に応答するパルス発生器１００を備え、分周器の出力１０８によって駆動され、前記分周モード信号１０２を前記分周器１０４に対して提供する。 （もっと読む）

【課題】一つの位相同期回路を用いて多周波の出力信号を得ることが可能な多周波出力位相同期発振器を提供することを目的とする。
【解決手段】本発明に係る多周波出力位相同期発振器６は、外部から入力される基準信号と、後述する電圧制御発振器が出力する信号を分周した比較信号とを位相比較し位相差信号を発生する位相比較器２と、前記位相差信号の高周波成分を除去して直流電圧とするループフィルタ３と、ある一定の自走周波数を有し、前記直流電圧により発振周波数を変化させる電圧制御発振器４と、該電圧制御発振器４が出力する信号の周波数を複数の分周器のトータルで１／Ｎ分周し、前記位相比較器２に出力する分周器７、８、９、１０とにより構成する。 （もっと読む）

【課題】設計者の負担軽減を図るとともに発振動作の高性能化を実現すること。
【解決手段】ＰＬＬ回路１００は、印加された電圧に応じた発振信号Ｘを出力する電圧制御発振器（ＶＣＯ）１１４を有する。ＰＬＬ回路１００は、検知部１２０により、ＶＣＯ１１４から出力された発振信号Ｘの周波数を検知して、当該周波数に応じた検知信号ＯＳＣを出力する。また、検出部１３０により、検知信号ＯＳＣに基づいて、発振信号Ｘの異常発振状態を検出する。生成部１４０は、状態検出信号ＣＨに基づいて、ＶＣＯ１１４の出力動作のリセットをおこなうリセット信号Ｓ１を生成し、ＶＣＯ１１４に出力する。これにより、ＶＣＯ１１４から出力された発振信号Ｘの異常発振状態を自動的にリセットすることができる。 （もっと読む）

【課題】 入力信号位相に同期した出力信号を得ることができる位相同期回路に関し、入力信号断によっても出力信号の周波数変動を抑制する。
【解決手段】 入力信号ＩＮと比較信号との位相を比較する位相比較器１と、チャージポンプ２と、ローパスフィルタ３と、自走回路４と、電圧制御発振器５と、分周器６とを含む位相同期回路であって、自走回路４は、入力断検出回路１１と、アナログセレクタ１２と、定電圧発生回路１３と、コンデンサ１４と、切替部１５とを含み、同期検出回路１６からの同期状態の検出信号により切替部１５をオンとして、ローパスフィルタ３の出力信号をコンデンサ１４により保持し、入力信号断時に、コンデンサ１４により保持した電圧を制御電圧とし、同期外れの検出信号によりコンデンサ１４を切り離して、定電圧発生回路１３の出力信号を制御電圧とする。 （もっと読む）

多相が再整列された電圧制御発振器（ＭＲＶＣＯ）（図１および図７）は、ＶＣＯ出力クロックと基準クロック（ＣＫＲＥＦ）との間の瞬間位相誤差に比例する注入量（ＩＡＬＩＧＮ）での、ＶＣＯ段（１１、１２、１３）における電荷注入（１９）に基づいて、位相再整列（Δθ）を達成する。ＭＲＶＣＯは、多相が再整列された位相ロックループ（ＭＲＰＬＬ）の一実現化例（図１１および図１２）の一部（１１７）として備えられてもよい。ＶＣＯを制御するために、別個の位相検出器（１２１）およびある特定の再整列電荷ポンプ（１２３）がＰＬＬに設けられてもよい。ＶＣＯはより低い位相変調ノイズを有し、そのためＰＬＬは非常に大きい等価帯域幅を有する。
（もっと読む）

【課題】クロック盤の位相合わせ回路に関し、位相比較器における比較周波数が低く、ジッタに対するループ応答のカットオフが極端に低い場合でも、マスタークロック盤とスレーブクロック盤の位相の合せ込みを正確に行い、運用系と待機系のクロック盤と切り換えをスムーズに安定して行うことを可能にする。
【解決手段】マスタークロック盤とスレーブクロック盤とからそれぞれ出力されるクロック信号を位相比較器１−１に入力し、位相比較器１−１から出力される位相差に応じた電圧の位相差信号を、ローパスフィルタ１−２に通した後、制御部１−３に入力し、制御部１−３は、該位相差信号に応じて、スレーブクロック盤側の位相を、マスタークロック盤側の位相に合わせる位相制御信号を、位相合わせＰＬＬ回路１−４，１−４’に出力し、位相合わせＰＬＬ回路１−４，１−４’は、該位相制御信号に従って各クロック信号の位相を制御して出力する。 （もっと読む）

【課題】出力信号に生じるジッタ量を抑えることができる分周回路を提供する。
【解決手段】直列に接続されたＤ−ＦＦ７，９，１１を、入力信号Ｓ０を基準クロック信号として駆動し、分周比決定信号Ｓ２１によって選択された分周比で入力信号Ｓ０を分周して第１の分周信号Ｓ７を生成する回路モジュール３と、直列に接続されたＤ−ＦＦ４７，４９，５１，５３を、第１の分周信号Ｓ７を基準クロック信号として駆動し、当該直列に接続されたＤ−ＦＦの段数に応じた分周比である８分周で、第１の分周信号Ｓ７を分周して出力信号Ｓ５７を生成する回路モジュール４５と、回路モジュール４５のＤ−ＦＦの出力および４／５選択信号Ｓ２４に基づいて、分周比決定信号Ｓ２１を生成するＯＲ回路５５とを有する。 （もっと読む）