【課題】 位相同期回路のロックが外れてしまった場合も、視聴を妨げるノイズの発生を抑えることができる位相同期回路を提供する。
【解決手段】 送られてくるＡＶストリームをデコードし音声信号と映像信号とを出力する際、音声信号と音声信号に対応する映像信号との同期をとるため、音声信号の音声信号フレームと映像信号の映像信号フレームとの位相差を比較し、位相誤差情報を出力する位相同期回路１００において、出力される位相誤差情報が所定の閾値以下の場合、位相誤差情報を収束させるように処理を行い音声信号と映像信号との同期をとるようにするとともに、出力される位相誤差情報が所定の閾値より大きい場合、音声信号の出力をミュートするよう制御する制御手段１０７を有する。 （もっと読む）

【課題】スプレッドスペクトルクロック生成器（ＳＳＣＧ）及びスプレッドスペクトルクロック（ＳＳＣ）信号を生成する方法を提供する。
【解決手段】第１フィードバック信号の平均周波数と受信された比較周波数信号との差に基づくか、第２フィードバック信号と比較周波数信号との総位相変化量に基づいて所定の変調電圧信号を出力する制御部、受信された既存周波数信号及び受信された第２フィードバック信号の機能で第１制御電圧を生成するサブシステムを備えるＳＳＣＧである。合算部は、第１制御電圧信号と変調電圧信号とを合算して第２制御電圧信号を生成し、電圧制御オシレータは、第２制御電圧信号に基づいてＳＳＣ信号を生成する。 （もっと読む）

【課題】 簡単な構成により高周波数で低ジッタの基準周波数信号を形成するＶＣＯを含む半導体集積回路装置を提供する。
【解決手段】 制御電圧を受ける第１導電型の第１ＭＯＳＦＥＴのドレイン電流を受ける第２導電型のＭＯＳＦＥＴからなる第１電流ミラー回路と、上記第１電流ミラー回路の出力電流を受ける第１導電型のＭＯＳＦＥＴからなる第２電流ミラー回路と、上記第２電流ミラー回路の出力電流に基づいて動作電流が制御される複数の増幅回路からなるリングオシレータとを備え、上記第２電流ミラー回路は、制御信号により入出力電流比が切り替えられてなり、上記リングオシレータのジッタが許容値を満足するよう範囲で最大入出力電流比を設定する。 （もっと読む）

【課題】 外部クロックが停止されてもオンチップのＰＬＬ回路を用いて内部クロックを生成する。
【解決手段】 ＰＬＬ回路（２）は、参照クロック信号の位相と帰還クロック信号の位相とを比較するための位相比較回路(１０)と、参照クロック信号の周波数と前記位相比較回路での位相比較結果とに応じた発振制御信号を生成するチャージポンプ回路(１１)と、発振制御信号に加算されるバイアス信号を生成するバイアス回路(１５)と、発振制御信号とバイアス信号に応じた周波数のクロック信号を形成する発振回路(１６)とを有する。外部クロックが停止されてもＰＬＬ回路のバイアス回路で生成されるバイアス信号に応じた周波数のクロック信号を形成することができる。必要な周波数はバイアス信号によって決定することができるから、外部から供給されるクロックが停止されたときの生成されるクロック信号の周波数に大きなばらつきを生じ難い。 （もっと読む）

対称型位相ロックループＰＬＬデバイスにおいて、第１のスイッチペアＩ１Ｐ１、Ｉ１Ｐ２および第２のスイッチペアＩ２Ｐ１、Ｉ２Ｐ２が、（ｉ）対称型時間／電圧変換ブロックの第１の出力および第２の出力と、（ｉｉ）電圧処理ブロックの第１の入力および第２の入力との間に配置される。さらに、第３のスイッチペアＩ３Ｐ１、Ｉ３Ｐ２および第４のスイッチペアＩ４Ｐ１、Ｉ４Ｐ２が、位相比較器ＰＣの第１の入力および第２の入力の上流に配置される。制御手段が、第１のスイッチペアから第４のスイッチペアまでの開／閉を制御して、（ａ）第１の位相Ｐ１中、第１のクロック信号Ｃｌｋｒｅｆが、比較器の第１の入力に接続され、第２のクロック信号Ｃｌｋｄｌｙが、比較器の第２の入力に接続され、変換ブロックの第１の出力が、処理ブロックの第２の入力に接続され、変換ブロックの第２の出力が、処理ブロックの第１の入力に接続され、さらに（ｂ）第２の位相Ｐ２中、第１のクロック信号が、比較器の第２の入力に接続され、第２のクロック信号が、比較器の第１の入力に接続され、変換ブロックの第１の出力が、処理ブロックの第１の入力に接続され、変換ブロックの第２の出力が、処理ブロックの第２の入力に接続されるようにして、静的位相誤差を補償するようにする。
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【課題】位相比較器の不感帯による位相雑音を低減させるとともに、定常位相誤差とスプリアスレベルをも低減したＰＬＬ回路を提供する。
【解決手段】擬似ランダムパターン生成回路４によって擬似ランダムパターンであるＭ系列信号を生成し、オフセット生成回路３で、上記Ｍ系列信号に応じてチャージポンプ２から出力される電流に正及び負のオフセット電流を加える。ここで、オフセット電流は、電圧制御発振器６出力に不感帯幅より大きい位相変化を起こさせるものとする。その結果、位相比較器１の入力信号は常に不感帯幅を超える位相差を持つようになり、位相比較器の不感帯を避けてロックさせることが可能になる。さらに、十分長い周期のＭ系列を用いることで、定常位相誤差が低減されるとともに、位相オフセットの周期性によって生じるスプリアスが広帯域に拡散され、拡散効果によってスプリアスのレベルが低減される。 （もっと読む）

【課題】発振周波数に応じて最適な発振信号を出力する。
【解決手段】電圧制御型電流源５８は、発振器駆動電流３０８と発振器等価電流３２６を出力する。信号発振回路６０は、第１源発振信号３１０と第２源発振信号３１２を出力する。差動増幅器５２は、第１増幅発振信号３１４と第２増幅発振信号３１６を出力する。第１スイッチ回路６２と第２スイッチ回路６４は、第１電流発振信号３２０と第２電流発振信号３２２をそれぞれ出力する。第１電流値変換増幅回路６６は、第１電流発振信号３２０の値を変換し、第２電流値変換増幅回路６８は、第２電流発振信号３２２の値を変換し、最終的に出力電流となる。加算器５６は、発振器等価電流３２６と変換用等価電流３２８を加算した差動増幅器駆動電流３２４を差動増幅器５２に出力する。 （もっと読む）

【課題】変調器に入力されるクロックが１０ＭＨｚの場合でも、現用／予備両系の変調器間で波形及び位相が一致した出力信号を得る。
【解決手段】 クロック変換器２０は、１０ＭＨｚのクロックを２／６３ＭＨｚに分周する１／３１５分周器２１と、５１２／６３ＭＨｚのクロックを発振し、その発振周波数を電圧信号に応じて制御するＶＣＯ２４と、ＶＣＯ２４からの５１２／６３ＭＨｚのクロックを１／２５６に分周する１／２５６分周器２５と、両分周器２１、２５の出力クロックを比較しその位相差に応じて前記電圧信号となるパルス信号を出力する位相比較器２３と、デジタル放送用の多重フレームの周期を示すフレーム同期信号、及び１０ＭＨｚのクロックを入力し、フレーム同期信号のパルス波形を１０ＭＨｚのクロックに同期して整形し、整形された信号を前記リセット信号として出力する波形整形器２２とを有する。 （もっと読む）

【課題】光フェーズロックループ装置において、入力光信号とビート光信号とのロックを検出することである。
【解決手段】入力光信号及びビート光信号の第１の位相比較信号を出力する第１の位相検出器１０と、第１の位相比較信号を整形するループフィルタ２０と、整形した第１の位相比較信号に基づいてビート光信号を出力する光学電圧制御発振器（ＯＶＣＯ）３０と、を備える光フェーズロックループ装置１と、ビート光信号の位相をシフトする位相シフト器としてのπ／２シフト器１３０Ａと、入力光信号及び位相シフトされたビート光信号の第２の位相比較信号を出力する第２の位相検出器１４０と、を備え、π／２シフト器１３０Ａは、ビート光信号に対して、第２の位相検出器１４０で比較される２つの光信号の位相が同期した場合に、その位相比較信号が０にならないπ／２を位相シフトする。 （もっと読む）

デュアル帯域ループフィルタより成るＰＬＬ回路がもたらされる。ループフィルタの第1帯域は第1の回路素子網（Ｃ_１，Ｃ_２，Ｃ_３，Ｒ_１，Ｒ_２）により決定され、第２帯域は第２の回路素子網（Ｃ_４，Ｃ_５，Ｃ_６，Ｒ_３，Ｒ_４）により決定される。第２の回路網のノード（５）は第２のネットワークのノード（２）の電圧レベルにチャージされる一方、第２の回路網はオフされる。第1の回路網（Ｃ_１，Ｃ_２，Ｃ_３，Ｒ_１，Ｒ_２）のノード（５）はキャパシタ（Ｃ_２）及びそれに直列に接続された抵抗器（Ｒ_２）の第1端部の相互接続部に位置し、抵抗器（Ｒ_２）の第２端部は第1の回路素子網（Ｃ_１，Ｃ_２，Ｃ_３，Ｒ_１，Ｒ_２）の入力及び出力間の信号経路に接続される（図２）。
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【課題】 同期信号の切替時に内部同期信号が緩やかに変化するように構成し、ノイズの発生を防止する。
【解決手段】 同期切替部１３により、内外の同期信号の切替を行う。同期信号は、ＰＬＬ回路を構成する位相比較器１５、ローパスフィルタ１６、電圧制御発振器１７及び位相カウンタ１８から成るＰＬＬ回路に送られる。電圧制御発振器１７の出力側に同期信号カウンタ１９を設け、同期信号カウンタ１９と位相カウンタ１８の出力を補完制御部２０に接続する。補完制御部２０は、周波数切替時において、位相カウンタ１８のリセット、位相比較動作の停止・再開、同期切替部１３からの出力信号の立ち上がりエッジの抽出などの処理を行う。補完制御部２０は、一定のタイミングで同期信号カウンタ１９と位相カウンタ１８の出力信号の位相を比較し、両信号間の位相にずれがある場合に、位相カウンタ１８のカウンタ値を−１する補正信号を出力する。 （もっと読む）

図５に示すような、位相ロックループと可変周波数分割器（５６０）とを備えた、周波数を発振する装置が示されている。可変周波数分割器（５６０）は、第１の周波数の信号をある分割比で分割して第２の周波数(Ｆｏｕｔ）の信号を発生し、この周波数分割は、位相／周波数検出器（５１０）へ入力される参照周波数クロック入力（Ｆｒｅｆ）とフィードバック周波数の信号入力との比較に基づいて行われる。チャージポンプ（５２０）およびループフィルタ（５３０）が、第２の周波数の信号（３５５）を分割して正しいフィードバック周波数の実現を可能にする分割器（５５０）とともに示されている。ＶＣＯ（５４０）には、選択されるキャパシタを備える共振回路と、動作周波数を設定する制御電圧と、適当な利得のための能動回路(３２０)とが内在する。
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【課題】発振周波数を分周して混合器に供給する形式の回路において、分周回路で生成された高調波成分や、原発振周波数成分などの不要成分が混合器に入力されることにより種々のビート成分が発生し、これが原因でテレビジョン受像機画面にノイズが入る。
【解決手段】分周回路２１で生成された不要成分が混合器６または１６に供給されるのを防ぐため、分周回路２１と混合器６または１６の間に、遮断周波数変動手段を有するフィルタ回路６１を設け、受信周波数に応じて適切に遮断周波数を変動させて、前記不要成分を除去することにより、ビート成分を抑圧し、テレビジョン受像機画面を鮮明にすることができる。 （もっと読む）

【課題】 周波数を切替えた際に短時間に希望する周波数に収束するものであって、しかもＣＰＵなどを必要としない簡単な構成で、かつ安価なＰＬＬ回路を提供する。
【解決手段】 ＰＬＬ回路は、基準信号Ｓ０と出力信号Ｓ１とが入力される周波数検出回路６を備えている。周波数検出回路６は、基準信号Ｓ０の周波数と電圧制御発振回路４からフィードバックされる出力信号Ｓ１の周波数とを比較して、出力信号Ｓ１の周波数が所定の範囲内に入ったときに、ローパスフィルタ３に対してアクティブ信号を出力するように構成される。この周波数検出回路６から出力されるアクティブ信号によりローパスフィルタ３の時定数を大きくするように制御している。 （もっと読む）

【課題】 電圧降下回路における電力損失を少なくすることが可能な複合回路を提供する。
【解決手段】 ＡＣ出力回路ＨＳ１とＤＣ出力回路ＩＣ１とが電源電流の経路に対し直列に接続される。複合回路３に供給される電源電圧はＡＣ出力回路ＨＳ１とＤＣ出力回路ＩＣ１を並列接続する場合よりも高くなり、電圧降下回路２における電圧降下が小さくなる。よって電圧降下回路２における電力損失を小さくすることができる。高周波発振回路とＤＣ出力回路との間に接続される高周波接地回路によって、ＡＣ出力回路とＤＣ出力回路とが直列接続された場合でも高周波発振回路の基準電位は安定し、所望の高周波ＡＣ信号が得ることが可能になる。 （もっと読む）

本発明は、補償方法およびフェーズロックループ（ＰＬＬ）回路に関し、様々な種類の二点変調が使用され、ループフィルタの積分レギュレータは、所定の設定値をループフィルタまたは電圧制御発振器に導入することに取り替えられる。それによって、ＰＬＬ回路の動的整定時間が改善されて、他の回路部品の時間を得ることができ、したがってこの他の回路部品が変調に必要な精度を保証することができる。
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【課題】 伝送信号のＳ／Ｎ比が低い場合であっても正確にビット判定を行うことができて、ビット誤りを低減可能な位相比較器、ＰＬＬ回路、ＦＬＬ回路、ビット同期回路、受信装置を提供する。
【解決手段】 位相比較器９は、積分器１〜３と、積分器１の出力と積分器２の出力との差を出力する加算器４と、積分器１の出力と積分器２の出力との和を出力する加算器５と、加算器４の出力の極性から各ビットを判定し、ビット判定結果を復調データＳｄとして出力するビット判定器６と、加算器５の出力の１／２（半値）と積分器３の出力との差を出力する加算器７と、加算器７の出力にビット判定器６の出力を乗じて位相誤差信号Ｓｐとして出力する乗算器８とから構成される。積分器１〜３は、前半積分区間信号Ｓａ、後半積分区間信号Ｓｂ、中間積分区間信号ＳｃがＨレベルのときのみ積分動作を各々行う。 （もっと読む）

【課題】800MHzまたはそれ以上の周波数を有する入力クロックから、32個の異なる位相を発生させうる遅延同期ループ基盤の多重位相クロック発生器回路を備える光学(ディスク)駆動システムを提供する。
【解決手段】Ｎで分周されたクロックを、フィードバックループ内のＭ個の電圧制御される第１遅延素子に出力するための周波数分周器を有する遅延同期ループを備え、分周されていないクロックを遅延させて、Ｍ個の多重位相クロックを出力するために、フィードバックループの外部に同じＭ個の電圧制御される遅延素子を更に備える多重位相クロック発生器。光学駆動システムの光学駆動回路と、光学ディスク上の隣接する溝に書き込まれるマークの重複を防止するための書き込みストラテジを行う方法とを提供し、該回路及び方法は、GHzの周波数範囲で高解像度(例えば、T/32)でスイッチングする多重の書き込みストラテジ波形(チャンネル)を生成する。 （もっと読む）

【課題】 位相が誤ってロックされるという誤ロック状態の防止が図られたＤＬＬ回路を提供する。
【解決手段】 フリップフロップ１７＿１，１７＿２，イクスクルーシブノア回路１７＿３からなるコースサーチ回路１７で、リファレンスクロックＣＬＫＩＮとフィードバッククロックＣＬＫＦＢとを比較しておおまかなロックポイントを求め、次いで、フリップフロップ１８＿１，１８＿２，１８＿５，切替回路１８＿３，遅延回路１８＿４からなるファインサーチ回路１８で、リファレンスクロックＣＬＫＩＮの立ち上りと、二分周フィードバッククロックＣＬＫＦＢ２の立ち上りおよび立ち下り双方との位相を比較することによって、リファレンスクロックＣＬＫＩＮとフィードバッククロックＣＬＫＦＢとの間の位相が所定の位相となるように可変遅延セル１６の遅延量を制御回路１９で制御する。 （もっと読む）

セルラー／ＧＰＳ複合装置または他の複合装置のようなハイブリッド通信／測位装置の周波数管理方式によれば、水晶発振器または他の部品を使用して装置の通信部分のローカルクロック信号（１０２）を生成する。発振器の出力を自動周波数制御（ＡＦＣ）回路またはソフトウェアによって補正して該当するクロック信号の周波数を高精度の周波数にすることができる。基本発振器をフェーズロックドループ（１１０）に接続して、ハイブリッド装置のセルラー部分（１２０）または他の通信部分用の高周波クロックを駆動するが、このクロック信号も高周波に変換することによりＧＰＳ（１２４）または他の測位受信機を駆動することができる。ＧＰＳベースクロックを無線周波数基準から抽出することにより、ハイブリッド装置の該当する部分に第２発振器またはシンセサイザを設ける必要がなくなる。或る実施形態では、ＡＦＣによる携帯クロックの調整を省略し、ＧＰＳ受信機または他の測位受信機に配信するために低周波数に分周する高周波クロック信号を周波数プリスケーラまたは他のモジュールにより調整することができる。
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