【課題】広い入力周波数レンジに対し、最適なロック動作をし、かつ低ジッタ化に有利なＰＬＬ回路を提供する。
【解決手段】この発明は、位相比較器１１、可変チャージポンプ回路１２、可変ローパスフィルタ１３、電圧制御発振回路１４、可変分周器１５、および周波数判定回路１６を備えている。周波数判定回路１６は、入力信号の周波数の変化を判定したときに、ＰＬＬループのダンピング因子を一定のままでＰＬＬループの帯域周波数を変更するように、可変チャージポンプ回路１２から出力される電流信号の電流値、可変ローパスフィルタ１３のフィルタ特性値、および可変分周器１５の分周比のうちの少なくとも２つの値を、所定値に可変させるようになっている。 （もっと読む）

【課題】ＤＣ−ＤＣコンバータのノイズを低減し、広い周波数範囲で信号を生成でき、機器の小型化・省コスト化を実現できるＰＬＬ周波数シンセサイザの提供。
【解決手段】基準信号を発生の基準信号発生器，基準信号と比較信号の間の位相差を検出し、誤差信号を発生の位相比較器，誤差信号に応じて出力電流を制御のチャージポンプ前記出力電流を平滑化して制御電圧に変換のループフィルタ，制御電圧とバイアス電圧の和に対応の出力信号を発生の電圧制御発振器，所定の分数分周比に基づいて、分周比設定信号を発生の分数分周制御器，分周比設定信号の示す分周比で電圧制御発振器の出力信号を分周し、比較信号に変換の可変分周器，及びスイッチング素子と分周比設定信号に基いてスイッチング周波数を変化のスイッチング制御部とを含み、スイッチング動作により電源電圧をバイアス電圧に変換のＤＣ−ＤＣコンバータを有する。 （もっと読む）

本発明は、位相ロックループ（ＰＬＬ）合成装置（１）に関する。ＰＬＬ合成装置（１）は、位相検出器（２）、少なくとも１つのスイッチ可能なフィルター（３）、制御電圧（ｕ_ＰＬＬ）で制御可能な発振器（４）及びプログラム可能な分周器（５）を有する。ＶＣＯ（４）は２個の入力を有し、制御電圧（ｕ_ＰＬＬ）及び選択電圧（ｕ_ＳＥＴ）は、第１及び第２の入力へ、それぞれ周波数粗調整のために印加され、そしてＶＣＯ（４）周波数を決定する。

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【課題】 ジッタの少ないクロックおよび理想的なスペクトラム拡散が可能であり、また回路規模縮小化および低消費電力化が可能なスペクトラム拡散クロック発生回路およびその制御方法を提供すること。
【解決手段】 電流制御型変調器１９ａは、電流源Ｉａ（電流４ｉ）を備える。充電部ＣＧａおよび放電部ＤＧａは、トランジスタのサイズを適宜設定すること等により、ｉ、２ｉ、４ｉの電流が流れるように設定される。変調周期ＣIａ〜ＣIIIａが繰り返され、スイッチ切替制御回路２０ａからは、変調周期に応じた出力コードが発生される。そして当該出力コードに応じてスイッチ部ＳＳａが制御されることにより、出力コードに応じた充放電電流ＣＤＩによって、容量素子Ｃ１が充放電される。よって、変調周期ＣIａ〜ＣIIIａの各期間における充電電荷量および放電電荷量は、すべて等しい電荷量である６ｉ［Ａ・クロック］となる。 （もっと読む）

【課題】ホールドオーバ時の初期周波数偏差を抑えることを可能とするＤＰＬＬ回路を提供する。
【解決手段】デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルＰＬＬ回路であって，制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と，前記スレーブ発振器の出力と，入力する基準クロックの位相差を検知し，前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と，前記位相差検知回路の出力に基づき補正値を生成するホールドオーバ部とを有し，ホールドオーバが検知される時に前記ホールドオーバ部は，前記位相差検知回路の出力に周期的に補正値を加算して前記スレーブ発振器に対する制御値とする。 （もっと読む）

【課題】 工数の削減を図りつつ、ＰＬＬ回路のジッタ精度を安定化させるために用いられるフィルタ回路のフィルタ係数を調整できるようにする。
【解決手段】 ＰＬＬ回路２を半導体チップ１に形成するとともに、フィルタ係数を切り替え可能なフィルタ回路３、フィルタ回路３のフィルタ係数を切り替えるスイッチング素子４およびスイッチング素子４をオン／オフするための信号を保持するレジスタ５を形成し、フィルタ回路３のフィルタ係数が最適化されるようにスイッチング素子４をオン／オフさせるための信号をレジスタ５に設定し、レジスタ５に設定された信号に基づいてスイッチング素子４をオン／オフさせることにより、フィルタ回路３のフィルタ係数を調整する。 （もっと読む）

【課題】設計が容易、かつ変調プロファイルの変更も簡単であり、しかもプロセス、温度、電源電圧の変動に関わらず、常に一定の周波数変調を効率的に行うことができるスペクトラム拡散クロック生成回路を提供する。
【解決手段】スペクトラム拡散クロック生成回路は、電圧制御発振器から、基準クロックに位相同期され、その位相が各々９０°ずつずれた４相のクロックを出力するＰＬＬと、基準クロックに同期して動作し、４相のクロックの各々に対応して一定のパターンで周期的に繰り返し変化し、４相のクロックのうちの隣接する２相のクロックの間の重み付けを行うための制御信号を出力する位相補間制御回路と、隣接する２相のクロック毎に、制御信号に応じて隣接する２相のクロックの各々に重み付けをして合成し、両者の間を所定の段階に位相補間することを全ての隣接する２相のクロックについて行い、位相補間して得られたクロックをスペクトラム拡散クロックとして出力する位相補間器とを備える。 （もっと読む）

【課題】 ＰＬＬ回路において、速やかに正確に発振周波数を目標周波数にロックする。
【解決手段】 入力信号の電圧に応じて出力信号の周波数Fvcoを制御するＶＣＯ１０と、ローカル発振器１２の生成するローカル信号と出力信号とを混合器１４により混合した信号を１／Ｎ分周するループ内分周器１８と、基準信号発振器２０の出力する基準信号を１／Ｒ分周する基準分周器２２と、ループ内分周器１８の出力と基準分周器２２の出力との位相差に応じた信号を出力する位相比較器３０と、低周波成分を通過させてＶＣＯ１０に与えるループフィルタ５０と、Fvcoが目標値FtになるためにＶＣＯ１０に与えるべき入力信号の電圧Vtとループフィルタ５０の出力との差分を出力する減算器６６と、位相比較器３０の出力また減算器６６の出力をループフィルタ５０に与えるスイッチ４２、４４とを備える。 （もっと読む）

入力データ速度の２分の１（すなわちハーフレートのクロック）に等しいクロック速度で動作するクロックリカバリ回路および高速位相検出器回路が提示される。クロックリカバリ回路は二重入力ラッチを用いて、ハーフレートのクロック信号の立ち上がりエッジおよび立下りエッジの双方で入力シリアルデータをサンプリングして、等価の最高データ速度のクロックリカバリを与える。クロックリカバリ回路は、入力シリアルデータビットの中心におけるハーフレートのクロック遷移を維持するように機能する。クロックリカバリ回路は、位相検出器、チャージポンプ、制御された発振モジュールおよびフィードバックモジュールを含む。位相検出器は、チャージポンプへの入力データ信号における位相およびデータの遷移に関する情報を生成する。一般的に、回路は遅延の影響を受けず、互いに対してずらされた位相および遷移情報を受信する。高速位相検出器回路は、入力シリアルデータからの位相情報および遷移情報を与える。高速位相検出器回路は、ハーフレートのクロックの立ち上がりエッジおよび立下りエッジの双方での入力シリアルデータをサンプリングして、等価の最高データ速度サンプリングを与える。高速位相検出器回路は、位相情報および遷移情報の間で遅延を生じる。位相情報は第１のビット周期で生成され、遷移情報は第１のビット周期に対する第２のビット周期で生成される。
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【課題】複数回の周波数変換を行う通信装置において、周波数変換に用いる局部発振器の数を削減する。
【解決手段】送信系において、第1の周波数シンセサイザ51では、基準信号と帰還ループにより帰還された第1の出力信号(F4)との位相差に応じて該基準信号と同期した該第1の出力信号(F4)を出力し、第2の周波数シンセサイザ52では、該第1の出力信号(F4)と帰還ループにより帰還された第2の出力信号(F5)との位相差に応じて該第1の出力信号(F4)と同期した該第2の出力信号(F5)を出力する。そして、第1の周波数変換器1では、入力される第1の周波数信号(F1)を該第1の出力信号(F4)の周波数に従って第2の周波数信号(F2)に変換し、第2の周波数変換器2では、該第2の周波数信号(F2)を該第2の出力信号(F5)の周波数に従って第3の周波数信号(F3)に変換して送信する。 （もっと読む）

【課題】分数ＰＬＬ周波数シンセサイザにおいて、出力信号の位相雑音を小さくする。
【解決手段】分数ＰＬＬにおける分周器の一連の整数分周数を記憶装置に予め格納しておき、逐次読み出して設定するようにする。一連の整数分周数は、遺伝アルゴリズムを用いて、最適に近いものを計算しておく。一連の整数分周数の各値を遺伝アルゴリズムにおける遺伝子とすることにより、一連の整数分周数に対する拘束条件を満たしながら世代交代を行なうことができ、効率よく最適化計算を実行できる。 （もっと読む）

ＶＣＯの周波数と基準周波数との間の位相差を決定し、ＶＣＯの周波数と基準周波数との位相差が２πラジアン以上の場合に誤差信号を出力する位相周波数検出器（ＰＦＤ）を有する位相同期ループ（ＰＬＬ）シンセサイザ（２００）において、少なくとも１つの電圧制御発振器（ＶＣＯ）（２１１）を粗調整するためのシステムに関する。続いて、ＰＦＤに生成された誤差信号の数を追従するために、監視装置（２１５）が用いられる。監視装置の回路が所定のレベルに到達する場合、ＶＣＯの自走周波数が粗調整され得る。本発明によって、回路の動作に影響を与える動作因子にかかわらずＰＬＬのＶＣＯが動作レンジに留まることが可能なようにＰＬＬを粗調整することを可能とする、大きな利点が示される。
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【課題】 アナログフィルタを除去してもノイズを除去できるような構成にすることにより、広帯域変調が可能なＰＬＬ変調器を小型かつ低コストで提供する。
【解決手段】 ＰＬＬ変調器は、分周器４に分周比変調をかける第１の変調ルートと、ＶＣＯに直接変調をかける第２の変調ルートとの２点変調を行う。第２の変調ルートにおいて、Ｄ／Ａ変換器６の前段にループフィルタ２の逆周波数特性を有するプリエンファシスフィルタ７を設ける。これにより変調信号の帯域幅が制限されないようにする。さらに、Ｄ／Ａ変換器６からの変調信号Ｓ１０をＰＬＬ部１０におけるループフィルタ２の前段の加算器９へ印加する。これにより、Ｄ／Ａ変換器６で発生するノイズをループフィルタ２で抑圧した変調信号Ｓ３をＶＣＯ３へ供給する。この構成により、Ｄ／Ａ変換器６の後段のアナログフィルタを除去し、ディジタルのプリエンファシスフィルタを設置できる。
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【課題】ディジタル位相同期ループ回路において制御発振部の追従性能を向上させる。
【解決手段】このディジタル位相同期ループ回路において、第２の分周器１８は、第１の位相比較器１０からの第１の同期制御信号(c),(d)にしたがって所定のマスタ・クロックを１／Ｎに分周して基準クロック(a)のＭ倍の周波数を有する出力クロック(g)を生成する。第２の位相比較器５４は、基準クロック(a)の位相とフィードバック・クロック(b)の位相とを比較して、それらの位相差に応じた第２の同期制御信号(m),(n)を生成する。そして、レンジカウンタ（分周比制御部）５６は、分周器１８おける分周比Ｎを第２の同期制御信号(m),(n)にしたがって可変制御する。 （もっと読む）

【課題】 発振不能になることを防止できると共に、プロセス変動等により発振周波数が高くなりすぎて、周辺回路が動作不能になってデッドロックになることを防止することができるＶＣＯを使用したＰＬＬ回路を得る。
【解決手段】 ＮＭＯＳトランジスタ２２から供給される電流をｉ１とした場合、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ２３に流れる電流と、ＰＭＯＳトランジスタ３２及びＮＭＯＳトランジスタ２４に流れる電流が等しくなるよう制御されることから、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ２３に流すことができる電流の最大値はｉ１／２になるようにし、制御電圧Ｖｃｎｔとして０Ｖから電源電圧ＶＣＣまでの電圧が入力されると、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ２３に流れる電流は、０から増加していきｉ１／２が電流制限値となるようにした。 （もっと読む）

【課題】 初期起動においてロックアップ時間を短縮できるデュアルループＰＬＬ（Phase Looked Loop）を提供すること、および消費電力低減に寄与する逓倍クロック発生装置を提供すること。
【解決手段】 デュアルループＰＬＬは、位相を比較する位相比較器１を有する位相比較ループと、周波数を比較する周波数比較器７を有する周波数比較ループとを有するデュアルループＰＬＬを備え、周波数比較器７は、位相比較器１に用いる、外部基準クロックラインＣＬｅｘ１１から入力される基準クロック信号と異なる、キャリブレーションクロックラインＣＬｃａｌ１８から入力される入力信号を用いて周波数比較を行う。また、上記デュアルループＰＬＬを用いて、逓倍クロック発生装置を構成する。
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【課題】 基準信号に同期した信号を高速かつ安定的に発生する。
【解決手段】 位相差カウント部１５ａは、基準信号ｆ１と分周信号ｆ２との位相差をカウントし、位相差カウント値Ｃを生成する。しきい値判定部１５ｂは、位相差カウント値Ｃとしきい値を比較して、位相差カウント値Ｃがしきい値を超えたか否かを示す位相差判定信号Ｄ２を生成する。位相シフト処理部１６は、位相差判定信号Ｄ２により、位相差カウント値Ｃがしきい値を超えた状態であるしきい値範囲外を認識した場合は、位相差カウント値Ｃにもとづいて、位相差がゼロになるように分周信号ｆ２の位相を強制シフトする位相シフト処理を行って、位相差がゼロの状態からＰＬＬフィードバック制御を開始させる。 （もっと読む）

分周器は、入力データを分周して分周入力データを生成し、位相比較器は、電圧制御発振器が生成したクロックと分周入力データとの位相差を検出して、検出した位相差を無くすための位相差信号を生成し、電圧制御発振器は、位相差信号に基づいて発振周波数を調整してクロックを生成し、データ識別器は、電圧制御発振器が生成したクロックを用いて、入力データを識別する
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【課題】 ＶＣＯのＦ−Ｖ特性が温度や製造プロセスのばらつきにより変動した場合にも所望の周波数で発振できるようにＶＣＯの制御電圧を適切な値に制御する。
【解決手段】 参照周波数Ｆrefを有する参照信号と第１の周波数を有する第１の信号とを与えられて位相を比較し、この位相比較結果に基づいた制御電圧をＶＣＯ２１の入力端子に与えて発振周波数を有する第２の信号を生成して出力端子から出力し、この第２の信号をデバイダ１５に与えて分周して第１の信号を出力する位相同期ループ回路ＰＬＬ１１と、制御信号を生成してＶＣＯ２１に与える制御部ＣＴ２１とを備え、ＶＣＯ２１は、入力端子と出力端子との間にコイル及び可変容量が並列に接続され、さらに入力端子と出力端子との間に可変容量に並列に、複数の容量をスイッチにより選択的に接続する構成を有し、このスイッチは制御信号によりオン／オフが制御される。 （もっと読む）

【課題】位相同期回路のループバンド幅を最適制御する。
【解決手段】位相同期回路は、電圧制御発振器４０のゲインを設定するゲイン設定回路６０と、チャージポンプ回路２０の電流の大きさ及びループフィルタ３０の容量値から決定される時定数を設定する時定数設定回路７０とを備えている。位相同期回路のループバンド幅は、ゲイン設定回路６０がゲインを所定値に設定し、時定数設定回路７０が時定数を所定値に設定することによって、所望値に設定される。 （もっと読む）