デジタルPLL回路
【課題】ホールドオーバ時の初期周波数偏差を抑えることを可能とするDPLL回路を提供する。
【解決手段】デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルPLL回路であって,制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と,前記スレーブ発振器の出力と,入力する基準クロックの位相差を検知し,前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と,前記位相差検知回路の出力に基づき補正値を生成するホールドオーバ部とを有し,ホールドオーバが検知される時に前記ホールドオーバ部は,前記位相差検知回路の出力に周期的に補正値を加算して前記スレーブ発振器に対する制御値とする。
【解決手段】デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルPLL回路であって,制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と,前記スレーブ発振器の出力と,入力する基準クロックの位相差を検知し,前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と,前記位相差検知回路の出力に基づき補正値を生成するホールドオーバ部とを有し,ホールドオーバが検知される時に前記ホールドオーバ部は,前記位相差検知回路の出力に周期的に補正値を加算して前記スレーブ発振器に対する制御値とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は, デジタルPLL(以下DPLLと表記)回路に関し,特に,デジタル同期網内に置かれる伝送装置(光伝送装置,移動通信装置などを指す)において使用される基準クロック源を生成する同期回路ユニットにおけるDPLL回路に関する。
【背景技術】
【0002】
デジタル同期網の最上位には,基準となるクロック源があり,これには一般的に1次標準器のセシウム原子発振器が使用される。同期網内の各伝送装置は,この基準クロック源から分配されるクロックを基に,装置内で使用するクロック信号を生成する同期回路ユニットを備えている。
【0003】
この同期回路ユニットが生成するクロック信号の特性は,ITU810,GR-1244(ベルコア)により,同期網における従属階層レベル(Stratum)毎に細かく規定されている。この中で, 基準クロックの障害発生時に障害発生直前の周波数偏差で自走を開始し,その後はスレーブ発振器の精度で動作する状態をホールドオーバと呼び,かかるホールドオーバ時における周波数精度も規定されている。
【0004】
ここで,同期回路ユニットにおいて,装置内で使用するクロック信号を,入力する基準クロック信号に同期させるために用いられるDPLL(デジタル・フェーズロックループ)回路について簡単に説明する。
【0005】
図1は,かかるDPLL回路の一般的構成例ブロック図である。図1において実線で囲った部分100がDPLL回路であり,デジタル同期網からの同期網クロック信号を,1/N分周器102でN分周して,基準クロック信号(REF_CLK)として入力する。
【0006】
DPLL回路100において,デジタル位相比較器(DPD)1は,基準クロック信号(REF_CLK)とフィードバッククロック(FB_CLK)の位相差に対応するカウント値を出力する。
【0007】
図2は,このデジタル位相比較器(DPD)1の比較動作を説明する図である。図2において,(A)は基準クロック信号(REF_CLK)であり,(B)はフィードバック信号(FB_CLKである。デジタル位相比較器(DPD)1には,更に内部高精度発振器2からのクロック信号をアナログPLL回路3を通して入力する。
【0008】
デジタル位相比較器(DPD)1内にカウンタを備え,基準クロック信号(REF_CLK)(A)の立ち上がりエッジでアナログPLL回路3の出力クロックの計数を開始する。ついで,フィードバック信号(FB_CLK)(B)の立ち上がりエッジでカウンタの計数を停止する。これによりデジタル位相比較器(DPD)1は,基準クロック信号(REF_CLK)とフィードバック信号(FB_CLK)の位相差に対応した期間において,アナログPLL回路3の出力クロックの数を計数し,位相差に対応するカウンタ計数値を出力する。
【0009】
図1に戻り,デジタル位相比較器(DPD)1からの位相差に対応するカウンタ計数値を位相誤差信号としてデジタルループフィルタ(DLF)4に入力する。デジタルループフィルタ(DLF)4は,カウンタ計数値を積分して入力される位相誤差信号を平均化する。
【0010】
ついで,デジタルループフィルタ(DLF)4で得られた誤差平均値をD/A変換器5でアナログ信号にしてスレーブ発振器である電圧制御発振器(VCO)6に入力する。したがって,電圧制御発振器6は,入力アナログ電圧に対応する周波数の信号を伝送装置内部のクロックとして出力する。同時に,この周波数信号が1/N分周器7でN分周され,フィードバック信号(FB_CLK)としてデジタル位相比較器(DPD)1に帰還される。したがって,スレーブ発振器の発振周波数が基準クロック(REF_CLK)に同期するように制御される。
【0011】
図3は,スレーブ発振器に直接デジタル合成器(DDS:Direct Digital Synthesizer)を用いたものである。なお,図1におけると同様のものには同じ参照番号を付している。
【0012】
直接デジタル合成器(DDS)8は,内部高精度の固定発振器2で生成されるクロックを源振として出力する発振波形を,デジタルデータによって合成して作り出す回路である。図3の例では,デジタルフィルタ4からの出力がデジタルデータに相当する。
【0013】
図1,図3のDPLL回路100において,出力周波数の設定分解能は,D/A変換器5や直接デジタル合成器8のビット幅に依存し,図4に示すように時間Tに対して離散的な変化をするが,平均的な周波数偏差としては,±0に近い値になる。
【0014】
ところで,図1,図3に示すような従来技術では,ホールドオーバ時のスレーブ発振器の制御電圧(図3の直接デジタル合成器(DDS)8を用いる場合はデジタルデータ)は固定値となる。この固定値は基準クロック同期時の情報を基に決められる。
【0015】
決め方は,単純に,基準クロックに障害が発生する直前の電圧(データ)にする方法,あるいは,同期時のフィードバックデータをバッファに蓄えておき,障害を検出した時点で蓄えておいたデータの平均値を算出する等の方法がある。
【0016】
ここで,従来例として特許文献1に記載された発明が知られている。この発明は,基準クロックが悪化した時,電圧制御発振器の電圧値が同期時の値に再設定されてしまい,ホールドオーバ状態にならず同期クロックが変動した基準クロックに一致してしまうという問題に対応するものである。そして,基準クロックと同期制御する制御電圧値をメモリに書き込み,この制御電圧値に基づき,定められた周波数制御範囲に対応する制御電圧の範囲を補正するものである。
【特許文献1】特開2002−353807号公報
【発明の開示】
【発明が解決しようとする課題】
【0017】
しかしながら,上記いずれの方法もデータを固定値にするため,初期の設定精度がD/A変換器5(図1)や直接デジタル合成器8(図3)の設定分解能(ビット幅)に依存する。
【0018】
図5は,ホールドオーバ時の周波数偏差状態を示す図である。縦軸に周波数偏差,横軸に時間を取り,時刻Tを基準にそれ以前の時間は位相同期の状態であり,時刻Tでホールドオーバに入った状態である。
【0019】
図5の右上方に,時刻Tにおけるホールドオーバ特性の拡大図を示している。時刻Tで,障害発生直前の周波数偏差(FD)で自走を開始し,その後はスレーブ発振器の精度で動作する。
【0020】
しかし,障害発生直前の周波数偏差(FD)に対し,上記の通りD/A変換器5や直接デジタル合成器8の設定分解能(ビット幅)に依存する初期周波数偏差(IO)が存在する
簡単な例で説明すると,図1において,D/A変換器5のビット幅が3ビット,出力電圧幅が1V,電圧制御発振器(VCO)6の周波数可変特性が1ppm/Vとする場合,周波数の設定分解能は,
【0021】
【数1】
【0022】
となる。
【0023】
よって,ホールドオーバ時の初期周波数偏差として最悪
【0024】
【数2】
【0025】
を見込む必要がある。
【0026】
一般的にビット幅の多いものでもD/A変換器5は,16ビット, 直接デジタル合成器8は32ビット程度であり,周波数の設定分解能として1×10-9程度が限界である。
【0027】
北米ベルコア規格GR-1244では,stratum3Eで±1×10-9,stratum2で±1×10-10と厳しい精度を要求されている。
【0028】
したがって,図1,図3に示した様に,制御値を固定にする方法では,上記規格を実現することが非常に困難または不可能である。
【0029】
かかる点から本発明の目的は,ホールドオーバ時の初期周波数偏差を抑えることを可能とするDPLL回路を提供することにある。
【課題を解決するための手段】
【0030】
上記の目的を達成する本発明に従うデジタルPLL回路は,その第1の態様として,デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルPLL回路であって,制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と,前記スレーブ発振器の出力と,入力する基準クロックの位相差を検知し,前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と,前記位相差検知回路の出力に基づき補正値を生成するホールドオーバ部とを有し,
ホールドオーバが検知される時に,前記ホールドオーバ部は,前記位相差検知回路の出力に周期的に補正値を加算して前記スレーブ発振器に対する制御値とすることを特徴とする。
【0031】
上記の目的を達成する本発明に従うデジタルPLL回路は,その第2の態様として,第1の態様において,前記ホールドオーバ部は,前記位相差検知回路から出力される所定ビット数のデジタル信号に対し,上位Nビットと下位Mビットに分離する回路と,
前記分離される下位Mビットの値に対応した加算周期を設定する周期変換回路と,所定の加算値を所定周期で出力する補正値出力回路と,前記補正値出力回路から加算値を前記周期変換回路出設定される加算周期の期間中前記分離される上位Nビットの値に加算する加算回路を有し,前記加算回路の出力をホールドオーバ時に前記スレーブ発振器の制御信号値とすることを特徴とする。
上記の目的を達成する本発明に従うデジタルPLL回路は,その第3の態様として,第1の態様において,さらに入力として,前記位相差検知回路の出力と前記ホールドオーバ部の出力を入力し,一方のみを選択出力するセレクタを有し,前記ホールドオーバ時に,前記ホールドオーバ部の出力を選択出力することを特徴とする。
【0032】
上記の目的を達成する本発明に従うデジタルPLL回路は,その第4の態様として, デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルPLL回路であって,制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と,前記スレーブ発振器の出力と,入力する基準クロックの位相差を検知し,前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と,前記スレーブ発振器に対する制御値の履歴を格納する第1のメモリと,前記メモリに格納された制御値の履歴の平均値を求める平均値回路と,前記平均値回路の出力を上位Nビットに丸める丸め処理回路と,前記平均値回路の出力からホールドオーバ時の前記スレーブ発振器の発振特性を求め,該発振特性と逆の特性を与えるアナログ補正値を生成する回路と,前記アナログ補正値を前記スレーブ発振器の制御値とすることを特徴とする。
【0033】
上記の目的を達成する本発明に従うデジタルPLL回路は,その第5の態様として,デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルPLL回路であって,制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と,前記スレーブ発振器の出力と,入力する基準クロックの位相差を検知し,前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と,前記スレーブ発振器に対する制御値の履歴を格納する第1のメモリと,前記メモリに格納された制御値の履歴の平均値を求める平均値回路と,前記平均値回路の出力を上位Nビットに丸め,下位Mビットを切り捨て処理する丸め処理回路と,カウンタと,前記カウンタの計数値の閾値を前記丸め処理回路で切り捨てられた下位Mビットの大きさに対応して設定し,前記カウンタの計数値が前記設定された閾値を超えるときに付勢信号を出力するカウント値判定回路と,前記カウント値判定回路から前記付勢信号が出力されるとき所定の補正値を出力する補正値生成回路と,前記補正値生成回路の出力を前記丸め処理回路からの上位Nビットに加算する加算回路と,ホールドオーバ時に,前記加算回路の出力を前記スレーブ発振器の制御値として出力するセレクタとを有することを特徴とする。
【0034】
上記の目的を達成する本発明に従うデジタルPLL回路は,その第6の態様として, 第5の態様において,さらに,前記第1のメモリよりも長い,前記スレーブ発振器に対する制御値の履歴を格納する第2のメモリと,前記第2のメモリの出力からホールドオーバ時の前記スレーブ発振器の発振特性を求める回路と,前記求められたスレーブ発振器の発振特性と逆の特性を与える補正値を生成する補正値変換回路と,前記補正値変換回路の出力を前記丸め処理回路からの上位Nビットに加算する加算器を有することを特徴とする。
【0035】
本発明の特徴は,以下に図面に従って説明される実施の形態例から更に明らかになる。
【発明を実施するための最良の形態】
【0036】
以下に図面に従い本発明の実施の形態例を説明する。なお,実施の形態例は本発明の説明のためのものであり,本発明の技術的範囲がこれに限定されるものではない。
【0037】
図6は,本発明に従うデジタルPLL回路の第1の実施例ブロック図である。図6の実施例において,先に図1,図2に示した従来例と同一又は類似機能部には同一の参照番号を付している。また,スレーブ発振器として,電圧制御発振器6あるいは,直接デジタル合成器8のいずれを用いる場合にも共通なものとして以下実施例を説明する。
【0038】
本発明の特徴は,ホールドオーバ回路10を有していることにある。ホールドオーバ回路10におけるセレクタ13は,装置内で検知される基準クロックの断,あるいは入力周波数信号の断を検知すると,ホールドオーバ検知信号HOにより入力を切り替える機能を有している。
【0039】
したがって,通常時は,デジタルループフィルタ(DLF)4の出力をNビットに丸める(四捨五入する)丸め回路12の入力を有効として出力する。
【0040】
一方,セレクタ13ホールドオーバ回路10において,基準クロックに同期している時は, デジタルループフィルタ(DLF)4の出力を,メモリ容量が一杯になると古いデータから上書きするサーキュラバッファ機能を有するメモリ11に記憶するとともに,D/A変換器5及び電圧制御発振器5(または,直接デジタル合成器8)のビット幅Nに合わせて丸め処理回路12により丸め処理(四捨五入)して出力する。
【0041】
ついで,ホールドオーバ時は,ホールドオーバに備えてメモリ11に記憶しておいた丸め処理前のデジタルループフィルタ4の出力値を, D/A変換器5(または,直接デジタル合成器8)のビット幅に合わせた上位Nビットと補正値用の下位Mビット(ビット幅は任意)を,それぞれ分離回路14,15により分離取得する。
【0042】
周期変換回路16は,下位Mビット日分離回路15から下位Mビットを入力すると,その下位Mビットの値の大きさに応じた周期で補正周期タイミング信号を出力する。
【0043】
図7は,下位Mビットの値の大きさと,周期変換回路16から補正周期タイミング信号を出力する加算周期の関係を示す図であり,図7に示すように,下位Mビットの値が大きいほど加算周期が大きくなる。
【0044】
すなわち,図5に示したように,ホールドオーバになる時に初期周波数偏差(IO)の大きさは,D/A変換器5(または,直接デジタル合成器8)の分解能として現れるから周期変換回路16から上記のように,下位Mビットの値の大きさに応じた加算周期を求めこの補正周期期間に所定周期でタイミング信号を出力する。
【0045】
補正値(+α)出力回路17は,補正周期期間内で出力される所定周期のタイミング信号の都度,補正値(+α)を出力し,加算回路18に入力する。
加算回路18は,上位ビット分離回路14の出力に補正値(+α)を補正周期タイミングで加算し,Nビットに丸めて出力する。
【0046】
この補正値によって,図5にホールドオーバ時の初期周波数偏差(オフセット)を補正することができる。また,補正値(+α)を加える所定周期を変えることにより,オフセット値を微小に制御することができ,設定分解能は下位Mビットの幅に応じて2M倍向上する。
【0047】
ここで,電圧制御発振器6(または,直接デジタル合成器8)の出力周波数は,一定の周波数測定時間(ゲート時間)P0として例えば,1秒間の平均値として求めることができる。すなわち,図8に示すように周波数測定時間P0に複数回の加算周期P1の都度得られるスレーブ発振器における出力周波数から平均周波数が求められる。本発明により,上記下位Mビットの大きさを設定して,ホールドオーバ移行時に,かかる平均周波数を先に説明した北米ベルコア規格GR-1244に規定される精度に適合させることが可能である。
【0048】
図9は,本発明の第2の実施例を示すブロック図である。なお,以下の実施例では,本発明の特徴とするホールドオーバ部10の構成部分のみを図示している。また,先の実施例と同一又は類似のものには,同一の参照番号を付して説明する。
【0049】
図9において,基準クロックに同期する時のデジタルループフィルタ(DLF)4の出力をデジタルシグナルプロセッサ(DSP)の内部メモリ11に蓄えておく。このメモリ11は,サーキュラバッファとし,メモリ容量が一杯になると古いデータから上書きする。
【0050】
平均値算出回路20は,基準クロックの障害を発生した時点でメモリ11に蓄えたデータの平均値を算出する。平均値算出回路20の出力は,丸め処理回路23により上位Nビットで丸め(四捨五入)処理をして加算器18に入力する。
【0051】
同時に平均値算出回路20の出力は,カウント値判定回路22に入力される。カウント値判定回路22は,丸め処理回路23で平均値の切り捨てられる下位Mビットの値に応じて判定の閾値を決定する。そして,カウンタ21のカウント値が,決定された閾値を超えるとき,カウント値判定回路22から“1”信号を出力し,補正値出力回路17を付勢する。
【0052】
補正値出力回路17は,カウント値判定回路22から“1”信号を入力すると,補正値(+α)を出力する。補正値(+α)は,加算器18で,丸め処理回路23の出力に加算され,セレクタ13に入力する。
【0053】
セレクタ13は,装置内検出される基準クロックの断,又は入力周波数信号の断を検出した時に,ホールドオーバ情報OHにより切り換え制御され,加算器18を選択出力する。
【0054】
これにより,第2の実施例によってもホールドオーバ移行時に,平均値算出回路20により求められる平均周波数に対し,先に説明した北米ベルコア規格GR-1244に規定される精度に適合させることが可能である。
【0055】
図10は,本発明の第3の実施例を示すブロック図である。この実施例は,第2の実施例の変形例である。
【0056】
すなわち,図9の実施例におけるカウンタ21,カウンタ値判定回路22及び,補正値出力回路17に換え,補正電圧生成回路24により補正値をアナログで出力するようにしたものである。したがって,D/A変換器5(または,直接デジタル合成器8)の出力にアナログ補正電圧をアナログ加算器25で加算する。
【0057】
かかる第3の実施例によっても,アナログ補正値の生成によって,ホールドオーバ移行時に,先に説明した北米ベルコア規格GR-1244に規定される精度に適合させることが可能である。
【0058】
図11は,本発明の更に別の実施例を示すブロック図である。この実施例の特徴は,図9に説明した実施例に対し,更にスレーブ発振器即ち,電圧制御発振器6あるいは,直接デジタル合成器8の長期エージングによる誤差の補正信号を生成する回路30を設けたことにある。
【0059】
サーキュラバッファ型の第2のメモリ31に長期の履歴データを記憶する。ホールドオーバ時に,メモリ31から履歴データを読み出し,エージングレート算出回路32において,スレーブ発振器の経時変化に伴う長期エージングレートを算出する。ここでエージングレートは,図5に示したホールドオーバに至った状態からスレーブ発振器の自走により変化する周波数偏差変化の傾きを意味する。
【0060】
したがって,補正値変換回路33は,周波数偏差変化の傾きに対して反対向きの変化を与える極性信号を生成し,加算器34により加算する。これにより,長期エージングレートを打ち消すことが可能である。
【0061】
(付記1)
デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルPLL回路であって,
制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と,
前記スレーブ発振器の出力と,入力する基準クロックの位相差を検知し,前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と,
前記位相差検知回路の出力に基づき補正値を生成するホールドオーバ部とを有し,
ホールドオーバが検知される時に,前記ホールドオーバ部は,前記位相差検知回路の出力に周期的に補正値を加算して前記スレーブ発振器に対する制御値とする
ことを特徴とするデジタルPLL回路。
【0062】
(付記2)付記1において,
前記ホールドオーバ部は,前記位相差検知回路から出力される所定ビット数のデジタル信号に対し,上位Nビットと下位Mビットに分離する回路と,
前記分離される下位Mビットの値に対応した加算周期を設定する周期変換回路と,
所定の加算値を所定周期で出力する補正値出力回路と,
前記補正値出力回路から加算値を前記周期変換回路出設定される加算周期の期間中前記分離される上位Nビットの値に加算する加算回路を有し,
前記加算回路の出力をホールドオーバ時に前記スレーブ発振器の制御信号値とすることを特徴とするデジタルPLL回路。
【0063】
(付記3)付記1において,
さらに入力として,前記位相差検知回路の出力と前記ホールドオーバ部の出力を入力し,一方のみを選択出力するセレクタを有し,
前記ホールドオーバ時に,前記ホールドオーバ部の出力を選択出力することを特徴とするデジタルPLL回路。
【0064】
(付記4)
デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルPLL回路であって,
制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と,
前記スレーブ発振器の出力と,入力する基準クロックの位相差を検知し,前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と,
前記スレーブ発振器に対する制御値の履歴を格納する第1のメモリと,
前記メモリに格納された制御値の履歴の平均値を求める平均値回路と,
前記平均値回路の出力を上位Nビットに丸める丸め処理回路
前記平均値回路の出力からホールドオーバ時の前記スレーブ発振器の発振特性を求め,該発振特性と逆の特性を与えるアナログ補正値を生成する回路と,
前記アナログ補正値を前記スレーブ発振器の制御値とすることを特徴とする
ことを特徴とするデジタルPLL回路。
【0065】
(付記5)
デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルPLL回路であって,
制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と,
前記スレーブ発振器の出力と,入力する基準クロックの位相差を検知し,前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と,
前記スレーブ発振器に対する制御値の履歴を格納する第1のメモリと,
前記メモリに格納された制御値の履歴の平均値を求める平均値回路と,
前記平均値回路の出力を上位Nビットに丸め,下位Mビットを切り捨て処理する丸め処理回路と,
カウンタと,
前記カウンタの計数値の閾値を前記丸め処理回路で切り捨てられた下位Mビットの大きさに対応して設定し,前記カウンタの計数値が前記設定された閾値を超えるときに付勢信号を出力するカウント値判定回路と,
前記カウント値判定回路から前記付勢信号が出力されるとき所定の補正値を出力する補正値生成回路と,
前記補正値生成回路の出力を前記丸め処理回路からの上位Nビットに加算する加算回路と,
ホールドオーバ時に,前記加算回路の出力を前記スレーブ発振器の制御値として出力するセレクタとを
有することを特徴とするデジタルPLL回路。
【0066】
(付記6)付記5において,
さらに,前記第1のメモリよりも長い,前記スレーブ発振器に対する制御値の履歴を格納する第2のメモリと,
前記第2のメモリの出力からホールドオーバ時の前記スレーブ発振器の発振特性を求める回路と,
前記求められたスレーブ発振器の発振特性と逆の特性を与える補正値を生成する補正値変換回路と,
前記補正値変換回路の出力を前記丸め処理回路からの上位Nビットに加算する加算器を有する
ことを特徴とするデジタルPLL回路。
【産業上の利用可能性】
【0067】
実施例に従い説明したように,本発明によりホールドオーバ時の初期周波数偏差を抑えることができるので,容易に要求される規格条件を満たすことが可能であり,本発明に従うDPLL回路を同期網システムに適用が可能である。
【図面の簡単な説明】
【0068】
【図1】DPLL回路の一般的構成例ブロック図である。
【図2】デジタル位相比較器(DPD)1の比較動作を説明する図である。
【図3】スレーブ発振器に直接デジタル合成器(DDS:Direct Digital Synthesizer)を用いたものである。
【図4】平均的な周波数偏差を背杖魅する図である。
【図5】ホールドオーバ時の周波数偏差の状態を示す図である。
【図6】本発明に従うデジタルPLL回路の第1の実施例ブロック図である。
【図7】図6において,下位Mビットの値の大きさと,周期変換回路16から補正周期タイミング信号を出力する加算周期の関係を示す図である。
【図8】スレーブ発振器における出力周波数の平均周波数を説明する図である。
【図9】本発明の第2の実施例を示すブロック図である。
【図10】本発明の第3の実施例を示すブロック図である。
【図11】本発明の更に別の実施例を示すブロック図である。
【符号の説明】
【0069】
100 DPLL回路
101 光/電気変換器
102,7 1/N分周器
1 デジタル位相比較器(DPD)
2 内部高精度発振器
3 アナログPLL回路
4 デジタルループフィルタ(DLF)
5 D/A変換器
6 電圧制御発振器(VCO)
8 直接デジタル合成器(DDS)
10 ホールドオーバ回路
11 メモリ
12 丸め処理回路
13 セレクタ
14 上位ビット分離回路
15 下位ビット分離回路
16 周期変換回路
17 補正値(+α)出力回路
18 加算回路
【技術分野】
【0001】
本発明は, デジタルPLL(以下DPLLと表記)回路に関し,特に,デジタル同期網内に置かれる伝送装置(光伝送装置,移動通信装置などを指す)において使用される基準クロック源を生成する同期回路ユニットにおけるDPLL回路に関する。
【背景技術】
【0002】
デジタル同期網の最上位には,基準となるクロック源があり,これには一般的に1次標準器のセシウム原子発振器が使用される。同期網内の各伝送装置は,この基準クロック源から分配されるクロックを基に,装置内で使用するクロック信号を生成する同期回路ユニットを備えている。
【0003】
この同期回路ユニットが生成するクロック信号の特性は,ITU810,GR-1244(ベルコア)により,同期網における従属階層レベル(Stratum)毎に細かく規定されている。この中で, 基準クロックの障害発生時に障害発生直前の周波数偏差で自走を開始し,その後はスレーブ発振器の精度で動作する状態をホールドオーバと呼び,かかるホールドオーバ時における周波数精度も規定されている。
【0004】
ここで,同期回路ユニットにおいて,装置内で使用するクロック信号を,入力する基準クロック信号に同期させるために用いられるDPLL(デジタル・フェーズロックループ)回路について簡単に説明する。
【0005】
図1は,かかるDPLL回路の一般的構成例ブロック図である。図1において実線で囲った部分100がDPLL回路であり,デジタル同期網からの同期網クロック信号を,1/N分周器102でN分周して,基準クロック信号(REF_CLK)として入力する。
【0006】
DPLL回路100において,デジタル位相比較器(DPD)1は,基準クロック信号(REF_CLK)とフィードバッククロック(FB_CLK)の位相差に対応するカウント値を出力する。
【0007】
図2は,このデジタル位相比較器(DPD)1の比較動作を説明する図である。図2において,(A)は基準クロック信号(REF_CLK)であり,(B)はフィードバック信号(FB_CLKである。デジタル位相比較器(DPD)1には,更に内部高精度発振器2からのクロック信号をアナログPLL回路3を通して入力する。
【0008】
デジタル位相比較器(DPD)1内にカウンタを備え,基準クロック信号(REF_CLK)(A)の立ち上がりエッジでアナログPLL回路3の出力クロックの計数を開始する。ついで,フィードバック信号(FB_CLK)(B)の立ち上がりエッジでカウンタの計数を停止する。これによりデジタル位相比較器(DPD)1は,基準クロック信号(REF_CLK)とフィードバック信号(FB_CLK)の位相差に対応した期間において,アナログPLL回路3の出力クロックの数を計数し,位相差に対応するカウンタ計数値を出力する。
【0009】
図1に戻り,デジタル位相比較器(DPD)1からの位相差に対応するカウンタ計数値を位相誤差信号としてデジタルループフィルタ(DLF)4に入力する。デジタルループフィルタ(DLF)4は,カウンタ計数値を積分して入力される位相誤差信号を平均化する。
【0010】
ついで,デジタルループフィルタ(DLF)4で得られた誤差平均値をD/A変換器5でアナログ信号にしてスレーブ発振器である電圧制御発振器(VCO)6に入力する。したがって,電圧制御発振器6は,入力アナログ電圧に対応する周波数の信号を伝送装置内部のクロックとして出力する。同時に,この周波数信号が1/N分周器7でN分周され,フィードバック信号(FB_CLK)としてデジタル位相比較器(DPD)1に帰還される。したがって,スレーブ発振器の発振周波数が基準クロック(REF_CLK)に同期するように制御される。
【0011】
図3は,スレーブ発振器に直接デジタル合成器(DDS:Direct Digital Synthesizer)を用いたものである。なお,図1におけると同様のものには同じ参照番号を付している。
【0012】
直接デジタル合成器(DDS)8は,内部高精度の固定発振器2で生成されるクロックを源振として出力する発振波形を,デジタルデータによって合成して作り出す回路である。図3の例では,デジタルフィルタ4からの出力がデジタルデータに相当する。
【0013】
図1,図3のDPLL回路100において,出力周波数の設定分解能は,D/A変換器5や直接デジタル合成器8のビット幅に依存し,図4に示すように時間Tに対して離散的な変化をするが,平均的な周波数偏差としては,±0に近い値になる。
【0014】
ところで,図1,図3に示すような従来技術では,ホールドオーバ時のスレーブ発振器の制御電圧(図3の直接デジタル合成器(DDS)8を用いる場合はデジタルデータ)は固定値となる。この固定値は基準クロック同期時の情報を基に決められる。
【0015】
決め方は,単純に,基準クロックに障害が発生する直前の電圧(データ)にする方法,あるいは,同期時のフィードバックデータをバッファに蓄えておき,障害を検出した時点で蓄えておいたデータの平均値を算出する等の方法がある。
【0016】
ここで,従来例として特許文献1に記載された発明が知られている。この発明は,基準クロックが悪化した時,電圧制御発振器の電圧値が同期時の値に再設定されてしまい,ホールドオーバ状態にならず同期クロックが変動した基準クロックに一致してしまうという問題に対応するものである。そして,基準クロックと同期制御する制御電圧値をメモリに書き込み,この制御電圧値に基づき,定められた周波数制御範囲に対応する制御電圧の範囲を補正するものである。
【特許文献1】特開2002−353807号公報
【発明の開示】
【発明が解決しようとする課題】
【0017】
しかしながら,上記いずれの方法もデータを固定値にするため,初期の設定精度がD/A変換器5(図1)や直接デジタル合成器8(図3)の設定分解能(ビット幅)に依存する。
【0018】
図5は,ホールドオーバ時の周波数偏差状態を示す図である。縦軸に周波数偏差,横軸に時間を取り,時刻Tを基準にそれ以前の時間は位相同期の状態であり,時刻Tでホールドオーバに入った状態である。
【0019】
図5の右上方に,時刻Tにおけるホールドオーバ特性の拡大図を示している。時刻Tで,障害発生直前の周波数偏差(FD)で自走を開始し,その後はスレーブ発振器の精度で動作する。
【0020】
しかし,障害発生直前の周波数偏差(FD)に対し,上記の通りD/A変換器5や直接デジタル合成器8の設定分解能(ビット幅)に依存する初期周波数偏差(IO)が存在する
簡単な例で説明すると,図1において,D/A変換器5のビット幅が3ビット,出力電圧幅が1V,電圧制御発振器(VCO)6の周波数可変特性が1ppm/Vとする場合,周波数の設定分解能は,
【0021】
【数1】
【0022】
となる。
【0023】
よって,ホールドオーバ時の初期周波数偏差として最悪
【0024】
【数2】
【0025】
を見込む必要がある。
【0026】
一般的にビット幅の多いものでもD/A変換器5は,16ビット, 直接デジタル合成器8は32ビット程度であり,周波数の設定分解能として1×10-9程度が限界である。
【0027】
北米ベルコア規格GR-1244では,stratum3Eで±1×10-9,stratum2で±1×10-10と厳しい精度を要求されている。
【0028】
したがって,図1,図3に示した様に,制御値を固定にする方法では,上記規格を実現することが非常に困難または不可能である。
【0029】
かかる点から本発明の目的は,ホールドオーバ時の初期周波数偏差を抑えることを可能とするDPLL回路を提供することにある。
【課題を解決するための手段】
【0030】
上記の目的を達成する本発明に従うデジタルPLL回路は,その第1の態様として,デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルPLL回路であって,制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と,前記スレーブ発振器の出力と,入力する基準クロックの位相差を検知し,前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と,前記位相差検知回路の出力に基づき補正値を生成するホールドオーバ部とを有し,
ホールドオーバが検知される時に,前記ホールドオーバ部は,前記位相差検知回路の出力に周期的に補正値を加算して前記スレーブ発振器に対する制御値とすることを特徴とする。
【0031】
上記の目的を達成する本発明に従うデジタルPLL回路は,その第2の態様として,第1の態様において,前記ホールドオーバ部は,前記位相差検知回路から出力される所定ビット数のデジタル信号に対し,上位Nビットと下位Mビットに分離する回路と,
前記分離される下位Mビットの値に対応した加算周期を設定する周期変換回路と,所定の加算値を所定周期で出力する補正値出力回路と,前記補正値出力回路から加算値を前記周期変換回路出設定される加算周期の期間中前記分離される上位Nビットの値に加算する加算回路を有し,前記加算回路の出力をホールドオーバ時に前記スレーブ発振器の制御信号値とすることを特徴とする。
上記の目的を達成する本発明に従うデジタルPLL回路は,その第3の態様として,第1の態様において,さらに入力として,前記位相差検知回路の出力と前記ホールドオーバ部の出力を入力し,一方のみを選択出力するセレクタを有し,前記ホールドオーバ時に,前記ホールドオーバ部の出力を選択出力することを特徴とする。
【0032】
上記の目的を達成する本発明に従うデジタルPLL回路は,その第4の態様として, デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルPLL回路であって,制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と,前記スレーブ発振器の出力と,入力する基準クロックの位相差を検知し,前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と,前記スレーブ発振器に対する制御値の履歴を格納する第1のメモリと,前記メモリに格納された制御値の履歴の平均値を求める平均値回路と,前記平均値回路の出力を上位Nビットに丸める丸め処理回路と,前記平均値回路の出力からホールドオーバ時の前記スレーブ発振器の発振特性を求め,該発振特性と逆の特性を与えるアナログ補正値を生成する回路と,前記アナログ補正値を前記スレーブ発振器の制御値とすることを特徴とする。
【0033】
上記の目的を達成する本発明に従うデジタルPLL回路は,その第5の態様として,デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルPLL回路であって,制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と,前記スレーブ発振器の出力と,入力する基準クロックの位相差を検知し,前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と,前記スレーブ発振器に対する制御値の履歴を格納する第1のメモリと,前記メモリに格納された制御値の履歴の平均値を求める平均値回路と,前記平均値回路の出力を上位Nビットに丸め,下位Mビットを切り捨て処理する丸め処理回路と,カウンタと,前記カウンタの計数値の閾値を前記丸め処理回路で切り捨てられた下位Mビットの大きさに対応して設定し,前記カウンタの計数値が前記設定された閾値を超えるときに付勢信号を出力するカウント値判定回路と,前記カウント値判定回路から前記付勢信号が出力されるとき所定の補正値を出力する補正値生成回路と,前記補正値生成回路の出力を前記丸め処理回路からの上位Nビットに加算する加算回路と,ホールドオーバ時に,前記加算回路の出力を前記スレーブ発振器の制御値として出力するセレクタとを有することを特徴とする。
【0034】
上記の目的を達成する本発明に従うデジタルPLL回路は,その第6の態様として, 第5の態様において,さらに,前記第1のメモリよりも長い,前記スレーブ発振器に対する制御値の履歴を格納する第2のメモリと,前記第2のメモリの出力からホールドオーバ時の前記スレーブ発振器の発振特性を求める回路と,前記求められたスレーブ発振器の発振特性と逆の特性を与える補正値を生成する補正値変換回路と,前記補正値変換回路の出力を前記丸め処理回路からの上位Nビットに加算する加算器を有することを特徴とする。
【0035】
本発明の特徴は,以下に図面に従って説明される実施の形態例から更に明らかになる。
【発明を実施するための最良の形態】
【0036】
以下に図面に従い本発明の実施の形態例を説明する。なお,実施の形態例は本発明の説明のためのものであり,本発明の技術的範囲がこれに限定されるものではない。
【0037】
図6は,本発明に従うデジタルPLL回路の第1の実施例ブロック図である。図6の実施例において,先に図1,図2に示した従来例と同一又は類似機能部には同一の参照番号を付している。また,スレーブ発振器として,電圧制御発振器6あるいは,直接デジタル合成器8のいずれを用いる場合にも共通なものとして以下実施例を説明する。
【0038】
本発明の特徴は,ホールドオーバ回路10を有していることにある。ホールドオーバ回路10におけるセレクタ13は,装置内で検知される基準クロックの断,あるいは入力周波数信号の断を検知すると,ホールドオーバ検知信号HOにより入力を切り替える機能を有している。
【0039】
したがって,通常時は,デジタルループフィルタ(DLF)4の出力をNビットに丸める(四捨五入する)丸め回路12の入力を有効として出力する。
【0040】
一方,セレクタ13ホールドオーバ回路10において,基準クロックに同期している時は, デジタルループフィルタ(DLF)4の出力を,メモリ容量が一杯になると古いデータから上書きするサーキュラバッファ機能を有するメモリ11に記憶するとともに,D/A変換器5及び電圧制御発振器5(または,直接デジタル合成器8)のビット幅Nに合わせて丸め処理回路12により丸め処理(四捨五入)して出力する。
【0041】
ついで,ホールドオーバ時は,ホールドオーバに備えてメモリ11に記憶しておいた丸め処理前のデジタルループフィルタ4の出力値を, D/A変換器5(または,直接デジタル合成器8)のビット幅に合わせた上位Nビットと補正値用の下位Mビット(ビット幅は任意)を,それぞれ分離回路14,15により分離取得する。
【0042】
周期変換回路16は,下位Mビット日分離回路15から下位Mビットを入力すると,その下位Mビットの値の大きさに応じた周期で補正周期タイミング信号を出力する。
【0043】
図7は,下位Mビットの値の大きさと,周期変換回路16から補正周期タイミング信号を出力する加算周期の関係を示す図であり,図7に示すように,下位Mビットの値が大きいほど加算周期が大きくなる。
【0044】
すなわち,図5に示したように,ホールドオーバになる時に初期周波数偏差(IO)の大きさは,D/A変換器5(または,直接デジタル合成器8)の分解能として現れるから周期変換回路16から上記のように,下位Mビットの値の大きさに応じた加算周期を求めこの補正周期期間に所定周期でタイミング信号を出力する。
【0045】
補正値(+α)出力回路17は,補正周期期間内で出力される所定周期のタイミング信号の都度,補正値(+α)を出力し,加算回路18に入力する。
加算回路18は,上位ビット分離回路14の出力に補正値(+α)を補正周期タイミングで加算し,Nビットに丸めて出力する。
【0046】
この補正値によって,図5にホールドオーバ時の初期周波数偏差(オフセット)を補正することができる。また,補正値(+α)を加える所定周期を変えることにより,オフセット値を微小に制御することができ,設定分解能は下位Mビットの幅に応じて2M倍向上する。
【0047】
ここで,電圧制御発振器6(または,直接デジタル合成器8)の出力周波数は,一定の周波数測定時間(ゲート時間)P0として例えば,1秒間の平均値として求めることができる。すなわち,図8に示すように周波数測定時間P0に複数回の加算周期P1の都度得られるスレーブ発振器における出力周波数から平均周波数が求められる。本発明により,上記下位Mビットの大きさを設定して,ホールドオーバ移行時に,かかる平均周波数を先に説明した北米ベルコア規格GR-1244に規定される精度に適合させることが可能である。
【0048】
図9は,本発明の第2の実施例を示すブロック図である。なお,以下の実施例では,本発明の特徴とするホールドオーバ部10の構成部分のみを図示している。また,先の実施例と同一又は類似のものには,同一の参照番号を付して説明する。
【0049】
図9において,基準クロックに同期する時のデジタルループフィルタ(DLF)4の出力をデジタルシグナルプロセッサ(DSP)の内部メモリ11に蓄えておく。このメモリ11は,サーキュラバッファとし,メモリ容量が一杯になると古いデータから上書きする。
【0050】
平均値算出回路20は,基準クロックの障害を発生した時点でメモリ11に蓄えたデータの平均値を算出する。平均値算出回路20の出力は,丸め処理回路23により上位Nビットで丸め(四捨五入)処理をして加算器18に入力する。
【0051】
同時に平均値算出回路20の出力は,カウント値判定回路22に入力される。カウント値判定回路22は,丸め処理回路23で平均値の切り捨てられる下位Mビットの値に応じて判定の閾値を決定する。そして,カウンタ21のカウント値が,決定された閾値を超えるとき,カウント値判定回路22から“1”信号を出力し,補正値出力回路17を付勢する。
【0052】
補正値出力回路17は,カウント値判定回路22から“1”信号を入力すると,補正値(+α)を出力する。補正値(+α)は,加算器18で,丸め処理回路23の出力に加算され,セレクタ13に入力する。
【0053】
セレクタ13は,装置内検出される基準クロックの断,又は入力周波数信号の断を検出した時に,ホールドオーバ情報OHにより切り換え制御され,加算器18を選択出力する。
【0054】
これにより,第2の実施例によってもホールドオーバ移行時に,平均値算出回路20により求められる平均周波数に対し,先に説明した北米ベルコア規格GR-1244に規定される精度に適合させることが可能である。
【0055】
図10は,本発明の第3の実施例を示すブロック図である。この実施例は,第2の実施例の変形例である。
【0056】
すなわち,図9の実施例におけるカウンタ21,カウンタ値判定回路22及び,補正値出力回路17に換え,補正電圧生成回路24により補正値をアナログで出力するようにしたものである。したがって,D/A変換器5(または,直接デジタル合成器8)の出力にアナログ補正電圧をアナログ加算器25で加算する。
【0057】
かかる第3の実施例によっても,アナログ補正値の生成によって,ホールドオーバ移行時に,先に説明した北米ベルコア規格GR-1244に規定される精度に適合させることが可能である。
【0058】
図11は,本発明の更に別の実施例を示すブロック図である。この実施例の特徴は,図9に説明した実施例に対し,更にスレーブ発振器即ち,電圧制御発振器6あるいは,直接デジタル合成器8の長期エージングによる誤差の補正信号を生成する回路30を設けたことにある。
【0059】
サーキュラバッファ型の第2のメモリ31に長期の履歴データを記憶する。ホールドオーバ時に,メモリ31から履歴データを読み出し,エージングレート算出回路32において,スレーブ発振器の経時変化に伴う長期エージングレートを算出する。ここでエージングレートは,図5に示したホールドオーバに至った状態からスレーブ発振器の自走により変化する周波数偏差変化の傾きを意味する。
【0060】
したがって,補正値変換回路33は,周波数偏差変化の傾きに対して反対向きの変化を与える極性信号を生成し,加算器34により加算する。これにより,長期エージングレートを打ち消すことが可能である。
【0061】
(付記1)
デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルPLL回路であって,
制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と,
前記スレーブ発振器の出力と,入力する基準クロックの位相差を検知し,前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と,
前記位相差検知回路の出力に基づき補正値を生成するホールドオーバ部とを有し,
ホールドオーバが検知される時に,前記ホールドオーバ部は,前記位相差検知回路の出力に周期的に補正値を加算して前記スレーブ発振器に対する制御値とする
ことを特徴とするデジタルPLL回路。
【0062】
(付記2)付記1において,
前記ホールドオーバ部は,前記位相差検知回路から出力される所定ビット数のデジタル信号に対し,上位Nビットと下位Mビットに分離する回路と,
前記分離される下位Mビットの値に対応した加算周期を設定する周期変換回路と,
所定の加算値を所定周期で出力する補正値出力回路と,
前記補正値出力回路から加算値を前記周期変換回路出設定される加算周期の期間中前記分離される上位Nビットの値に加算する加算回路を有し,
前記加算回路の出力をホールドオーバ時に前記スレーブ発振器の制御信号値とすることを特徴とするデジタルPLL回路。
【0063】
(付記3)付記1において,
さらに入力として,前記位相差検知回路の出力と前記ホールドオーバ部の出力を入力し,一方のみを選択出力するセレクタを有し,
前記ホールドオーバ時に,前記ホールドオーバ部の出力を選択出力することを特徴とするデジタルPLL回路。
【0064】
(付記4)
デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルPLL回路であって,
制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と,
前記スレーブ発振器の出力と,入力する基準クロックの位相差を検知し,前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と,
前記スレーブ発振器に対する制御値の履歴を格納する第1のメモリと,
前記メモリに格納された制御値の履歴の平均値を求める平均値回路と,
前記平均値回路の出力を上位Nビットに丸める丸め処理回路
前記平均値回路の出力からホールドオーバ時の前記スレーブ発振器の発振特性を求め,該発振特性と逆の特性を与えるアナログ補正値を生成する回路と,
前記アナログ補正値を前記スレーブ発振器の制御値とすることを特徴とする
ことを特徴とするデジタルPLL回路。
【0065】
(付記5)
デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルPLL回路であって,
制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と,
前記スレーブ発振器の出力と,入力する基準クロックの位相差を検知し,前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と,
前記スレーブ発振器に対する制御値の履歴を格納する第1のメモリと,
前記メモリに格納された制御値の履歴の平均値を求める平均値回路と,
前記平均値回路の出力を上位Nビットに丸め,下位Mビットを切り捨て処理する丸め処理回路と,
カウンタと,
前記カウンタの計数値の閾値を前記丸め処理回路で切り捨てられた下位Mビットの大きさに対応して設定し,前記カウンタの計数値が前記設定された閾値を超えるときに付勢信号を出力するカウント値判定回路と,
前記カウント値判定回路から前記付勢信号が出力されるとき所定の補正値を出力する補正値生成回路と,
前記補正値生成回路の出力を前記丸め処理回路からの上位Nビットに加算する加算回路と,
ホールドオーバ時に,前記加算回路の出力を前記スレーブ発振器の制御値として出力するセレクタとを
有することを特徴とするデジタルPLL回路。
【0066】
(付記6)付記5において,
さらに,前記第1のメモリよりも長い,前記スレーブ発振器に対する制御値の履歴を格納する第2のメモリと,
前記第2のメモリの出力からホールドオーバ時の前記スレーブ発振器の発振特性を求める回路と,
前記求められたスレーブ発振器の発振特性と逆の特性を与える補正値を生成する補正値変換回路と,
前記補正値変換回路の出力を前記丸め処理回路からの上位Nビットに加算する加算器を有する
ことを特徴とするデジタルPLL回路。
【産業上の利用可能性】
【0067】
実施例に従い説明したように,本発明によりホールドオーバ時の初期周波数偏差を抑えることができるので,容易に要求される規格条件を満たすことが可能であり,本発明に従うDPLL回路を同期網システムに適用が可能である。
【図面の簡単な説明】
【0068】
【図1】DPLL回路の一般的構成例ブロック図である。
【図2】デジタル位相比較器(DPD)1の比較動作を説明する図である。
【図3】スレーブ発振器に直接デジタル合成器(DDS:Direct Digital Synthesizer)を用いたものである。
【図4】平均的な周波数偏差を背杖魅する図である。
【図5】ホールドオーバ時の周波数偏差の状態を示す図である。
【図6】本発明に従うデジタルPLL回路の第1の実施例ブロック図である。
【図7】図6において,下位Mビットの値の大きさと,周期変換回路16から補正周期タイミング信号を出力する加算周期の関係を示す図である。
【図8】スレーブ発振器における出力周波数の平均周波数を説明する図である。
【図9】本発明の第2の実施例を示すブロック図である。
【図10】本発明の第3の実施例を示すブロック図である。
【図11】本発明の更に別の実施例を示すブロック図である。
【符号の説明】
【0069】
100 DPLL回路
101 光/電気変換器
102,7 1/N分周器
1 デジタル位相比較器(DPD)
2 内部高精度発振器
3 アナログPLL回路
4 デジタルループフィルタ(DLF)
5 D/A変換器
6 電圧制御発振器(VCO)
8 直接デジタル合成器(DDS)
10 ホールドオーバ回路
11 メモリ
12 丸め処理回路
13 セレクタ
14 上位ビット分離回路
15 下位ビット分離回路
16 周期変換回路
17 補正値(+α)出力回路
18 加算回路
【特許請求の範囲】
【請求項1】
デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルPLL回路であって,
制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と,
前記スレーブ発振器の出力と,入力する基準クロックの位相差を検知し,前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と,
前記位相差検知回路の出力に基づき補正値を生成するホールドオーバ部とを有し,
ホールドオーバが検知される時に,前記ホールドオーバ部は,前記位相差検知回路の出力に周期的に補正値を加算して前記スレーブ発振器に対する制御値とする
ことを特徴とするデジタルPLL回路。
【請求項2】
請求項1において,
前記ホールドオーバ部は,前記位相差検知回路から出力される所定ビット数のデジタル信号に対し,上位Nビットと下位Mビットに分離する回路と,
前記分離される下位Mビットの値に対応した加算周期を設定する周期変換回路と,
所定の加算値を所定周期で出力する補正値出力回路と,
前記補正値出力回路から加算値を前記周期変換回路出設定される加算周期の期間中前記分離される上位Nビットの値に加算する加算回路を有し,
前記加算回路の出力をホールドオーバ時に前記スレーブ発振器の制御信号値とすることを特徴とするデジタルPLL回路。
【請求項3】
請求項1において,
さらに入力として,前記位相差検知回路の出力と前記ホールドオーバ部の出力を入力し,一方のみを選択出力するセレクタを有し,
前記ホールドオーバ時に,前記ホールドオーバ部の出力を選択出力することを特徴とするデジタルPLL回路。
【請求項4】
デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルPLL回路であって,
制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と,
前記スレーブ発振器の出力と,入力する基準クロックの位相差を検知し,前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と,
前記スレーブ発振器に対する制御値の履歴を格納する第1のメモリと,
前記メモリに格納された制御値の履歴の平均値を求める平均値回路と,
前記平均値回路の出力を上位Nビットに丸める丸め処理回路
前記平均値回路の出力からホールドオーバ時の前記スレーブ発振器の発振特性を求め,該発振特性と逆の特性を与えるアナログ補正値を生成する回路と,
前記アナログ補正値を前記スレーブ発振器の制御値とすることを特徴とする
ことを特徴とするデジタルPLL回路。
【請求項5】
デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルPLL回路であって,
制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と,
前記スレーブ発振器の出力と,入力する基準クロックの位相差を検知し,前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と,
前記スレーブ発振器に対する制御値の履歴を格納する第1のメモリと,
前記メモリに格納された制御値の履歴の平均値を求める平均値回路と,
前記平均値回路の出力を上位Nビットに丸め,下位Mビットを切り捨て処理する丸め処理回路と,
カウンタと,
前記カウンタの計数値の閾値を前記丸め処理回路で切り捨てられた下位Mビットの大きさに対応して設定し,前記カウンタの計数値が前記設定された閾値を超えるときに付勢信号を出力するカウント値判定回路と,
前記カウント値判定回路から前記付勢信号が出力されるとき所定の補正値を出力する補正値生成回路と,
前記補正値生成回路の出力を前記丸め処理回路からの上位Nビットに加算する加算回路と,
ホールドオーバ時に,前記加算回路の出力を前記スレーブ発振器の制御値として出力するセレクタとを
有することを特徴とするデジタルPLL回路。
【請求項1】
デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルPLL回路であって,
制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と,
前記スレーブ発振器の出力と,入力する基準クロックの位相差を検知し,前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と,
前記位相差検知回路の出力に基づき補正値を生成するホールドオーバ部とを有し,
ホールドオーバが検知される時に,前記ホールドオーバ部は,前記位相差検知回路の出力に周期的に補正値を加算して前記スレーブ発振器に対する制御値とする
ことを特徴とするデジタルPLL回路。
【請求項2】
請求項1において,
前記ホールドオーバ部は,前記位相差検知回路から出力される所定ビット数のデジタル信号に対し,上位Nビットと下位Mビットに分離する回路と,
前記分離される下位Mビットの値に対応した加算周期を設定する周期変換回路と,
所定の加算値を所定周期で出力する補正値出力回路と,
前記補正値出力回路から加算値を前記周期変換回路出設定される加算周期の期間中前記分離される上位Nビットの値に加算する加算回路を有し,
前記加算回路の出力をホールドオーバ時に前記スレーブ発振器の制御信号値とすることを特徴とするデジタルPLL回路。
【請求項3】
請求項1において,
さらに入力として,前記位相差検知回路の出力と前記ホールドオーバ部の出力を入力し,一方のみを選択出力するセレクタを有し,
前記ホールドオーバ時に,前記ホールドオーバ部の出力を選択出力することを特徴とするデジタルPLL回路。
【請求項4】
デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルPLL回路であって,
制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と,
前記スレーブ発振器の出力と,入力する基準クロックの位相差を検知し,前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と,
前記スレーブ発振器に対する制御値の履歴を格納する第1のメモリと,
前記メモリに格納された制御値の履歴の平均値を求める平均値回路と,
前記平均値回路の出力を上位Nビットに丸める丸め処理回路
前記平均値回路の出力からホールドオーバ時の前記スレーブ発振器の発振特性を求め,該発振特性と逆の特性を与えるアナログ補正値を生成する回路と,
前記アナログ補正値を前記スレーブ発振器の制御値とすることを特徴とする
ことを特徴とするデジタルPLL回路。
【請求項5】
デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルPLL回路であって,
制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と,
前記スレーブ発振器の出力と,入力する基準クロックの位相差を検知し,前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と,
前記スレーブ発振器に対する制御値の履歴を格納する第1のメモリと,
前記メモリに格納された制御値の履歴の平均値を求める平均値回路と,
前記平均値回路の出力を上位Nビットに丸め,下位Mビットを切り捨て処理する丸め処理回路と,
カウンタと,
前記カウンタの計数値の閾値を前記丸め処理回路で切り捨てられた下位Mビットの大きさに対応して設定し,前記カウンタの計数値が前記設定された閾値を超えるときに付勢信号を出力するカウント値判定回路と,
前記カウント値判定回路から前記付勢信号が出力されるとき所定の補正値を出力する補正値生成回路と,
前記補正値生成回路の出力を前記丸め処理回路からの上位Nビットに加算する加算回路と,
ホールドオーバ時に,前記加算回路の出力を前記スレーブ発振器の制御値として出力するセレクタとを
有することを特徴とするデジタルPLL回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2006−217203(P2006−217203A)
【公開日】平成18年8月17日(2006.8.17)
【国際特許分類】
【出願番号】特願2005−27231(P2005−27231)
【出願日】平成17年2月3日(2005.2.3)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
【公開日】平成18年8月17日(2006.8.17)
【国際特許分類】
【出願日】平成17年2月3日(2005.2.3)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
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