【課題】 広い周波数範囲で高精度に発振動作ができ、占有面積を増大させずにＶＣＯの使用周波数帯を短時間に選択できる通信用半導体集積回路の提供。
【解決手段】 発振器と発振信号を任意の分周比（整数Ｉ＋分数Ｆ／Ｇ）で分周可能な可変分周器とを有する発振回路を備えた通信用半導体集積回路で、外部からの送信開始指示と使用周波数帯情報により、可変分周器に与える分周比を算出の分周比算出回路と、分周比算出回路により算出の分周比により可変分周器を動作させ、発振器に所定レベルの電位を制御電圧として供給した状態で可変分周回路の出力信号の位相と基準信号を分周する固定分周回路の出力信号の位相とを比較して発振器の発振周波数帯を選択のバンド選択回路とを設け、バンド選択回路により発振器の発振周波数帯を選択後、発振器の制御電圧もしくは制御電流を周波数制御回路の出力に切り替えて発振回路を動作させる。 （もっと読む）

【課題】ノードに雑音を導入せずに電圧制御発振の特性を測定し、初期化することのできるＰＬＬ回路を提供する。
【解決手段】システムは、アップ及びダウン信号を受信し、その信号に基づいてその出力の電圧を維持するチャージポンプ２３０と、チャージポンプ２３０に結合され、第１のモードまたは第２のモードのいずれかでチャージポンプ２３０へアップ及びダウン信号を供給するように制御する制御回路２２０とを備えたＰＬＬ回路２００を有する。制御回路２２０は、第１のモードでは位相周波数検出器２１０から受信された信号をアップ及びダウン信号として通過させ、第２のモードでは位相周波数検出器２１０から受信された少なくとも１つの信号を無効にしてチャージポンプ２３０の出力の電圧を選択可能な試験電圧へ駆動するように構成される。 （もっと読む）

【課題】 大きな遅延時間を得ることができると共に、遅延時間をきめ細かく制御することが可能な遅延回路を得る。
【解決手段】 インバータ１〜ｎを複数段直列接続して形成され、各Ｐ−ｃｈトランジスタ１ａ〜ｎａの基板電極に電位ＶＤＤＨを供給し、各Ｐ−ｃｈトランジスタ１ａ〜ｎａのソース電極にスイッチ１ｃ〜ｎｃが接続され、そのソース電極に供給する電位として電位ＶＤＤＨまたは電位ＶＤＤＬを選択可能にされ、また、電位ＶＤＤＨおよび電位ＶＤＤＬのうちの少なくとも一方の電位は調整自在にされたものである。
電位ＶＤＤＨまたは電位ＶＤＤＬの電位調整、およびスイッチ１ｃ〜ｎｃによる電位選択に応じて、Ｐ−ｃｈトランジスタ１ａ〜ｎａに逆バイアスまたは順バイアスをかけ、大きな遅延時間を得ることができると共に、遅延時間をきめ細かく制御することができる。 （もっと読む）

位相ノイズおよび内部発生器内のミスマッチによって発生するノイズを抑制して周波数ジェネレータのＳＮＲを向上させるシステム及び方法である。このノイズ抑制はスプリアスノイズ信号を発生器のループ帯域幅外にシフトする変調方式によって行われる。このシフトにより、例えば発生器の信号パス上のフィルタを使用して、ノイズ信号を完全に除去できるか又は所望の程度まで除去できる。一実施形態では、所望の程度のノイズ抑制を行うため、シグマデルタ変調器により、ＰＬＬ回路のフィードバックパス上のパルススワロ分周器の値が制御される。別の実施形態では、ＰＬＬ回路に入力されるレファレンス信号を変調することにより、ノイズが抑制される。別の実施形態では、所望の周波数シフトを行うため、前記の変調形式が組み合わされる。これら変調技術により、ロックタイムがより速くなるとともに、周波数ジェネレータのＳＮＲが大幅に向上する。
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【課題】
【解決手段】バーストモード受信器は、入来信号を受信するデジタル位相検出器を含む。前記受信器はまた、前記デジタル位相検出器からのパルス信号を受信して、前記入来クロック位相と前記ローカル生成ロック位相を比較して前記電荷ポンプを制御する電荷ポンプと、前記電荷ポンプからの電荷値を受信し、制御信号を生成するループフィルタと、前記制御信号を受信し、回復されたクロックを生成し、前記回復されたクロックをデジタル位相検出器に供給するローカルクロック生成器とを含む。 （もっと読む）

【課題】 ロックするまでの時間を短縮することができ、初期制御電圧を、回路の用途に応じて変更することができ、製造条件等により、ロックするまでの時間が変動することを防ぐことのできるＰＬＬ回路およびＤＬＬ回路を提供する。また、ジッタを迅速に低減することのできるＤＬＬ回路を提供する。
【解決手段】 ＰＬＬ回路は、位相比較器３と、チャージポンプ４と、ループフィルタ５と、電圧制御発振器６と、選択信号に応じて制御電圧のレベルを選択する電圧設定回路１０と、複数個の選択信号のうち少なくとも１つを出力し、電圧制御発振器６において周波数の増減された出力クロックの、入力クロックに対する逓倍数を検出し、複数個の選択信号の中から最適な選択信号を特定し、電圧設定回路１０に出力する設定値判定回路９とを含み、各回路は、待機信号に応じて処理の開始および停止を行なう。 （もっと読む）

位相ロックループ（ＰＬＬ）を用いた電子部品に電力を供給するためのパルス幅変調（ＰＷＭ）コントローラが、提供される。ＰＷＭコントローラは、基準信号を受信する入力ノードと、位相ロックループ（ＰＬＬ）とを備えている。このＰＬＬは、誤り訂正信号を受信し且つ前記誤り訂正信号に関係する周波数を有する発振器信号を生成する発振器と、前記発振器に結合され、前記基準信号を受信し、且つ前記基準信号と、フィードバック信号との間の位相差に基づいて誤り訂正信号を生成させる位相周波数検出器（ＰＦＤ）と、前記ＰＦＤに結合され、周期的にＰＦＤが誤り訂正信号を生成することができるようにする抑制回路とを備えている。
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【課題】低い電源電圧で動作し、かつ、高い周波数で発振することができる周波数可変発振回路並びにそれを用いた広い発振周波数範囲を有する位相同期回路及びクロック同期回路を提供すること。
【解決手段】ｐＭＯＳ及びｎＭＯＳトランジスタのゲートを相互に接続して入力端子とし、かつ、ドレインを相互に接続して出力端子とした相補型増幅回路を用いて差動増幅回路及び入出力端子を互いに交叉して接続した正帰還回路を構成し、差動増幅回路の出力端子間に正帰還回路を接続し、前記相補型増幅回路のソース電流を制御するための周波数制御信号をゲートに入力するＭＯＳトランジスタと前記相補型増幅回路とを電源端子と接地端子の間に直列に接続して構成した遅延回路を環状に縦続接続して周波数可変発振回路を構成する。 （もっと読む）

受信用ＶＣＯ（２５０）と送信用ＶＣＯ（２４０ａ，２４０ｂ）と中間周波数用ＶＣＯ（２３０）のうち少なくとも１つのＶＣＯが変復調回路と共に１つの半導体チップ上に形成された通信用半導体集積回路において、オンチップのＶＣＯを複数の周波数帯で動作可能に構成し、また該ＶＣＯの発振周波数を測定する回路（２２）および測定された値を記憶する記憶回路（１８）と該記憶回路に記憶されている測定値と外部からの設定値とを比較して上記ＶＣＯの使用周波数帯を決定する回路（１９）を設けるとともに、該記憶回路の記憶データを外部へ読出しまた外部から書き込むことができるように構成した。
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周波数合成回路は、周波数が或る値にプリセットされ、入力電圧に応じて発振信号を生成する電圧制御発振器（４０）を含む。デジタル処理装置（６０）は、前記回路が位相ロックループモードで動作することをディスエーブルにすることが出来る。前記回路がディスエーブルにされたら、前記装置は、各々の第１及び第２ループフィルタ入力電圧値に応じて前記発振信号の第１及び第２周波数を決定する。更に、前記装置は、２つの前記周波数、前記周波数分割器の分割比及び前記基準信号から制御値を生成する。前記回路は、前記制御値に応じて前記ループフィルタ入力電圧をプリセット値にプリセットするよう構成されるD/A変換器（７０）を更に有する。前記発振器の出力が対応入力プリセット値において発振したら、前記装置（６０）は、前記D/A変換器（７０）をディスエーブルにし、前記周波数合成回路が位相ロックループモードで動作することをイネーブルにする。
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フェーズ・ロック・ループは、入力クロック信号から出力クロック信号を生成する。出力クロック信号は、クロック・ツリーを通して結合されて、出力クロック信号の位相を入力クロック信号の位相と比較する位相検出器にフィード・バックされる。出力クロック信号は、位相検出器から出力を受け取るように結合された制御入力を有する電圧制御発振器と、電圧制御発振器の出力に結合された周波数逓倍器とによって生成される。を持っている電圧制御発振器によって生成される。結果として、電圧制御発振器が相対的に低い周波数で動作することによって相対的に小さな電力を使用する一方、周波数逓倍器により生成されたＣＬＫ_OUT信号は、相対的に高い周波数を持っている。
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【課題】 分周比を定めるカウント周期が設定される分周用のカウンタを備えるＰＬＬ回路において、周期設定時間を短縮する。
【解決手段】 メモリ２８は、分周するカウンタ２４の設定周期を複数パターン記憶しており、シリアルバスＳＢを介してＰＬＬ回路６１の外部から入力される選択信号によって指定された設定周期を読み出す。メモリ２８から読み出されたデータ量の多い設定周期を、パラレルバスＰＢを介してカウンタ２４に入力するので、カウンタ２４への周期設定には時間がほとんどかからない。また、カウンタ２４のｂｉｔ数が増えても設定時間は長くならない。しかも、受信チャンネルが決まっている領域では、従来と同じシリアルバスＳＢのインターフェースを用いても、メモリ２８に記憶されている設定周期を選択するためのデータ量の少ない選択信号を伝送し、カウンタ２４の周期設定時間を短くすることができる。 （もっと読む）

位相検出器および制御信号のジェネレータ（１４０）は、遅延されていないアップ信号（６２０）および遅延されていないダウン信号（６２５）を生成するために、基準信号（基準クロック）およびフィードバック信号（フィードバック信号）に応答する。プログラム可能な遅延ユニット（６３０，６３５）は、チャージポンプにアップ信号およびダウン信号を与えるために、遅延されていないアップ信号および遅延されていないダウン信号を遅延させる。アップ信号およびダウン信号に応答するよう構成される分周器（６５５）は、分周されたクロック信号（６６０）を与える。ノンオーバーラップクロック生成器は、スイッチドキャパシタリップル平滑フィルタのためにノンオーバーラップ保持偶数およびノンオーバーラップ保持奇数信号（ｈｏｌｄ＿ｅ，ｈｏｌｄ＿ｏ）を与えるために、分周されたクロック信号に応答するよう構成される。
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【課題】
【解決手段】ＲＦ信号リークによって入り込んだ不要な擬似的成分を抑制する基準周波数信号分配回路構成の方法と回路構成が開示されている。方法と回路構成は基準周波数信号経路に沿ったバッファの部品を再配置して、それにより、回路構成に入り込んだＲＦリーク経路と関係する導電性及び誘導性成分を抑制することを含んでいる。位相周波数検出器における不要トーンのサブサンプリング、またはバッファの信号経路における基準信号と干渉トーンの間の相互変調による擬似成分を抑制するために、バッファの後にフィルタを用いてもよい。 （もっと読む）

入力基準信号Ｕ_ｒｅｆと入力信号Ｕ_ｐ，ｉｎとの間の位相差ΔΦを検出するための位相比較器であって、Ｋ_ｐが前記位相比較器の位相検出器ゲインである位相比較器と、入力信号Ｕ_{ｖｃｏ，ｉｎ}に応じて角周波数ω_{ｖｃｏ，ｏｕｔ}を有する周期的な出力信号Ｕ_{ｖｃｏ，ｏｕｔ}を生成するための電圧制御発振器（ＶＣＯ）であって、Ｋ_ｖｃｏが前記電圧制御発振器の電圧制御発振器ゲインである電圧制御発振器（ＶＣＯ）と、フェーズロックドループ回路の動作中にループゲインＫ：＝Ｋ_ｐ×Ｋ_ｖｃｏが所定の範囲内のままとなるようにフェーズロックドループ回路の動作中に前記位相検出器ゲインＫ_ｐを制御するようになっているコントローラと、を備えるフェーズロックドループ回路（ＰＬＬ回路）。
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ループフィルタ（３０）は、電流信号の入力端と基準電圧との間に設けられた第１の容量素子（３１）と、上記入力端と第１の容量素子（３１）との間に設けられたスイッチトキャパシタ回路（３２）と、第１の容量素子（３１）及び前記スイッチトキャパシタ回路（３２）に並列に設けられた第２の容量素子（３３）とを備えている。スイッチトキャパシタ回路（３２）において、第３の容量素子（３２１）が第１の容量素子（３１）側に接続されるとき、第４の容量素子（３２２）は第２の容量素子（３３）側に接続される。上記構成のループフィルタ（３０）において、第２の容量素子（３３）の容量値を、第３及び第４の容量素子（３２１，３２２）の容量値よりも大きく設定する。 （もっと読む）

本発明は、一般的に言えば、１つまたは複数の周波数シンセサイザ（たとえばＰＬＬなど）および１つまたは複数の単一サブバンド・ミキサを使用して、周波数帯域の対応するサブバンドを占有する通信信号を受信するために少なくとも３つのローカル発振器信号の発生を提供する。ある実施形態によれば、所与のローカル発振器信号の出力パスには１つの単一サイドバンド・ミキサしかなく、それによってスパーを低減する。ある他の実施形態によれば、３つのローカル発振器信号が連続して発生される。
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本明細書で説明され、図示される多数の発明がある。１態様で、本発明は、出力信号を生成する微細電気機械共振器と、微細電気機械共振器の出力信号を受け取り、値のセットに応答して第２周波数を有する出力信号を生成するために微細電気機械共振器に結合された周波数調整回路構成と、を有する、補償された微細電気機械共振器を対象とする。１実施形態で、値を、微細電気機械共振器の動作温度および／または微細電気機械共振器の製造変動に依存する、微細電気機械共振器の出力信号の周波数を使用して、決定することができる。１実施形態で、周波数調整回路構成に、周波数逓倍器回路構成（たとえば、ＰＬＬ、ＤＬＬ、ディジタル／周波数シンセサイザ、および／またはＦＬＬならびにこれらの任意の組合せおよびその組み合わせの変更）を含めることができる。周波数調整回路構成に、それに加えてまたはその代わりに、周波数分周器回路構成（たとえば、ＤＬＬ、ディジタル／周波数シンセサイザ（たとえば、ＤＤＳ）、および／またはＦＬＬ、ならびにこれらの任意の組合せおよびその組み合わせの変更）を含めることができる。
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無線周波数送信機及び受信機における標準の周波数発生回路は、第１の基準周波数信号を出力するように動作する第１の電圧制御発振器と、第２の基準周波数信号を出力するように動作する第２の電圧制御発振器とを含む。また、位相同期ループ回路は、第１及び第２の基準周波数信号を受信するように接続され、第１の基準周波数信号から発生される一組の出力基準周波数信号の第１サブセット、及び第２の基準周波数信号から発生される出力基準周波数信号の第２サブセットとを有する一組の出力基準周波数信号を出力するように動作する一組の切替可能な分周器を含む。さらに、位相同期ループ回路は、外部の基準周波数信号及びフィードバック基準周波数信号を受信するように接続され、かつ、所望の第１及び第２の基準周波数信号を維持するために、受信した外部の基準周波数信号及びフィードバック基準周波数信号に従って第１及び第２の電圧制御発振器へ制御電圧を供給するように動作するＶＣＯ制御手段を含む。第１及び第２の基準周波数信号は、一組の出力基準周波数信号における出力基準周波数信号の周波数に等しくない。 （もっと読む）

本発明は、位相又は周波数検出回路（２１０）の出力信号に応じて制御される発振回路（２４０）を有する位相同期ループ装置に関し、切替制御手段（１３０）は、所定の閾値周波数が供給される第１のタイマ手段（１１０）及び発振回路（２４０）の出力周波数が供給される第２のタイマ手段（１１２）の出力に応答して遮断信号を発生するように設けられる。遮断信号に基づいて、遮断手段（２６０）は、発振回路（２４０）への出力信号の供給を抑制する。これにより、ＰＬＬ装置の出力周波数は、周波数閾値を超えて変化することが回避可能となるとともに、唯１つのＰＬＬ回路だけで済むことになる。

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