通信用半導体集積回路
【課題】 広い周波数範囲で高精度に発振動作ができ、占有面積を増大させずにＶＣＯの使用周波数帯を短時間に選択できる通信用半導体集積回路の提供。
【解決手段】 発振器と発振信号を任意の分周比（整数Ｉ＋分数Ｆ／Ｇ）で分周可能な可変分周器とを有する発振回路を備えた通信用半導体集積回路で、外部からの送信開始指示と使用周波数帯情報により、可変分周器に与える分周比を算出の分周比算出回路と、分周比算出回路により算出の分周比により可変分周器を動作させ、発振器に所定レベルの電位を制御電圧として供給した状態で可変分周回路の出力信号の位相と基準信号を分周する固定分周回路の出力信号の位相とを比較して発振器の発振周波数帯を選択のバンド選択回路とを設け、バンド選択回路により発振器の発振周波数帯を選択後、発振器の制御電圧もしくは制御電流を周波数制御回路の出力に切り替えて発振回路を動作させる。
【解決手段】 発振器と発振信号を任意の分周比（整数Ｉ＋分数Ｆ／Ｇ）で分周可能な可変分周器とを有する発振回路を備えた通信用半導体集積回路で、外部からの送信開始指示と使用周波数帯情報により、可変分周器に与える分周比を算出の分周比算出回路と、分周比算出回路により算出の分周比により可変分周器を動作させ、発振器に所定レベルの電位を制御電圧として供給した状態で可変分周回路の出力信号の位相と基準信号を分周する固定分周回路の出力信号の位相とを比較して発振器の発振周波数帯を選択のバンド選択回路とを設け、バンド選択回路により発振器の発振周波数帯を選択後、発振器の制御電圧もしくは制御電流を周波数制御回路の出力に切り替えて発振回路を動作させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オンチップのＶＣＯ（電圧制御発振器）およびＶＣＯをループに含むＰＬＬ（フェーズ・ロックド・ループ）回路を内蔵した半導体集積回路に適用して有効な技術に関し、例えば携帯電話機のような無線通信システムにおいて送信信号の周波数をアップコンバートする送信用ＶＣＯおよびＰＬＬ回路を内蔵したオフセットＰＬＬ方式の通信用半導体集積回路に利用して有効な技術に関する。
【背景技術】
【０００２】
携帯電話機のような無線通信システムにおいては、受信信号や送信信号に高周波の局部発振信号を合成して周波数のダウンコンバートやアップコンバートを行なったり、送信信号の変調や受信信号の復調を行なう通信用半導体集積回路（以下、高周波ＩＣと称する）が用いられている。かかる高周波ＩＣにおいて、送信Ｉ，Ｑ信号を中間周波数の搬送波で直交変調するとともに、送信用ＶＣＯの出力側からの帰還信号をＲＦＶＣＯからの高周波発振信号とミキシングすることで周波数差（オフセット）に相当する中間周波数の信号にダウンコンバートした後、該信号と上記直交変調後の信号とを位相比較して位相差に応じて送信用ＶＣＯを制御するオフセットＰＬＬ方式がある。
【０００３】
かかるオフセットＰＬＬ方式の高周波ＩＣには、送信用ＶＣＯとＲＦＶＣＯの他に中間周波数の搬送波を生成するＩＦＶＣＯが必要である。ＶＣＯは比較的広い占有面積を必要とするため、従来の高周波ＩＣにおいては外付けのＶＣＯを用いるものが多かった（特許文献１）。しかしながら、外付けのＶＣＯを用いると部品点数が多くなり小型化の妨げとなる。そこで、ＶＣＯをチップに内蔵させることが提案されているが、上記３つのＶＣＯをすべてチップに内蔵させるとチップサイズが増大し、チップコストの上昇をもたらすことになる。
【０００４】
一方、近年の携帯電話機においては、例えば８８０〜９１５ＭＨｚ帯のＧＳＭ（Global System for Mobile Communication）と１７１０〜１７８５ＭＨｚ帯のＤＣＳ（Digital Cellular System）のような２つの周波数帯の信号を扱えるデュアルバンド方式の携帯電話機がある。また、最近は、ＧＳＭやＤＣＳの他に例えば１８５０〜１９１５ＭＨｚ帯のＰＣＳ（Personal Communication System）の信号を扱えるトリプルバンド方式の携帯電話機に対する要求があり、携帯電話機は今後さらに多くの方式に対応できるものが要求されると予想さる。このような複数の方式に対応できる携帯電話機に使用される電圧制御発振回路（ＶＣＯ）は発振周波数範囲が広いことが必要である。
【０００５】
ここで、一つのＶＣＯで全ての周波数に対応しようとすると、ＶＣＯの制御電圧に対する発振周波数の感度（以下、制御感度と称する）が高くなり外来ノイズや電源電圧変動に弱くなるという不具合がある。そこで、ＶＣＯを複数（例えば１６個）の周波数帯に切り替えて使用できるようにすることによって、所望の発振周波数範囲を保持しつつＶＣＯの制御感度を低減できるようにした発明が提案されている（特許文献２）。
【特許文献１】特開２００３−１５８４５２号
【特許文献２】特開２００４−１１２７４９号
【特許文献３】特開２００３−１５２５３５号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者らはＶＣＯを内蔵した高周波ＩＣのチップサイズを小さくするため、ＲＦＶＣＯとＩＦＶＣＯを共通化してＶＣＯの数を減らす、具体的にはＲＦＶＣＯの発振信号を分周して中間周波数の信号を生成することでＩＦＶＣＯを削減することについて検討した。その結果、ＶＣＯを含むＰＬＬループ内の可変分周器（カウンタ）として整数の分周比を設定すれば良いものであれば、比較的簡単なロジック回路により分周比を設定することができるが、整数の分周比を設定した場合には基準信号の周波数と同じ周波数間隔でしか発振周波数を切り替えることができない。一方、ＲＦＶＣＯとＩＦＶＣＯを共通化した場合には、より細かな発振周波数の切り替えが必要になるため、小数を含む分周比で可変分周器を動作させなければならない。
【０００７】
ところが、小数を含む分周比を設定するロジック回路を高周波ＩＣに内蔵させようとすると、ロジック回路の規模が大きくなってチップサイズの低減の妨げとなる。また、高周波ＩＣ内にメモリを設けておいて、予め使用周波数に対応したすべての分周比をメモリに記憶しておく方式も考えられるが、記憶すべき分周比が多いためメモリの容量を大きくしなければならずチップサイズの増大を招く。また、小数を含む分周比をチップ外部（ベースバンド回路）から与える方法も考えられるが、そのようにすると、送信周波数を決定するベースバンド回路に要求される機能が増加して、高周波ＩＣを使用する通信システムの設計者の負担が非常に大きくなってしまうという不具合がある。
【０００８】
さらに、ＰＬＬでは、ループフィルタの電圧がＶＣＯの制御端子に直接印加されるため、ループフィルタを構成する抵抗素子の熱雑音が大きくかつＶＣＯの制御感度が高いと、抵抗素子で発生した熱雑音がＶＣＯの出力に現われてしまうという不具合がある。そこで、ＶＣＯの発振周波数帯を多くして１つ１つの周波数帯における制御電圧の変化に対する発振周波数の変化の割合を小さくすることでＶＣＯの制御感度を下げ、ループフィルタを構成する抵抗素子を大きくしても熱雑音の影響がＶＣＯの出力に現われにくくすることが考えられる。
【０００９】
そして、かかる発振周波数帯を切替え可能なＶＣＯにおいて、使用する発振周波数帯を決定する方式として、予めすべての周波数帯について実際の周波数を測定してメモリに記憶しておいて使用周波数帯を選択する方式が提案されている（特許文献３）。しかしながら、この先願の選択方式にあっては、ＶＣＯの周波数帯が多くなるほど測定時間が長くなって消費電力が増加してしまうとともに、測定結果を記憶するメモリの容量を大きくしなければならないためチップサイズの増大を招くという不具合がある。
【００１０】
この発明の目的は、広い周波数範囲に亘って高精度で発振動作することができるとともに、占有面積を増大させることなくＶＣＯの使用周波数帯を短時間に選択することができる通信用半導体集積回路（高周波ＩＣ）を提供することにある。
この発明の他の目的は、ＩＦＶＣＯを持たずＲＦＶＣＯの発振信号を分周して中間周波数の搬送波を生成し、該中間周波数の搬送波で送信Ｉ，Ｑ信号を直交変調した後、送信用ＶＣＯで所望の送信周波数にアップコンバートして送信する通信用半導体集積回路装置（高周波ＩＣ）において、ＰＬＬループ内の可変分周器（カウンタ）に対して小数を含む分周比を設定するロジック回路を簡略化してチップサイズの低減を図ることにある。
【００１１】
この発明のさらに他の目的は、ＩＦＶＣＯを持たずＲＦＶＣＯの発振信号を分周して中間周波数の搬送波を生成し、該中間周波数の搬送波で送信Ｉ，Ｑ信号を直交変調した後、送信用ＶＣＯで所望の送信周波数にアップコンバートして送信する通信用半導体集積回路装置（高周波ＩＣ）において、外部の回路つまり送信周波数を決定する制御回路に要求される機能を軽減しそれによってシステム設計者の負担を軽減することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、発振器と該発振器の発振信号を整数部Ｉと分数部Ｆ／Ｇとで表される分周比（Ｉ＋Ｆ／Ｇ）で分周可能な可変分周器とを有する発振回路を備えた通信用半導体集積回路において、外部から供給される送信開始指令と使用周波数帯情報に基づいて、前記可変分周器に与える分周比を算出する分周比算出回路と、該分周比算出回路により算出された分周比により前記可変分周器を動作させ、前記発振器に所定レベルの電位を制御電圧として供給した状態で前記可変分周回路の出力信号の位相と基準信号を分周する固定分周回路の出力信号の位相とを比較して前記発振器の発振周波数帯を選択するバンド選択回路とを設け、前記バンド選択回路により前記発振器の発振周波数帯を選択した後、前記発振器の制御電圧もしくは制御電流を前記周波数制御回路の出力に切り替えて発振回路を動作させるように構成したものである。
【００１３】
上記した手段によれば、任意の分周比（Ｉ＋Ｆ／Ｇ）で分周可能な可変分周器を備えるため広い周波数範囲に亘って高精度で発振動作することができるとともに、リアルタイムで使用周波数帯を選択するため、予めすべての周波数帯について実際の周波数を測定してメモリに記憶しておいて使用周波数帯を選択する必要がないため占有面積を増大させることないとともに、毎回ＶＣＯの周波数を測定する必要がないため、ＶＣＯの使用周波数帯を短時間に決定することができる。
【００１４】
また、外部から設定された値に応じた周波数の発振信号を生成する発振回路と、前記発振回路により生成された発振信号を分周して中間周波数の信号を生成する分周回路とを備えたオフセットＰＬＬ方式の通信用半導体集積回路装置（高周波ＩＣ）において、前記発振回路を、発振器（ＲＦＶＣＯ）と該発振器の発振信号を整数部Ｉと分数部Ｆ／Ｇからなる任意の分周比（Ｉ＋Ｆ／Ｇ）で分周可能な可変分周器（カウンタ）とを有する構成とする。
【００１５】
上記した手段によれば、ＲＦＶＣＯの発振信号を分周して中間周波数の搬送波を生成するため、ＩＦＶＣＯをチップに内蔵させる必要がないのでチップサイズを低減することができる。また、可変分周器の分周比を半導体チップ内部で自動的に生成して可変分周器へ与えることができるため、ベースバンド回路など外部装置で生成して与える情報を少なくすることができ、ユーザ（セットメーカ）すなわちシステム設計者の負担を軽減することができる。
【００１６】
また、望ましくは、前記分数部Ｆ／Ｇの分母Ｇや分子Ｆは、前記バンド情報と前記分周回路の分周比設定情報に対応して予め用意された複数の整数の組み合わせの中から選択されたいずれかの整数に基づいて生成されるように構成する。これにより、整数部Ｉと分数部Ｆ／Ｇで表わされるような小数を含む可変分周器の分周比を生成する分周比生成回路の規模を小さくすることができ、チップサイズの増大を抑制することができる。
【発明の効果】
【００１７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、広い周波数範囲に亘って高精度で発振動作することができるとともに、占有面積を増大させることなくＶＣＯの使用周波数帯を短時間に選択することができる通信用半導体集積回路（高周波ＩＣ）を実現することができる。
【００１８】
また、ＲＦＶＣＯの発振信号を分周して中間周波数の搬送波を生成するため、ＩＦＶＣＯをチップに内蔵させる必要がないとともに、ＰＬＬループ内の可変分周器（カウンタ）に対して小数を含む分周比を設定するロジック回路を簡略化することができるため、チップサイズの小さな通信用半導体集積回路（高周波ＩＣ）を実現することができる。
【００１９】
さらに、送信周波数を決定するベースバンドＬＳＩのような外部の制御回路に要求される機能を軽減しそれによってシステム設計者の負担を軽減することができる通信用半導体集積回路（高周波ＩＣ）を実現することができる。
【発明を実施するための最良の形態】
【００２０】
次に、本発明の実施例について図面を用いて説明する。
図１は、本発明を適用したマルチバンド方式の通信用半導体集積回路装置（高周波ＩＣ）とそれを用いた無線通信システムの一例を示す。
図１に示されているように、システムは信号電波の送受信用アンテナ１００、送受信切り替え用のスイッチ１１０、受信信号から不要波を除去するＳＡＷフィルタなどからなる高周波フィルタ１２０ａ〜１２０ｄ、送信信号を増幅する高周波電力増幅回路（パワーモジュール）１３０、受信信号を復調したり送信信号を変調したりする高周波ＩＣ２００、送信すべき音声信号やデータ信号を基本波に対し同相成分のＩ信号および直交成分のＱ信号に変換したり復調された受信I，Ｑ信号を音声信号やデータ信号に変換するなどのベースバンド処理を行なったり高周波ＩＣ２００を制御する信号を送ったりするベースバンド回路３００などで構成される。
【００２１】
高周波ＩＣ２００とベースバンド回路３００は、各々別個の半導体チップ上に半導体集積回路として構成される。特に制限されるものでないが、本実施例のシステムでは、高周波ＩＣ２００と高周波電力増幅回路１３０は、同一の電圧レギュレータから供給される電源電圧Ｖregによって動作される。
【００２２】
さらに、特に制限されるものでないが、この実施例の高周波ＩＣ２００は、ＧＳＭ８５０とＧＳＭ９００、ＤＣＳ１８００、ＰＣＳ１９００の３つの通信方式による４つの周波数帯の信号の変復調が可能に構成されている。また、これに応じて、高周波フィルタは、ＰＣＳ１９００の周波数帯の受信信号を通過させるフィルタ１２０ａと、ＤＣＳ１８００の周波数帯の受信信号を通過させるフィルタ１２０ｂと、ＧＳＭ系の周波数帯の受信信号を通過させるフィルタ１２０ｃ，１２０ｄとが設けられている。
【００２３】
本実施例の高周波ＩＣ２００は、大きく分けると、受信系回路ＲＸＣと、送信系回路ＴＸＣと、それ以外の制御回路やクロック生成回路など送受信系に共通の回路からなる制御系回路ＣＴＣとで構成される。
受信系回路ＲＸＣは、ＰＣＳ、ＤＣＳ、ＧＳＭの各周波数帯の受信信号をそれぞれ増幅するロウノイズアンプ２１１ａ，２１１ｂ，２１１ｃ，２１１ｄと、後述の高周波発振回路（ＲＦＶＣＯ）２６２で生成された局部発振信号φRFを分周し互いに９０°位相がずれた直交信号を生成する分周移相回路２１０と、ロウノイズアンプ２１１ａ，２１１ｂ，２１１ｃ，２１１ｄで増幅された受信信号に分周移相回路２１０で生成された直交信号をミキシングすることで復調およびダウンコンバートを行なうミキサ２１２ａ，２１２ｂと、復調されたＩ，Ｑ信号をそれぞれ増幅してベースバンド回路３００へ出力する高利得増幅部２２０Ａ，２２０Ｂと、高利得増幅部２２０Ａ，２２０Ｂ内のアンプの入力ＤＣオフセットをキャンセルするためのオフセットキャンセル回路２１３などからなる。本実施例の受信系回路ＲＸＣは、受信信号を直接ベースバンドの周波数帯の信号にダウンコンバートするダイレクトコンバージョン方式を採用している。
【００２４】
高利得増幅部２２０Ａは、複数のロウパスフィルタＬＰＦ１１，ＬＰＦ１２，ＬＰＦ１３，ＬＰＦ１４と利得制御アンプＰＧＡ１１，ＰＧＡ１２，ＰＧＡ１３とが交互に直列形態に接続され、最終段にアンプＡＭＰ１が接続された構成を有しており、復調されたI信号を増幅してベースバンド回路３００へ出力する。高利得増幅部２２０Ｂも同様に、複数のロウパスフィルタＬＰＦ２１，ＬＰＦ２２，ＬＰＦ２３，ＬＰＦ２４と利得制御アンプＰＧＡ２１，ＰＧＡ２２，ＰＧＡ２３とが交互に直列形態に接続され、最終段にアンプＡＭＰ２が接続された構成を有しており、復調されたＱ信号を増幅してベースバンド回路３００へ出力する。
【００２５】
オフセットキャンセル回路２１３は、各利得制御アンプＰＧＡ１１〜ＰＧＡ２３に対応して設けられ入力端子間を短絡した状態におけるそれらの出力電位差をディジタル信号に変換するＡＤ変換回路（ＡＤＣ）と、これらのＡＤ変換回路による変換結果に基づき対応する利得制御アンプＰＧＡ１１〜２３の出力のＤＣオフセットを「０」とするような入力オフセット電圧を生成し差動入力に対して与えるＤＡ変換回路（ＤＡＣ）と、これらのＡＤ変換回路（ＡＤＣ）とＤＡ変換回路（ＤＡＣ）を制御してオフセットキャンセル動作を行なわせる制御回路などから構成される。
【００２６】
制御系回路ＣＴＣには、チップ全体を制御する制御回路（コントロールロジック）２６０と、基準となる発振信号φref を生成する基準発振回路（ＤＣＸＯ）２６１、周波数変換用の高周波発振信号φRFを生成する局部発振回路としての高周波発振回路（ＲＦＶＣＯ）２６２、該高周波発振回路（ＲＦＶＣＯ）２６２と共にＰＬＬ回路を構成するＲＦシンセサイザ２６３、ＲＦシンセサイザ２６３内の可変分周器の分周比を生成して与える分周比生成回路２６４、ＲＦＶＣＯ２６２により生成された発振信号φRF を分周する分周回路ＤＶＤ１，ＤＶＤ２やモード切替えスイッチＳＷ１，ＳＷ２などが設けられている。
【００２７】
スイッチＳＷ１，ＳＷ２は、ＧＳＭ方式に従った送受信を行なうＧＳＭモードとＤＣＳまたはＰＣＳ方式に従った送受信を行なうＤＣＳ／ＰＣＳモードとで接続状態が切り替えられて、伝達される信号の分周比を選択するもので、これらのスイッチＳＷ１，ＳＷ２は制御回路２６０からの信号によって制御される。
【００２８】
制御回路２６０には、ベースバンド回路３００から同期用のクロック信号ＣＬＫと、データ信号ＳＤＡＴＡと、制御信号としてのロードイネーブル信号ＬＥＮとが供給されており、制御回路２６０は、ロードイネーブル信号ＬＥＮが有効レベルにアサートされると、ベースバンド回路３００から伝送されてくるデータ信号ＳＤＡＴＡをクロック信号ＣＬＫに同期して順次取り込んで、データ信号ＳＤＡＴＡに含まれるコマンドに応じてチップ内部の制御信号を生成する。特に制限されるものでないが、データ信号ＳＤＡＴＡはシリアルで伝送される。
【００２９】
なお、基準発振信号φrefは周波数精度の高いことが要求されるため、基準発振回路２６1には外付けの水晶振動子が接続される。基準発振信号φrefとしては、２６ＭＨｚあるいは１３ＭＨｚのような周波数が選択される。かかる周波数の水晶振動子は、汎用部品であり容易に手に入れることができる。ＲＦシンセサイザ２６３は、分周回路や位相比較回路、チャージポンプ、ループフィルタなどで構成される。
【００３０】
送信系回路ＴＸＣは、ＲＦＶＣＯ２６２により生成された発振信号φRF を分周して例えば１６０ＭＨｚのような中間周波数の発振信号φIFを生成する分周回路２３１、該分周回路２３１で分周された信号をさらに分周しかつ互いに９０°位相がずれた直交信号を生成する分周移相回路２３２、生成された直交信号をベースバンド回路３００から供給されるＩ信号とＱ信号により変調をかける変調回路２３３ａ，２３３ｂ、変調された信号を合成する加算器２３４と、所定の周波数の送信信号φTXを発生する送信用発振回路（ＴＸＶＣＯ）２４０、送信用発振回路（ＴＸＶＣＯ）２４０から出力される送信信号φTXをカプラ２８０ａ，２８０ｂ等で抽出したフィードバック信号と前記高周波発振回路（ＲＦＶＣＯ）２６２で生成された高周波発振信号φRFを分周した信号φRF'とをミキシングすることでそれらの周波数差に相当する周波数の信号を生成するオフセットミキサ２３５、該オフセットミキサ２３５の出力と前記加算器２３４で合成された信号TXIFとを比較して位相差を検出する位相比較器２３６、該位相検出器２３６の出力に応じた電圧を生成するループフィルタ２３７、送信用発振回路（ＴＸＶＣＯ）２３４の出力を分周してＧＳＭの送信信号とする分周回路２３８、送信出力用バッファ回路２３９ａ，２３９ｂなどから構成されている。
【００３１】
この実施例の送信系回路は、送信Ｉ，Ｑ信号を中間周波数の搬送波で直交変調するとともに、ＴＸＶＣＯ２４０の出力側からの帰還信号をＲＦＶＣＯ２６２の高周波発振信号φRFを分周した 信号φRF'とミキシングすることで周波数差（オフセット）に相当する中間周波数の信号にダウンコンバートした後、該信号と上記直交変調後の信号とを位相比較して位相差に応じてＴＸＶＣＯ２４０を制御するオフセットＰＬＬ方式を採用している。位相検出器２３６と、ループフィルタ２３７、ＴＸＶＣＯ２４０およびオフセットミキサ２３５によって周波数変換（アップコンバート）を行なう送信用ＰＬＬ回路（ＴＸ−ＰＬＬ）が構成される。ＢＦＦはカプラ２８０ａ，２８０ｂにより抽出したフィードバック信号を増幅してミキサ２３５へ供給するバッファである。
【００３２】
本実施例のマルチバンド方式の無線通信システムでは、例えばベースバンド回路３００からの指令によって制御回路２６０が、送受信時に高周波発振回路２６２の発振信号の周波数φRFを使用バンドおよびチャネルに応じて変更すると共に、ＧＳＭモードかＤＣＳ／ＰＣＳモードかに応じて上記スイッチＳＷ１，ＳＷ２を切り替えることで、受信系回路ＲＸＣや受信系回路ＴＸＣに供給される発振信号の周波数が変更されることによって送受信の周波数の切り替えが行なわれる。さらに、切替えスイッチＳＷ１，ＳＷ２を送受信の周波数帯に応じて切り替えるための制御信号が制御回路２６０からＳＷ１，ＳＷ２へ供給される。また、本実施例では、制御回路２６０からの制御信号によって分周回路２３１の分周比ＮIFが設定される。
【００３３】
ＲＦＶＣＯ２６２の発振周波数は、受信モードと送信モードとで異なる値に設定される。送信モードでは、ＲＦＶＣＯ２６２の発振周波数ｆRFは、例えばＧＳＭ８５０の場合３６１６〜３７１６ＭＨｚに、ＧＳＭ９００の場合３８４０〜３９８０ＭＨｚに、またＤＣＳの場合３６１０〜３７３０ＭＨｚに、さらにＰＣＳの場合３８６０〜３９８０ＭＨｚに設定され、これが分周回路ＤＶＤ１，ＤＶＤ２でＧＳＭの場合は１／４に分周され、またＤＣＳとＰＣＳの場合は１／２に分周されて、スイッチＳＷ１，ＳＷ２を通してφRF'としてオフセットミキサ２３５に供給される。
【００３４】
オフセットミキサ２３５では、このφRF'とＴＸＶＣＯ２４０からの送信用発振信号φTXの周波数の差（ｆRF'−ｆTX）に相当する差信号が出力されて位相比較器２３６へ供給され、この差信号の周波数が変調信号TXIFの周波数と一致するように送信用ＰＬＬ（ＴＸ−ＰＬＬ）が動作する。言いかえると、ＴＸＶＣＯ２４０は、ＲＦＶＣＯ２６２からの発振信号φRF'の周波数（ｆRF／４またはｆRF／２）と変調信号TXIFの周波数（ｆTX）の差に相当する周波数で発振するように制御される。
【００３５】
受信モードでは、ＲＦＶＣＯ２６２の発振周波数ｆRFは、例えばＧＳＭ８５０の場合３４７６〜３５７６ＭＨｚに、ＧＳＭ９００の場合３７００〜３８４０ＭＨｚに、またＤＣＳの場合３６１０〜３７３０ＭＨｚに、さらにＰＣＳの場合３８６０〜３９８０ＭＨｚに設定され、ＧＳＭの場合はこれが分周回路ＤＶＤ１で１／２分周され、またＤＣＳとＰＣＳの場合はそのまま分周移相回路２１０へ供給されて分周と位相シフトがされて直交信号としてミキサ２１２ａ，２１２ｂに供給される。
【００３６】
ＲＦＶＣＯ２６２は、ＬＣ共振型発振回路などで構成され、ＬＣ共振回路を構成する容量素子が各々スイッチ素子を介して複数個並列に設けられ、そのスイッチ素子をバンド切り替え信号で選択的にオンさせることにより、接続される容量素子すなわちＬＣ共振回路のＣの値を切り替えることで発振周波数を段階的に切り替えることができるように構成されている。また、ＲＦＶＣＯ２６２は、ＲＦシンセサイザ２６３内のループフィルタからの制御電圧によって可変容量素子の容量値が変化され、発振周波数が連続的に変化される。
【００３７】
図２には、前記ＲＦシンセサイザ２６３とＲＦＶＣＯ２６２を含むＲＦ−ＰＬＬ回路およびの一実施例が示されている。
この実施例のＰＬＬ回路は、ＲＦＶＣＯ２６２の発振信号φRFを１／Ｎに分周する可変分周回路６３１と、２６ＭＨｚのような基準発振信号φrefを生成する基準発振回路（ＤＣＸＯ）２６１により生成された基準発振信号φrefと前記可変分周回路６３１で分周された信号φdivの位相差を検出する位相比較回路６３２と、検出された位相差に応じた電流Ｉｄを生成し出力するチャージポンプ６３３と、該チャージポンプ６３３から出力される検出位相差に応じた電圧を生成するループフィルタ６３４とを備え、該ループフィルタ６３４で平滑された電圧が発振制御電圧Ｖｔとして前記ＲＸＶＣＯ２６２にフィードバックされＶｔに応じた周波数で発振するように構成されている。上記可変分周回路６３１はカウンタにより構成することができる。
【００３８】
また、本実施例のＰＬＬ回路には、発振開始前にループを開いた状態で所定の電圧ＶDCをＲＦＶＣＯ２６２に印加する切り替えスイッチ６３５と、基準発振信号φrefを所定の分周比で分周する固定分周回路６３６と、該分周回路で分周された信号φｒ'と前記可変分周回路６３１で分周された信号φdivの位相の進み遅れを判定する判別回路を備え位相の進み遅れから使用周波数帯（バンド）を決定する自動バンド選択回路６３７が設けられている。
【００３９】
さらに、上記可変分周回路６３１の分周比を設定するため、この実施例では、外部から供給される設定周波数を示すチャネル情報ＣＨと、使用バンドがＧＳＭ８５０かＧＳＭ９００かＤＣＳかＰＣＳかを示すバンド情報ＢＮＤと、送信か受信かを示すモード情報Ｔ／Ｒと、ＩＦ用分周器２３１に設定する分周比設定情報ＮIFと、から可変分周回路６３１の分周比を算出し設定する分周比生成回路（分周比設定ロジック）２６４が設けられている。分周比生成回路２６４は、分周比計算部６４１と、分数データを入力とするシグマデルタ変調器６４２と、加算器６４３とからなる。チャネル情報ＣＨは、送信周波数または受信周波数を１００ｋＨｚで割った値としてベースバンド回路３００から入力される。
【００４０】
本実施例では、ＩＦ用分周器２３１の分周比ＮIFは"４０"，"４４"，"４８"または"５２"のいずれかとされる。以下、その理由を説明する。
例えば、使用バンドがＤＣＳで、モードが送信、送信周波数が１７１３．６ＭＨｚの場合を考えると、ＤＣＳの場合、送信周波数帯は１７１０．２ＭＨｚ〜１７８４．８ＭＨｚで、受信周波数帯は１８０５．２ＭＨｚ〜１８７９．８ＭＨｚである。また、ＲＦＶＣＯ２６２の発振信号φRFの周波数をｆRF、送信用ＶＣＯ２３４の発振信号φTXの周波数をｆTX、ＩＦ用分周器２３１の後の中間周波数の信号φIFの周波数ｆIFとおくと、オフセットＰＬＬでは、ｆRF'−ｆTX＝ｆIFであり、ＤＣＳではｆRF'＝ｆRF／２，ｆRF＝ｆIF×ＮIFである。そのため、ＮIF＝４４に設定すると、ＩＦ用分周器２３１の後の中間周波数の信号φIFの周波数ｆIFは、ｆIF＝２ｆTX／（ＮIF−２）＝ｆTX／２１＝１７１３．６ＭＨｚ／２１＝８１．６ＭＨｚであり、その２２倍高調波と２３倍高調波はそれぞれ１７９５．２ＭＨｚと１８７６．８ＭＨｚになる。
【００４１】
したがって、この場合、２２倍高調波は問題ないが、２３倍高調波の１８７６．８ＭＨｚは受信周波数帯の１８０５．２ＭＨｚ〜１８７９．８ＭＨｚの範囲に入ってしまうので、信号φIFの２３倍高調波がミキサ２３４や送信用ＶＣＯ２３４を通って出力にスプリアスとして現われることになり、受信周波数帯への信号の漏れ量が大きくなって受信帯ノイズが仕様を満たさなくなるおそれがある。そこで、分周比ＮIFを"４０"に設定すると２０倍高調波と２１倍高調波が問題となるが、それぞれ１８０３．８ＭＨｚと１８９４．０ＭＨｚとなる。したがって、この場合、受信周波数帯は１８０５．２ＭＨｚ〜１８７９．８ＭＨｚの範囲からはずれ、受信周波数帯への信号の漏れの問題は回避される。
【００４２】
送信周波数が他の周波数に設定される場合も同様であり、ＩＦ用分周器２３１の分周比ＮIFをずらすことによって、中間周波数信号φIFの高調波成分の受信周波数帯への信号の漏れを回避することができる。以下、本明細書ではこれをローカル周波数のサイドステップと称する。本発明者らは、ＩＦ用分周器２３１のＩＦ用分周器２３１の分周比ＮIFとして"４０"，"４４"，"４８"または"５２"のいずれかをとるようにしておけば、送信周波数としていずれの周波数が設定されたとしても中間周波数信号φIFの高調波の周波数が受信周波数帯からはずすことができることを見出して、分周比ＮIFを"４０"，"４４"，"４８"または"５２"のいずれかとすることにしたものである。
【００４３】
かかる複数の分周比ＮIF"４０"，"４４"，"４８"，"５２"の組み合わせの中からいずれの分周比を設定するかは、ベースバンド回路３００の側からの指令に基づいて行なうことになるので、予め高周波ＩＣのメーカがある送信周波数を選択するときはどの分周比を設定するのが良いか示す周波数プランを用意し、ユーザすなわちシステムの設計者に提示しておくようにするのが望ましい。
【００４４】
このような手法によれば、最適なサイドステップを可能にする周波数プランを作成してユーザに提示しておくことによって、ＩＣのレイアウトにより大きく特性変動する可能性のある受信周波数帯への信号の漏れの少ないシステムを実現することが可能になる。
【００４５】
次に、前記実施例の高周波ＩＣにおける可変分周器６３１への分周比Ｎの設定方法について説明する。
本実施例の高周波ＩＣの受信系回路におけるＲＦＶＣＯ２６２の発振周波数ｆRFと受信信号の周波数ｆRXの関係は、分周回路ＤＶＤ１やスイッチＳＷ１，分周移相回路２１０の存在により次式で与えられる。
ＧＳＭ８５０，ＧＳＭ９００の場合 ：ｆRF＝４・ｆRX ……（１）
ＤＣＳ１８００，ＰＣＳ１９００の場合：ｆRF＝２・ｆRX ……（２）
【００４６】
一方、送信系回路はオフセットＰＬＬ方式であるので、ＲＦＶＣＯ２６２の発振周波数ｆRFと送信信号の周波数ｆTXの関係は、ＲＦＶＣＯ２６２の発振信号φRFを分周して直交変調に用いられる中間周波数の信号φIFを生成するＩＦ用分周器２３１の分周比ＮIFを用いて次式で表わすことができる。
ＧＳＭ８５０，ＧＳＭ９００の場合、ｆRF／４−ｆTX＝ｆRF／ＮIFより、
ｆRF＝（１／４−１／ＮIF）-1・ｆTX ……（３）
ＤＣＳ１８００，ＰＣＳ１９００の場合、ｆRF／２−ｆTX＝ｆRF／ＮIFより、
ｆRF＝（１／２−１／ＮIF）-1・ｆTX ……（４）
【００４７】
また、チャネル情報ＣＨは、次式の形式で与えられるものとする。
ＧＳＭ８５０，ＧＳＭ９００の場合
ＣＨ＝ｆRX／１００ｋＨｚ ……（5-1）
ＣＨ＝ｆTX／１００ｋＨｚ ……（5-2）
ＤＣＳ１８００，ＰＣＳ１９００の場合
ＣＨ＝ｆRX／２００ｋＨｚ，ＣＨ＝ｆTX／２００ｋＨｚ ……（6-1）
ＣＨ＝ｆRX／２００ｋＨｚ，ＣＨ＝ｆTX／２００ｋＨｚ ……（6-2）
【００４８】
従って、式（１）と（5-1）より、ＧＳＭ８５０，ＧＳＭ９００の受信モードの場合、
ｆRF＝４・１００ｋＨｚ・ＣＨ＝０．４ＭＨｚ・ＣＨ ……（７）
式（２）と（6-1）より、ＤＣＳ１８００，ＰＣＳ１９００の受信モードの場合、
ｆRF＝２・２００ｋＨｚ・ＣＨ＝０．４ＭＨｚ・ＣＨ ……（８）
式（１）と（5-2）より、ＧＳＭ８５０，ＧＳＭ９００の送信モードの場合、
ｆRF＝（１／４−１／ＮIF）-1・１００ｋＨｚ・ＣＨ ……（９）
式（２）と（6-2）より、ＤＣＳ１８００，ＰＣＳ１９００の送信モードの場合、
ｆRF＝（１／２−１／ＮIF）-1・２００ｋＨｚ・ＣＨ ……（10）
が成り立つ。
【００４９】
ここで、基準発振回路（ＤＣＸＯ）２６１の発振信号φrefを２６ＭＨｚとすると、可変分周器６３１の分周比Ｎは、次式で表わすことができる。
ＧＳＭ８５０，ＧＳＭ９００の受信モードの場合、
Ｎ＝ｆRF／２６＝（０．４／２６）・ＣＨ＝ＣＨ／６５ ……（11）
ＤＣＳ１８００，ＰＣＳ１９００の受信モードの場合、
Ｎ＝ｆRF／２６＝（０．４／２６）・ＣＨ＝ＣＨ／６５ ……（12）
ＧＳＭ８５０，ＧＳＭ９００の送信モードの場合、
Ｎ＝（１／４−１／ＮIF）-1・ＣＨ／６５ ……（13）
ＤＣＳ１８００，ＰＣＳ１９００の送信モードの場合、
Ｎ＝（１／２−１／ＮIF）-1・ＣＨ／６５ ……（14）
【００５０】
式（11），（12）より、受信モード時の可変分周器６３１の分周比Ｎの分母は"６５"で表現できることが分かる。また、式（13），（14）において、ＩＦ用分周器２３１の分周比ＮIFは、前述したように、サイドステップにより"４０"，"４４"，"４８"，"５２"の組み合わせの中から１つが選択される。したがって、式（13）より、ＧＳＭ８５０，ＧＳＭ９００の送信モード時の可変分周器６３１の分周比Ｎの分母は"５８５"，"６５０"，"７１５"，"７８０"で表現できることが分かる。また、式（14）より、ＤＣＳ１８００，ＰＣＳ１９００の送信モード時の可変分周器６３１の分周比Ｎの分母は"１２３５"，"１３６５"，"１４９５"，"１６２５"で表現できることが分かる。
【００５１】
以上より、送受信すべてにおける可変分周器６３１の分母の組み合わせを一つの回路で実現するためには６５，５８５，６５０・・・１６２５の最小公倍数を分母にすれば良いが、ロジック回路が非常に大きくなってしまう。そこで、本実施例では、以下の様にして回路面積の増大を抑えることとした。
（１）分母はバンド情報とＩＦ用分周器２３１の分周比ＮIFから「場合分け」で決定する。
（２）アルゴリズムの共通化のため、分母のオーダーはＤＣＳ１８００，ＰＣＳ１９００の送信モード時の１２３５〜１７５５の範囲を考慮して１２００〜１７００程度に統一する。
（３）上記のようにして分母のオーダーをあわせたことにより生じる分周比の誤差は、分子で調整する。
【００５２】
図３には、分周比計算部６４１の構成例が示されている。分周比計算部６４１は、チャネル情報ＣＨにＸをかけた値を求める乗算器ＭＬＴ１と、バンド情報ＢＮＤと分周比情報ＮIFから決まる値を定数倍（６５倍）する乗算器ＭＬＴ２と、乗算器ＭＬＴ２の出力を１／２にしてその整数部を出力する割算器ＤＩＶ１と、乗算器ＭＬＴ１の出力と割算器ＤＩＶ１から出力される整数部とを加算する加算器ＡＤＤ１と、加算器ＡＤＤ１の出力を乗算器ＭＬＴ２の出力で割って"商"と"余り"を出力する割算器ＤＩＶ２と、該割算器ＤＩＶ２から出力される"余り"から割算器ＤＩＶ１の出力を引いた値を出力する減算器ＡＳＣ１とから構成されている。上記割算器ＤＩＶ２から出力される"商"の値が整数部データＩとして、また減算器ＡＳＣ１から出力される値が分子データＦとして、さらに乗算器ＭＬＴ２の出力が分母データＧとして、可変分周器６３１にそれぞれ供給される。本明細書では、分子データＦと分母データＧからなる"Ｆ／Ｇ"を分数部データと称する。
【００５３】
乗算器ＭＬＴ１と乗算器ＭＬＴ２には、それぞれデコーダＤＥＣ１，ＤＥＣ２が設けられており、デコーダＤＥＣ１は送信か受信かを示す情報Ｔ／Ｒとバンド情報ＢＮＤと分周比情報ＮIFをデコードして、乗算器ＭＬＴ１にて入力チャネル情報ＣＨにかける値Ｘを出力する。また、デコーダＤＥＣ２は、バンド情報ＢＮＤと分周比情報ＮIFをデコードして乗算器ＭＬＴ２で定数倍（６５倍）される値Ｙを出力する。図４にデコーダＤＥＣ１の入力と出力の関係を、また図５にデコーダＤＥＣ２の入力と出力の関係を示す。
【００５４】
図４および図５より、例えばモードがＧＳＭの送信で、分周比ＮIFが"４４"の場合、乗算器ＭＬＴ１のＸは"２２"、乗算器ＭＬＴ２のＹは"２０"であることが分かる。これより、チャネル情報ＣＨが"８２７４"（送信周波数は８２７．４ＭＨｚ）の場合には、乗算器ＭＬＴ１の出力ＣＨ×２２は"１８２０２８"で、乗算器ＭＬＴ２の出力である分母データＧは"１３００"となるので、割算器ＤＩＶ１の出力は"６５０"、加算器ＡＤＤ１の出力は"１８２６７８"で、割算器ＤＩＶ２から出力される整数部データＩは"１４０"、減算器ＡＳＣ１から出力される分子データＦは"２８"となる。
【００５５】
ここで、加算器ＡＤＤ１と減算器ＡＳＣ１は、分数部のデータを０〜１２９９の範囲にするのではなく、−６５０〜＋６４９の範囲にするためのオフセット演算を行なうために設けられている。平均値が６５０の近傍になるよりも±０の近傍になる方が、直流成分を小さくすることができるためである。
【００５６】
次に、前記実施例の分周比生成回路２６４におけるシグマデルタ変調器６４２のより詳細な構成と分周比Ｎの生成方法について説明する。
図６に示されているように、本実施例のシグマデルタ変調器６４２は、入力分子データＦとフィードバックデータとを加算する加算器ＡＤＤ２と、加算結果を量子化する１ビット量子化器ＱＴＧ１と、該量子化器ＱＴＧ１の出力を定数倍する演算器ＡＬＵ１と、該演算器ＡＬＵ１の出力と加算器ＡＤＤ２の出力との差分を求める減算器ＡＳＣ２と、得られた差分を遅延して前記加算器ＡＤＤ２にフィードバックする遅延器ＤＬＹ１とから構成され、基準クロックφrefに同期して動作し、入力分数データを時間軸方向のデータに変換して出力する。
【００５７】
上記量子化器ＱＴＧ１と演算器ＡＬＵ１には、分周比計算部６４１から分母データＧが供給され、量子化器ＱＴＧ１は入力が分母データＧよりも大きいときは"＋１"を出力し、入力が０〜Ｇの範囲にあるときは"０"を出力し、入力が０よりも小さいときは"−１"を出力する。一方、演算器ＡＬＵ１はそのゲイン（倍数）が、分周比計算部６４１より与えられた分母データＧと同じ値に設定され、入力をＧ倍して出力する。演算器ＡＬＵ１は、乗算器でもよいが、Ｇを設定するためのレジスタと入力に応じてレジスタの値またはその符号反転値あるいは"０"を選択して出力するセレクタなどにより構成することもできる。
【００５８】
ここで、分周比計算部６４１から入力された分子データＦが"２８"で、分母データＧが"１３００"である場合のシグマデルタ変調器６４２の動作を、図７を用いて説明する。
分子データＦが"２８"であると、加算器ＡＤＤ２の出力は図７（ｂ）のように、１クロックごとに"２８"ずつ階段状に増加して行く。量子化器ＱＴＧ１は入力が分母データＧよりも大きいときは"＋１"を出力するため、加算器ＡＤＤ２の出力がＧ（＝１３００）を超えたときに「＋１」を出力する。つまり、１３００／２８（≒４７）クロックごとに「＋１」を出力する。その結果、シグマデルタ変調器６４２は、基準クロックφrefの１３００回に２８回だけ「＋１」を出力することになる。
【００５９】
つまり、この実施例のシグマデルタ変調器６４２は、分母データＧのクロック数の期間に分子データＦの数だけ「＋１」を出力することが分かる。これは、量子化器ＱＴＧ１のしきい値であるＧを入力の変化量Ｆで割った値Ｇ／Ｆで、基準クロックφrefの期間Ｇを割ると、Ｇ÷Ｇ／Ｆ＝Ｆとなることからも明らかである。
【００６０】
図９には、分周比生成回路２６４において分周比計算部６４１から出力される整数部データＩと、分子データＦと、分母データＧと、シグマデルタ変調器６４２から出力される分数部データＦ／Ｇと、整数部データＩと分数部データＦ／Ｇとを加算して可変分周器６３１へ分周比を出力する加算器６４３の出力分周比Ｎ（＝Ｉ＋Ｆ／Ｇ）の関係が示されている。
【００６１】
図９に示されているように、Ｉ＝１４０，Ｆ＝２８，Ｇ＝１３００の場合、可変分周器６３１へは基準クロックφrefの１３００回に２８回だけ"１４１"が出力され、残りの１２７２回は「１４０」が出力される。すなわち、基準クロックφrefの１３００回に２８回だけ"１４１"が分周比Ｎとして、分周比生成回路２６４から可変分周器６３１へ供給され、１３００回の内の残りの１２７２回は"１４０" が分周比Ｎとして、分周比生成回路２６４から可変分周器６３１へ供給される。この供給された分周比Ｎに従って、可変分周器６３１は、発振信号φRFを分周して、信号φdivを形成する。これにより形成された信号φdivは、ある時間的な期間を見た場合、可変分周器６３１が、小数点以下の分周比（１４０＋２８／１３００）で発振信号φRFを分周して形成した信号と実質的に同じと見なすことが出来る。
【００６２】
ところで、図６の実施例の１次のシグマデルタ変調器においては、例えば１３００回に２８回だけ規則的に"１４１"が出力されるというように、変調された分周比に周期的な繰り返しつまり所定の周波数の固定パターンが存在する。この周期性の固定パターンは、比較的低い周波数であるが、可変分周器２３１を含むＲＦ−ＰＬＬの出力にスプリアスとして現われるため望ましくない。
【００６３】
そこで、この１次のシグマデルタ変調器に含まれる周期性の固定パターンを除去してノイズシェーピングを行えるようにするため、以下に述べるような高次のシグマデルタ変調器を使用するのが望ましいことを見出した。ただし、高次のシグマデルタ変調器としてあまり次数の高い変調器を用いてもノイズシェーピング効果が薄れるとともに、回路規模が大きくなりすぎるので、３次のシグマデルタ変調器を用いることとした。
【００６４】
図８には、本発明の第２の実施例に用いられる３次のシグマデルタ変調器の構成例が示されている。
この実施例のシグマデルタ変調器は、図６の１次のシグマデルタ変調器を構成する加算器ＡＤＤ２と１ビット量子化器ＱＴＧ１と演算器ＡＬＵ１と減算器ＡＳＣ２と遅延器ＤＬＹ１の組を３組備え、２段目の加算器ＡＤＤ２２にはＦの代わりに１段目の遅延器ＤＬＹ１の出力が入力され、３段目の加算器ＡＤＤ２３にはＦの代わりに２段目の遅延器ＤＬＹ２の出力が入力されるとともに、３段目の１ビット量子化器ＱＴＧ３の出力を微分器ＤＦＲ１で微分した値と２段目の１ビット量子化器ＱＴＧ２の出力が加算器ＡＤＤ３で加算され、さらにその加算値を微分器ＤＦＲ２で微分した値と１段目の１ビット量子化器ＱＴＧ１の出力が加算器ＡＤＤ４で加算されて出力されるように構成されている。また、遅延器ＤＬＹ４及びＤＬＹ５は、１段目、２段目及び３段目の遅延量を合わせるために、設けられている。
【００６５】
３次のシグマデルタ変調器を用いることにより、分数部データＦ／Ｇに含まれる低周波数の固定パターンが見えなくなり、周波数の高い方に拡散したものが出力されるようになる。具体的には、例えばＩ＝１４０，Ｆ＝２８，Ｇ＝１３００の場合を考えると、可変分周器６３１へは基準クロックφrefの１３００回に２８回だけ"１４１"が出力される他、それらの出力の途中で"１４２"や"１４３"等が出力されるとともに、それを打ち消すように"１４２"の出現回数と同じ回数だけ"１３８"が出力され、また"１４３"の出現回数と同じ回数だけ"１３７"が出力されるようになる。つまり、平均すると"１４１"が２８回出力されたのと同じになる。
【００６６】
これにより、３次のシグマデルタ変調器を用いた場合にも１次のシグマデルタ変調器を用いた場合と同じ分周比Ｎが可変分周回路６３１に与えられるとともに、シグマデルタ変調器の出力からＲＦ−ＰＬＬの出力にのるスプリアスが減少され、ノイズシェーピング効果が得られるようになる。なお、"１４２"や"１４３"とそれを打ち消す "１３８"や "１３７"を出力させる代わりに、"１４１"をφrefの１３００回にＮ回（Ｎ≧２９）以上出力させるとともに"１３９"を（Ｎ−２８）回出力させて、平均するとφrefの１３００回に２８回だけ"１４１"が出力されるようにしてもよい。
【００６７】
特に制限されるものでないが、本実施例のシグマデルタ変調器は、微分器ＤＦＲ２と加算器ＡＤＤ４との間に、微分器ＤＦＲ２の出力またはオールゼロの値を選択的に加算器ＡＤＤ４に供給可能なセレクタＳＥＬ１が設けられており、微分器ＤＦＲ２の出力を選択したときは回路を３次のシグマデルタ変調器として動作させ、オールゼロの値を選択したときは回路を１次のシグマデルタ変調器として動作させることができるように構成されている。
【００６８】
次に、本発明の第３の実施例を、図１０を用いて説明する。この実施例は、図６の実施例のシグマデルタ変調器６４２の前段にレジスタＲＥＧ０と加算器ＡＤＤ０を付加することによって、ＲＦ−ＰＬＬの発振周波数の調整を可能にしたものである。具体的には、レジスタＲＥＧ０に小数部のデータＤを設定可能にし、加算器ＡＤＤ０にて分子データＦと小数データＤとを加算して加算器ＡＤＤ２へ供給させることによって、分周比の分数部データを小数方向へ拡張できるようにしたものである。これにより、例えば分子データＦとして"２８"が設定され、小数データＤとして"０．０２５"が設定されたような場合、シグマデルタ変調器６４２は１３０００００回に２８０２５回だけ「＋１」を出力するように動作し、これによりＲＦ−ＰＬＬの発振周波数の微調整（ファインチューニング）が可能になる。
【００６９】
携帯電話機は、消費電力の大きなパワーアンプを使用する送信時にはパワーアンプを使用しない受信時に比べて電源電圧が低下する現象がある。この現象は、電源電圧としてバッテリー電圧を使う場合は勿論のことＤＣ−ＤＣコンバータで変換された電圧を使う場合にも生じる。そのため、送信時と受信時とで電源電圧が異なり基準発振信号φrefを発生する基準発振回路（ＤＣＸＯ）２６１の周波数が若干ずれることがある。しかるに、この実施例を適用して、レジスタＲＥＧ０に小数データＤを設定することによって、かかる周波数ずれを回避することが可能になる。
【００７０】
なお、レジスタＲＥＧ０に設定すべき小数データＤは、予め電源電圧を変化させたときの基準発振回路の発振周波数を測定して決定し、ベースバンド回路３００内のＥＰＲＯＭやフラッシュメモリのような書き替え可能な不揮発性メモリに記憶させておいて、ベースバンド回路３００から高周波ＩＣ２００へバンド情報ＢＮＤや分周比情報ＮIFを与えるときに小数データＤも同時に送り、レジスタＲＥＧ０に設定させるようにすれば良い。加算器ＡＤＤ０の代わりに乗算器を設け、レジスタＲＥＧ０に例えば１．００１のような値を設定して分子データＦが小数以下の部分を含む値となるようにしても良い。
【００７１】
図１１は、前記分周比計算部６４１を構成する割算器ＤＩＶ２の構成例が示されている。この実施例の割算器ＤＩＶ２は、加算器ＡＤＤ１から供給される分子データと乗算器ＭＬＴ２から供給される分母データによる割り算を一度に行なうように構成する代わりに、引き算とシフトの繰り返しで実現するように構成することにより、回路規模を小さくしたものである。
【００７２】
具体的には、割算器ＤＩＶ２は、加算器ＡＤＤ１から供給される分子データＸＲ（ＣＨ・Ｘ）を設定する１９ビットのＸレジスタ４１１と、乗算器ＭＬＴ２から供給される分母データＹＲ（６５Ｙ）を設定する１１ビットのＹレジスタ４１２と、Ｙレジスタ４１２に取り込まれた分母データＹＲを上位側へ最大Ｍビットだけシフトするビットシフタ４１３と、該ビットシフタ４１３におけるシフト量Ｍを付与するダウンカウンタ４１４と、前記Ｘレジスタ４１１に取り込まれた分子データＸＲとビットシフタ４１３によりシフトされた分母データＹＲＳの大小を比較する比較回路４１５と、比較回路４１５による比較結果の大小を示す値ＹＸＲＳ（部分商）を順次加算する加算器４１６と、加算結果を保持するＱレジスタ４１７と、割算器ＤＩＶ２全体の動作を制御するタイミングコントロール回路４１８とから構成されている。ビットシフタ４１３によって分母データＹＲを上位側へＭビットシフトさせることにより、シフトされた分母データＹＲＳは２Ｍの重みを持つデータとされる。
【００７３】
そして、上記比較回路４１５は、比較結果が"１"すなわちＸＲ≧ＹＲＳのときは部分商ＹＸＲＳとして２Ｍの重みを持つ"１"と、部分商の余りＹＸＲＭとして差分"ＸＲ−ＹＲＳ"をそれぞれ出力し、比較結果が"０"すなわちＸＲ<ＹＲＳのときは部分商ＹＸＲＳとして"０"を出力し、部分商の余りＹＸＲＭとして"ＸＲ"を出力するように構成されている。コントロール回路４１８は、上記比較回路４１５による比較結果が"１"すなわちＸＲ≧ＹＲＳのときはその差分"ＸＲ−ＹＲＳ"をＸレジスタ４１１へ戻し、比較結果が"０"すなわちＸＲ<ＹＲＳのときは"ＸＲ"をＸレジスタ４１１へ戻すように、Ｘレジスタ４１１の前段のセレクタＳＥＬ２を制御する。また、コントロール回路４１８は、上記比較回路４１５による比較動作が行なわれるたびに、上記カウンタ４１４の値Ｍを"１"ずつ減少すなわちデクリメントする。
【００７４】
上記"Ｍ"の値は、レジスタ４１１と４１２に取り込まれる分子データＸＲと分母データＹＲの関係から、ＸＲ≧ＹＲ×２ＭすなわちＸＲ／ＹＲ≧２Ｍを満足する整数のうち最大の値とされる。例えば、分子データＸＲのビット数が１９で、分母データＹＲのビット数が１１の場合を考えると、ＸＲの最大値は２19、ＹＲの最大値は２11であるので、ＸＲ／ＹＲ＝２19／２11＝５２４２８８／２０４８＝２５６＝２8より、Ｍ＝８となる。本実施例の割算器ＤＩＶ２においては、上記比較回路４１５による比較動作を（Ｍ＋１）回すなわち９回実行すると全演算が終了し、そのときＱレジスタ４１７に保持されている値が割り算の"商"、比較回路４１５から出力されるＹＸＲＭが割り算の"余り"となる。タイミングコントロール回路４１８は、基準発振回路２６１からの基準発振信号φrefに基づいて生成された２６ＭＨｚのクロック信号によって動作し、演算リセット信号ＲＥＳや演算クロックＣＬＫ１，ＣＬＫ２を生成し、割算器ＤＩＶ２内部の回路に供給する。
【００７５】
次に、図１１の割算器ＤＩＶ２を有する分周比生成ロジック２６４と、それを含む図２のＰＬＬ回路における自動バンド選択回路６３７による選択バンドの決定の手順を、図１２〜図１４のタイミングチャートを用いて説明する。
図１２〜図１４のうち、図１２は分周比生成ロジック２６４における分周比生成タイミングである。また、図１３は自動バンド選択回路６３７による選択バンドの決定の手順を、図１４は図２のＰＬＬ回路を有する図１の高周波ＩＣにおける制御回路２６０によるモード制御および各ＶＣＯの立ち上げの手順を示す。図１２の分周比生成ロジック２６４における分周比生成は、図１３における選択バンドの決定動作開始の直前（ｔ６'−ｔ61の期間）に行なわれ、図１３の選択バンドの決定動作は図１４の送信モードＴｘの前のウァームアップ期間"Warm up" （ｔ６−ｔ７の期間）の初期に行なわれる。
【００７６】
図１２の分周比生成動作を説明する前に、まず、図１４のタイミングチャートを用いて高周波ＩＣにおける制御回路２６０によるモード制御および各ＶＣＯの立ち上げの手順を説明する。なお、図１４において、（Ａ）はＩＦＶＣＯを有しＶＣＯの周波数測定とその測定値に基づくバンド選択を行なう従来の高周波ＩＣにおけるＲＦＶＣＯ，ＩＦＶＣＯおよびＴＸＶＣＯの動作を、また、（Ｂ）は本実施例の高周波ＩＣにおけるＲＦＶＣＯおよびＴＸＶＣＯの動作を示す。
【００７７】
システムの電源が投入されると、高周波ＩＣ（２００）に対して電源の供給が開始される。また、電源の立上がり後にベースバンドＩＣ（３００）から高周波ＩＣに対して例えば "Ｗｏｒｄ４"なるコマンドが供給される。すると、制御回路（２６０）によって高周波ＩＣ内部のレジスタなどの回路がリセット状態にされ、高周波ＩＣはアイドルモード（コマンド待ちのスリープ状態）に入る（図１４タイミングｔ１）。
【００７８】
この状態では、各ＶＣＯの発振動作は停止されている。ＶＣＯのキャリブレーションを行なう従来の高周波ＩＣでは、アイドルモード"Ｉｄｌｅ"中に、ベースバンドＩＣからＶＣＯの測定を指示する所定のビットコードからなるコマンド（Ｗｏｒｄ７）が供給されると、高周波ＩＣ内のＲＦＶＣＯとＩＦＶＣＯの周波数測定処理（測定と記憶）が行なわれるが、本実施例の高周波ＩＣ２００においては何もなされない（図１４タイミングｔ２）。
【００７９】
また、従来の高周波ＩＣにおいては、ＲＦＶＣＯとＩＦＶＣＯの各バンドの周波数測定は並行して行なわれる。その後、ＩＦＶＣＯの周波数測定に使用したカウンタを用いた送信用ＴＸＶＣＯの周波数測定を行なう。そのため、ＲＦＶＣＯの周波数測定の方が早く終わる。ベースバンドＩＣは 測定開始コマンド"Ｗｏｒｄ７"の送信後、適当な時間が経過すると初期設定を指令する"Ｗｏｒｄ５，６"を送って来る（図１４タイミングｔ３）。ＴＸＶＣＯの周波数測定が終了すると、終了が制御回路に通知されるように構成されており、制御回路は測定終了後に高周波ＩＣ内部を送受信動作のために初期設定する。
【００８０】
この初期設定が終了すると、ベースバンドＩＣから高周波ＩＣに対して、使用チャネルの周波数情報を含むコマンド"Ｗｏｒｄ１"が供給され、制御回路はＶＣＯを起動するウォームアップモード"Warm up"に入る（図１４タイミングｔ４）。このコマンドには送信または受信を指示するビットも含まれており、そのビットに応じて受信の時はベースバンドからの周波数情報に基づいてＲＦＶＣＯ（２６２）の使用バンドの選択動作を行なう。そして、ＲＦＶＣＯを発振動作させ、ＲＦ−ＰＬＬループをロック状態にさせる。
【００８１】
その後、ベースバンドＩＣから受信動作を指令するコマンド"Ｗｏｒｄ２"が送られて来ると、受信モード"Ｒｘ"に入り、受信系回路ＲＸＣを動作させて受信信号の増幅、復調を行なわせる（図１４タイミングｔ５）。従来の高周波ＩＣにおいては、"Ｗｏｒｄ１"が供給されるとＲＦＶＣＯの周波数測定を行なってから、ＲＦシンセサイザをロックさせるようになっており、この周波数測定はすべてのバンドについて行なうため、２分探査方式で使用バンドを決定する本実施例の高周波ＩＣに比べて使用バンドが決定されるまでの時間が長くかかる。ＲＦＶＣＯのバンド数が例えば１６個のような場合にはそれでも時間的に間に合っていたが、バンド数が増加して例えば２５６個のような数になると、ＲＦシンセサイザのロックアップが受信開始に間に合わないおそれがある。これに対し、本実施例の高周波ＩＣでは２分探査方式で使用バンドを決定するため、バンド数が多くても受信開始前にＲＦシンセサイザのロックアップを確実に終了させることができるようになる。
【００８２】
次に、受信モード"Ｒｘ"が終了するとベースバンドＩＣ（３００）から周波数情報を含むコマンド"Ｗｏｒｄ１"が供給され、再び制御回路（２６０）はＶＣＯを起動するウォームアップモード"Warm up"に入る（図１４タイミングｔ６）。このコマンド内の送信または受信を指示するビットが送信を示しているときは、従来の高周波ＩＣにおいては、ＩＦＶＣＯを起動させてＩＦシンセサイザのロッキングを行なうとともに、ベースバンドＩＣからの周波数情報に基づいてＲＦＶＣＯとＴＸＶＣＯの使用バンドの選択動作を行なう。そして、バンド決定後にＲＦシンセサイザおよびＴＸ−ＰＬＬループをロック状態にさせる。これに対し、本実施例の高周波ＩＣでは、コマンド"Ｗｏｒｄ１"によるウォームアップモード"Warm up"の開始に応じて"Ｗｏｒｄ１"に含まれる周波数情報（ＣＨ，Ｔ／Ｒ，ＮIF，ＢＮＤ）に基づくＲＦＶＣＯの分周比生成と、ＲＦＶＣＯとＴＸＶＣＯの使用バンドの選択動作を行なった後、ＲＦシンセサイザおよびＴＸ−ＰＬＬループをロック状態にさせる。
【００８３】
その後、ベースバンドＩＣ３００から高周波ＩＣ２００に対して送信動作を指令する"Ｗｏｒｄ３"が送られ、"Ｗｏｒｄ３"を受信すると、制御回路２６０は送信モードに入り、送信信号の変調、増幅を行なわせる（図１４タイミングｔ７）。また、制御回路２６０は、ＧＳＭかＤＣＳ／ＰＣＳかに応じてスイッチＳＷ１，ＳＷ２などの切替え制御も行なう。なお、上記受信モード"Ｒｘ"および送信モード"Ｔｘ"は、それぞれタイムスロットと呼ばれる時間単位（例えば５７７μ秒）で実行される。
【００８４】
ベースバンドＩＣ３００から"Ｔ／Ｒ"が送信を示すコマンド"Ｗｏｒｄ１"を本実施例の高周波ＩＣ２００が受けると、ＲＦＶＣＯの分周比の生成を開始する。分周比の生成は、図１２に示されているように、図１１の割算器ＤＩＶ２における前述した演算が９回実行されて、"商"Ｑと"余り"ＹＸＲＭが算出され、"商"Ｑが整数部データＩとして、また"余り" ＹＸＲＭから６５Ｙ／２を引いたものが分子データＦとして分母データＧと共にシグマデルタ変調器６４２に供給される。そして、シグマデルタ変調器６４２で生成されたＦ／Ｇと上記整数部データＩとを加算器６４３で加算したＩ＋Ｆ／Ｇが、分周比Ｎとして分周比生成ロジック２６４から可変分周器６３１へ供給されて、可変分周器６３１はＲＦＶＣＯ２６２から発振信号φRFを分周比Ｎで分周したクロックφdivを生成して出力する。
【００８５】
次に、ＲＦシンセサイザ２６３内の自動バンド選択回路６３７による選択バンドの決定の手順を、図１３のタイミングチャートを用いて説明する。
分周比生成ロジック２６４における上記可変分周器６３１の分周比の生成が終了すると、制御回路２６０から自動バンド選択回路６３７に対して自動バンド選択動作の開始を指示する信号ＢＳＳが供給される。すると、自動バンド選択回路６３７から、ＰＬＬループ上の切替えスイッチ６３５を固定電圧ＶDC側に切り替えるスイッチ切替え信号ＳＣとリセット信号ＲＴが出力されるとともに、分周比生成ロジック２６４から可変分周回路６３１への分周比「Ｎ」の供給が開始される（タイミングｔ61）。切替えスイッチ６３５が固定電圧ＶDC側に切り替えられると、この固定電圧ＶDCが制御電圧ＶｔとしてＶＣＯ２６２に供給され、ＶＣＯはその固定電圧ＶDCに応じた周波数で発振を開始する。
【００８６】
なお、本実施例においては、このとき同時に図８のシグマデルタ変調器６４２に対して、３次のシグマデルタ変調から１次のシグマデルタ変調動作を行なうように切り替え信号が供給される。前述したように、３次のシグマデルタ変調器として動作すると可変分周器６３１の平均分周比は一定であるが局所的には分周比が変動する。一方、自動バンド選択では、可変分周器６３１で分周されたクロックφdivと基準発振信号φｒを固定分周器６３６で１／６５分周したクロックφｒ'の位相の進み遅れを判定するため、可変分周器６３１の分周比が変動すると位相がずれてしまい正しい位相判定が行なえなくなるおそれがある。そこで、この実施例では、自動バンド選択の際には、シグマデルタ変調器６４２を、１次のシグマデルタ変調器として動作させるようにしている。
【００８７】
また、自動バンド選択回路６３７内には、基準発振回路２６１からの基準発振信号φｒを計数してタイマ動作を行なう周波数カウンタや制御回路、可変分周回路６３１の出力φ１と固定分周回路６３６の出力φｒ'を比較してφ１の位相がφｒ'の位相よりも進んでいるか遅れているか判定する位相進み遅れ判定回路、該判定回路３７２の判定結果に応じてＶＣＯ２６２のバンドを切り替えるＶＣＯバンド切替え回路が設けられており、リセット信号ＲＴの入力後、周波数カウンタが５μｓ（マイクロ秒）経過すると制御回路にタイマ信号が送られる。この５μｓの時間は、ループフィルタ６３４の電圧が固定電圧ＶDCで安定するのに要する時間である。５μｓが経過すると、制御回路は、ＶＣＯバンド切替え回路に対してＶＣＯ２６２へバンド切替え制御信号ＶＢ０〜ＶＢ７を送るよう指令する信号を与える。これにより、ＶＣＯ２６２において選択的に接続される容量素子が切り替えられて選択バンドが指定される（タイミングｔ62）。ここで最初の指定バンドは２５６個のバンド＃０〜＃２５５のうち中央のバンド＃１２７である。
【００８８】
次に、自動バンド選択回路６３７内の制御回路は、ＶＣＯ２６２のバンド切替えに要する短い時間（例えば０．５μｓ）を待ってから、可変分周回路６３１および固定分周回路６３６に対してリセット信号ＲＥＳを送る。可変分周回路６３１と固定分周回路６３６はカウンタ回路であり、リセット信号ＲＥＳにより可変分周回路６３１と固定分周回路６３６が一旦「０」にリセットされ、そのリセットが解除されて計数を開始する。そして、それぞれ設定された分周比「Ｎ」と「６５」を計数するとそれぞれパルスφdiv，φｒ'を出力する。固定分周回路６３６は基準発振回路１３からの正確な基準発振信号φｒ（２６ＭＨｚ）により動作するので、出力パルスφｒ'の周波数は４００ｋＨｚで周期は２．５μｓである。これらの出力パルスφdiv，φｒ'は位相進み遅れ判別回路に供給されており、進み遅れ判別回路は可変分周回路６３１の出力パルスφdivの立ち上がりが固定分周回路６３６の出力パルスφｒ'の立ち上がりよりも進んでいるか遅れているかを判別する。
【００８９】
そして、位相進み遅れ判別回路は、可変分周回路６３１の出力パルスφdivが遅れていると判別すると、ＶＣＯバンド切替え回路に対して、ＶＣＯ２６２へ現在よりも高い周波数のバンドを指定するバンド切替え制御信号ＶＢ０〜ＶＢ７を送るよう指令する信号を与える（タイミングｔ63）。一方、可変分周回路６３１の出力パルスφdivが進んでいると判別すると、位相進み遅れ判別回路２２はＶＣＯバンド切替え回路２３に対して、ＶＣＯ１１へ現在よりも低い周波数のバンドを指定するバンド切替え制御信号ＶＢ０〜ＶＢ７を送るよう指令する信号を与える。２回目のバンド切替え制御信号ＶＢ０〜ＶＢ７により指定されるバンドは、φdivが遅れているときは＃１２７と＃２５５の真ん中の＃１９１、φdivが進んでいるときは＃１２７と＃０の真ん中の＃６３である。
【００９０】
バンドの切替え指令が行なわれると、制御回路はＶＣＯ２６２のバンド切替えに要する短い時間（例えば０．５μｓ）を待ってから、可変分周回路６３１および固定分周回路６３６に対して再びリセット信号ＲＥＳを送る。すると、可変分周回路６３１と固定分周回路６３６は、一旦「０」にリセットされてから計数を再開する。そして、それぞれ設定された分周比Ｎと「６５」を計数するとそれぞれパルスφdiv，φｒ'を出力し、進み遅れ判別回路により可変分周回路６３１の出力パルスφdivの立ち上がりが固定分周回路６３６の出力パルスφｒ'の立ち上がりよりも進んでいるか遅れているか判別される。
【００９１】
そして、可変分周回路６３１の出力パルスφdivが遅れていると判別すると、進み遅れ判別回路ＶＣＯバンド切替え回路に対して、ＶＣＯ２６２へ現在よりも高い周波数のバンドを指定するバンド切替え制御信号ＶＢ０〜ＶＢ７を送るよう指令する信号を与える（タイミングｔ64）。一方、可変分周回路６３１の出力パルスφdivが進んでいると判別すると、進み遅れ判別回路はＶＣＯバンド切替え回路に対して、ＶＣＯ２６２へ現在よりも低い周波数のバンドを指定するバンド切替え制御信号ＶＢ０〜ＶＢ７を送るよう指令する信号を与える。３回目のバンド切替え制御信号ＶＢ０〜ＶＢ７により指定されるバンドは、＃１２７と＃１９１の真ん中の＃１５９、＃１９１と＃２５５の真ん中の＃１２３、＃１２７と＃６３の真ん中の＃９５または＃６３と＃０の真ん中の＃３１である。
【００９２】
上記動作を８回繰り返すことで、２５６バンドの中から指定発振周波数（分周比Ｎに対応した周波数）に適したバンドが選択される（タイミングｔ65）。８回目の判定では７回目の判定で選択されたバンドもしくはそれよりも１つだけ上のバンド（または１つ下のバンドでも可）が選択される。以上の動作によって、ＶＣＯ２６２の使用バンドが決定され、ＰＬＬループ上のスイッチ６３５が固定電圧ＶDCからチャージポンプ６３３側へ切り替えられて通常のＰＬＬの周波数引き込み動作が開始される。なお、８回目の判定で選択されたバンドにさらにオフセットを加えて最終選択バンドを決定するようにしても良い。このオフセットは、リセット信号ＲＥＳによる可変分周回路６３１と固定分周回路６３６のリセット動作のずれに起因する判別誤差を補償するためのものである。
【００９３】
また、このとき同時に図８のシグマデルタ変調器６４２に対して、１次のシグマデルタ変調から３次のシグマデルタ変調動作を行なうように切り替え信号が供給される。さらに、このときシグマデルタ変調器６４２の内部はリセットされる。このように、バンド選択動作中はシグマデルタ変調器６４２を１次のシグマデルタ変調器として動作させることにより、可変分周器６３１で分周されたクロックφdivと基準発振信号φｒを固定分周器６３６で１／６５分周したクロックφｒ'の位相の進み遅れの判定を正しく行なうことができる。しかも、本実施例のＰＬＬ回路を適用した高周波ＩＣにおいては、スイッチ６３５が固定電圧ＶDCからチャージポンプ６３３側へ切り替えられる直前の電圧がループフィルタの電圧すなわち固定電圧ＶDCに極めて近い値になるため、周波数引き込みも極めて短時間に終了するようになる。
【００９４】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明はそれに限定されるものでない。例えば前記実施例においては、分周比生成回路６４１に設けられている乗算器ＭＬＴ１，ＭＬＴ２において入力に掛け合わせる値を生成するデコーダＤＥＣ１，ＤＥＣ２を高周波ＩＣ内に設けたものを説明したが、デコーダＤＥＣ１，ＤＥＣ２を設ける代わりに、デコーダの出力に相当する値（図４および図５参照）をベースバンド回路３００から高周波ＩＣ２００に与えるように構成しても良い。
【００９５】
また、前記実施例では、ＩＦ用分周器２３１の分周比ＮIFをチップの外のベースバンド回路３００から与えるようにしているが、スプリアス対策のサイドステップを考えなければ、送信か受信かを示す情報Ｔ／Ｒとバンド情報ＢＮＤとチャネル情報ＣＨとからチップ内部で自動的に分周比ＮIFを決定してＩＦ用分周器２３１に設定するように構成しても良い。
【００９６】
さらに、前記実施例では、同一の半導体チップに送信系回路と受信系回路とが形成された高周波ＩＣについて説明したが、送信系回路とＲＦ−ＰＬＬを内蔵し、別個の半導体チップに形成された受信系回路に対して上記ＲＦ−ＰＬＬで生成された発振信号を供給するようにしたものにも適用することができる。また、基準となる信号φrefを生成する発振回路（ＤＣＸＯ）２６１が送信系回路や受信系回路と同一の半導体チップ上に形成されているものを説明したが、基準信号φrefはチップ外部から与えるようにしても良い。
【産業上の利用可能性】
【００９７】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である高周波ＩＣにおけるＲＦ−ＰＬＬを構成する分周回路に適用したものについて説明したが、それに限定されず、いわゆる整数部と小数部からなる分周比で分周を行なう可変分周器一般に適用することができる。また、実施例では、携帯電話機のような無線通信システムに用いられる高周波ＩＣに適用した場合について説明したが、本発明はそれに限定されるものでなく、無線ＬＡＮ用の高周波ＩＣその他、受信信号や送信信号と合成されて周波数変換や変復調を行なう高周波信号を生成するＰＬＬ回路を有する高周波ＩＣに対しても本発明を適用することができる。
【図面の簡単な説明】
【００９８】
【図１】本発明を適用したマルチバンド方式の通信用半導体集積回路（高周波ＩＣ）とそれを用いた通信システムの一例を示すブロック図である。
【図２】実施例の高周波ＩＣにおけるＲＦ−ＰＬＬのシンセサイザと分周比設定ロジックの構成例を示すブロック図である。
【図３】図２の分周比設定ロジックを構成する分周比計算部の構成例を示すブロック図である。
【図４】図３の分周比計算部を構成する乗算器ＭＬＴ１に付随するデコーダの入力と出力の関係を示す説明図である。
【図５】図３の分周比計算部を構成する乗算器ＭＬＴ２に付随するデコーダの入力と出力の関係を示す説明図である。
【図６】図２の分周比設定ロジックを構成するシグマデルタ変調器の構成例を示すブロック図である。
【図７】図６のシグマデルタ変調器の動作タイミングを示すタイミングチャートである。
【図８】本発明の第２の実施例に用いられる３次のシグマデルタ変調器の構成例が示すブロック図である。
【図９】図２の分周比設定ロジックの動作タイミングを示すタイミングチャートである。
【図１０】本発明の第３の実施例におけるシグマデルタ変調器の構成例を示すブロック図である。
【図１１】分周比計算部を構成する割算器の構成例を示すブロック図である。
【図１２】分周比生成ロジックにおける分周比生成タイミングを示すタイミングチャートである。
【図１３】自動バンド選択回路による選択バンドの決定の手順を示すタイミングチャートである。
【図１４】ＧＳＭ用の高周波ＩＣにおけるモード制御および各ＶＣＯの立ち上げの手順を示すタイミングチャートである。
【符号の説明】
【００９９】
１００ 送受信用アンテナ
１１０ 送受信切り替え用のスイッチ
１２０ フィルタ
１３０ 高周波電力増幅回路
２００ 高周波ＩＣ
２１１ ロウノイズアンプ
２１２ 復調&ダウンコンバート用ミキサ
２１３ 高利得増幅回路
２３１ ＩＦ用分周回路
２３３ 変調&アップコンバート用ミキサ
２３５ オフセットミキサ
２４０ 送信用発振回路（ＴＸＶＣＯ）
２６０ 制御回路
２６１ 基準発振回路
２６２ 発振回路（ＲＦＶＣＯ）
２６３ シンセサイザ
２６４ 分周比生成ロジック
６３１ 可変分周回路
６３２ 位相比較回路
６３３ チャージポンプ
６３４ ループフィルタ
６３７ バンド選択回路
【技術分野】
【０００１】
本発明は、オンチップのＶＣＯ（電圧制御発振器）およびＶＣＯをループに含むＰＬＬ（フェーズ・ロックド・ループ）回路を内蔵した半導体集積回路に適用して有効な技術に関し、例えば携帯電話機のような無線通信システムにおいて送信信号の周波数をアップコンバートする送信用ＶＣＯおよびＰＬＬ回路を内蔵したオフセットＰＬＬ方式の通信用半導体集積回路に利用して有効な技術に関する。
【背景技術】
【０００２】
携帯電話機のような無線通信システムにおいては、受信信号や送信信号に高周波の局部発振信号を合成して周波数のダウンコンバートやアップコンバートを行なったり、送信信号の変調や受信信号の復調を行なう通信用半導体集積回路（以下、高周波ＩＣと称する）が用いられている。かかる高周波ＩＣにおいて、送信Ｉ，Ｑ信号を中間周波数の搬送波で直交変調するとともに、送信用ＶＣＯの出力側からの帰還信号をＲＦＶＣＯからの高周波発振信号とミキシングすることで周波数差（オフセット）に相当する中間周波数の信号にダウンコンバートした後、該信号と上記直交変調後の信号とを位相比較して位相差に応じて送信用ＶＣＯを制御するオフセットＰＬＬ方式がある。
【０００３】
かかるオフセットＰＬＬ方式の高周波ＩＣには、送信用ＶＣＯとＲＦＶＣＯの他に中間周波数の搬送波を生成するＩＦＶＣＯが必要である。ＶＣＯは比較的広い占有面積を必要とするため、従来の高周波ＩＣにおいては外付けのＶＣＯを用いるものが多かった（特許文献１）。しかしながら、外付けのＶＣＯを用いると部品点数が多くなり小型化の妨げとなる。そこで、ＶＣＯをチップに内蔵させることが提案されているが、上記３つのＶＣＯをすべてチップに内蔵させるとチップサイズが増大し、チップコストの上昇をもたらすことになる。
【０００４】
一方、近年の携帯電話機においては、例えば８８０〜９１５ＭＨｚ帯のＧＳＭ（Global System for Mobile Communication）と１７１０〜１７８５ＭＨｚ帯のＤＣＳ（Digital Cellular System）のような２つの周波数帯の信号を扱えるデュアルバンド方式の携帯電話機がある。また、最近は、ＧＳＭやＤＣＳの他に例えば１８５０〜１９１５ＭＨｚ帯のＰＣＳ（Personal Communication System）の信号を扱えるトリプルバンド方式の携帯電話機に対する要求があり、携帯電話機は今後さらに多くの方式に対応できるものが要求されると予想さる。このような複数の方式に対応できる携帯電話機に使用される電圧制御発振回路（ＶＣＯ）は発振周波数範囲が広いことが必要である。
【０００５】
ここで、一つのＶＣＯで全ての周波数に対応しようとすると、ＶＣＯの制御電圧に対する発振周波数の感度（以下、制御感度と称する）が高くなり外来ノイズや電源電圧変動に弱くなるという不具合がある。そこで、ＶＣＯを複数（例えば１６個）の周波数帯に切り替えて使用できるようにすることによって、所望の発振周波数範囲を保持しつつＶＣＯの制御感度を低減できるようにした発明が提案されている（特許文献２）。
【特許文献１】特開２００３−１５８４５２号
【特許文献２】特開２００４−１１２７４９号
【特許文献３】特開２００３−１５２５３５号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者らはＶＣＯを内蔵した高周波ＩＣのチップサイズを小さくするため、ＲＦＶＣＯとＩＦＶＣＯを共通化してＶＣＯの数を減らす、具体的にはＲＦＶＣＯの発振信号を分周して中間周波数の信号を生成することでＩＦＶＣＯを削減することについて検討した。その結果、ＶＣＯを含むＰＬＬループ内の可変分周器（カウンタ）として整数の分周比を設定すれば良いものであれば、比較的簡単なロジック回路により分周比を設定することができるが、整数の分周比を設定した場合には基準信号の周波数と同じ周波数間隔でしか発振周波数を切り替えることができない。一方、ＲＦＶＣＯとＩＦＶＣＯを共通化した場合には、より細かな発振周波数の切り替えが必要になるため、小数を含む分周比で可変分周器を動作させなければならない。
【０００７】
ところが、小数を含む分周比を設定するロジック回路を高周波ＩＣに内蔵させようとすると、ロジック回路の規模が大きくなってチップサイズの低減の妨げとなる。また、高周波ＩＣ内にメモリを設けておいて、予め使用周波数に対応したすべての分周比をメモリに記憶しておく方式も考えられるが、記憶すべき分周比が多いためメモリの容量を大きくしなければならずチップサイズの増大を招く。また、小数を含む分周比をチップ外部（ベースバンド回路）から与える方法も考えられるが、そのようにすると、送信周波数を決定するベースバンド回路に要求される機能が増加して、高周波ＩＣを使用する通信システムの設計者の負担が非常に大きくなってしまうという不具合がある。
【０００８】
さらに、ＰＬＬでは、ループフィルタの電圧がＶＣＯの制御端子に直接印加されるため、ループフィルタを構成する抵抗素子の熱雑音が大きくかつＶＣＯの制御感度が高いと、抵抗素子で発生した熱雑音がＶＣＯの出力に現われてしまうという不具合がある。そこで、ＶＣＯの発振周波数帯を多くして１つ１つの周波数帯における制御電圧の変化に対する発振周波数の変化の割合を小さくすることでＶＣＯの制御感度を下げ、ループフィルタを構成する抵抗素子を大きくしても熱雑音の影響がＶＣＯの出力に現われにくくすることが考えられる。
【０００９】
そして、かかる発振周波数帯を切替え可能なＶＣＯにおいて、使用する発振周波数帯を決定する方式として、予めすべての周波数帯について実際の周波数を測定してメモリに記憶しておいて使用周波数帯を選択する方式が提案されている（特許文献３）。しかしながら、この先願の選択方式にあっては、ＶＣＯの周波数帯が多くなるほど測定時間が長くなって消費電力が増加してしまうとともに、測定結果を記憶するメモリの容量を大きくしなければならないためチップサイズの増大を招くという不具合がある。
【００１０】
この発明の目的は、広い周波数範囲に亘って高精度で発振動作することができるとともに、占有面積を増大させることなくＶＣＯの使用周波数帯を短時間に選択することができる通信用半導体集積回路（高周波ＩＣ）を提供することにある。
この発明の他の目的は、ＩＦＶＣＯを持たずＲＦＶＣＯの発振信号を分周して中間周波数の搬送波を生成し、該中間周波数の搬送波で送信Ｉ，Ｑ信号を直交変調した後、送信用ＶＣＯで所望の送信周波数にアップコンバートして送信する通信用半導体集積回路装置（高周波ＩＣ）において、ＰＬＬループ内の可変分周器（カウンタ）に対して小数を含む分周比を設定するロジック回路を簡略化してチップサイズの低減を図ることにある。
【００１１】
この発明のさらに他の目的は、ＩＦＶＣＯを持たずＲＦＶＣＯの発振信号を分周して中間周波数の搬送波を生成し、該中間周波数の搬送波で送信Ｉ，Ｑ信号を直交変調した後、送信用ＶＣＯで所望の送信周波数にアップコンバートして送信する通信用半導体集積回路装置（高周波ＩＣ）において、外部の回路つまり送信周波数を決定する制御回路に要求される機能を軽減しそれによってシステム設計者の負担を軽減することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、発振器と該発振器の発振信号を整数部Ｉと分数部Ｆ／Ｇとで表される分周比（Ｉ＋Ｆ／Ｇ）で分周可能な可変分周器とを有する発振回路を備えた通信用半導体集積回路において、外部から供給される送信開始指令と使用周波数帯情報に基づいて、前記可変分周器に与える分周比を算出する分周比算出回路と、該分周比算出回路により算出された分周比により前記可変分周器を動作させ、前記発振器に所定レベルの電位を制御電圧として供給した状態で前記可変分周回路の出力信号の位相と基準信号を分周する固定分周回路の出力信号の位相とを比較して前記発振器の発振周波数帯を選択するバンド選択回路とを設け、前記バンド選択回路により前記発振器の発振周波数帯を選択した後、前記発振器の制御電圧もしくは制御電流を前記周波数制御回路の出力に切り替えて発振回路を動作させるように構成したものである。
【００１３】
上記した手段によれば、任意の分周比（Ｉ＋Ｆ／Ｇ）で分周可能な可変分周器を備えるため広い周波数範囲に亘って高精度で発振動作することができるとともに、リアルタイムで使用周波数帯を選択するため、予めすべての周波数帯について実際の周波数を測定してメモリに記憶しておいて使用周波数帯を選択する必要がないため占有面積を増大させることないとともに、毎回ＶＣＯの周波数を測定する必要がないため、ＶＣＯの使用周波数帯を短時間に決定することができる。
【００１４】
また、外部から設定された値に応じた周波数の発振信号を生成する発振回路と、前記発振回路により生成された発振信号を分周して中間周波数の信号を生成する分周回路とを備えたオフセットＰＬＬ方式の通信用半導体集積回路装置（高周波ＩＣ）において、前記発振回路を、発振器（ＲＦＶＣＯ）と該発振器の発振信号を整数部Ｉと分数部Ｆ／Ｇからなる任意の分周比（Ｉ＋Ｆ／Ｇ）で分周可能な可変分周器（カウンタ）とを有する構成とする。
【００１５】
上記した手段によれば、ＲＦＶＣＯの発振信号を分周して中間周波数の搬送波を生成するため、ＩＦＶＣＯをチップに内蔵させる必要がないのでチップサイズを低減することができる。また、可変分周器の分周比を半導体チップ内部で自動的に生成して可変分周器へ与えることができるため、ベースバンド回路など外部装置で生成して与える情報を少なくすることができ、ユーザ（セットメーカ）すなわちシステム設計者の負担を軽減することができる。
【００１６】
また、望ましくは、前記分数部Ｆ／Ｇの分母Ｇや分子Ｆは、前記バンド情報と前記分周回路の分周比設定情報に対応して予め用意された複数の整数の組み合わせの中から選択されたいずれかの整数に基づいて生成されるように構成する。これにより、整数部Ｉと分数部Ｆ／Ｇで表わされるような小数を含む可変分周器の分周比を生成する分周比生成回路の規模を小さくすることができ、チップサイズの増大を抑制することができる。
【発明の効果】
【００１７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、広い周波数範囲に亘って高精度で発振動作することができるとともに、占有面積を増大させることなくＶＣＯの使用周波数帯を短時間に選択することができる通信用半導体集積回路（高周波ＩＣ）を実現することができる。
【００１８】
また、ＲＦＶＣＯの発振信号を分周して中間周波数の搬送波を生成するため、ＩＦＶＣＯをチップに内蔵させる必要がないとともに、ＰＬＬループ内の可変分周器（カウンタ）に対して小数を含む分周比を設定するロジック回路を簡略化することができるため、チップサイズの小さな通信用半導体集積回路（高周波ＩＣ）を実現することができる。
【００１９】
さらに、送信周波数を決定するベースバンドＬＳＩのような外部の制御回路に要求される機能を軽減しそれによってシステム設計者の負担を軽減することができる通信用半導体集積回路（高周波ＩＣ）を実現することができる。
【発明を実施するための最良の形態】
【００２０】
次に、本発明の実施例について図面を用いて説明する。
図１は、本発明を適用したマルチバンド方式の通信用半導体集積回路装置（高周波ＩＣ）とそれを用いた無線通信システムの一例を示す。
図１に示されているように、システムは信号電波の送受信用アンテナ１００、送受信切り替え用のスイッチ１１０、受信信号から不要波を除去するＳＡＷフィルタなどからなる高周波フィルタ１２０ａ〜１２０ｄ、送信信号を増幅する高周波電力増幅回路（パワーモジュール）１３０、受信信号を復調したり送信信号を変調したりする高周波ＩＣ２００、送信すべき音声信号やデータ信号を基本波に対し同相成分のＩ信号および直交成分のＱ信号に変換したり復調された受信I，Ｑ信号を音声信号やデータ信号に変換するなどのベースバンド処理を行なったり高周波ＩＣ２００を制御する信号を送ったりするベースバンド回路３００などで構成される。
【００２１】
高周波ＩＣ２００とベースバンド回路３００は、各々別個の半導体チップ上に半導体集積回路として構成される。特に制限されるものでないが、本実施例のシステムでは、高周波ＩＣ２００と高周波電力増幅回路１３０は、同一の電圧レギュレータから供給される電源電圧Ｖregによって動作される。
【００２２】
さらに、特に制限されるものでないが、この実施例の高周波ＩＣ２００は、ＧＳＭ８５０とＧＳＭ９００、ＤＣＳ１８００、ＰＣＳ１９００の３つの通信方式による４つの周波数帯の信号の変復調が可能に構成されている。また、これに応じて、高周波フィルタは、ＰＣＳ１９００の周波数帯の受信信号を通過させるフィルタ１２０ａと、ＤＣＳ１８００の周波数帯の受信信号を通過させるフィルタ１２０ｂと、ＧＳＭ系の周波数帯の受信信号を通過させるフィルタ１２０ｃ，１２０ｄとが設けられている。
【００２３】
本実施例の高周波ＩＣ２００は、大きく分けると、受信系回路ＲＸＣと、送信系回路ＴＸＣと、それ以外の制御回路やクロック生成回路など送受信系に共通の回路からなる制御系回路ＣＴＣとで構成される。
受信系回路ＲＸＣは、ＰＣＳ、ＤＣＳ、ＧＳＭの各周波数帯の受信信号をそれぞれ増幅するロウノイズアンプ２１１ａ，２１１ｂ，２１１ｃ，２１１ｄと、後述の高周波発振回路（ＲＦＶＣＯ）２６２で生成された局部発振信号φRFを分周し互いに９０°位相がずれた直交信号を生成する分周移相回路２１０と、ロウノイズアンプ２１１ａ，２１１ｂ，２１１ｃ，２１１ｄで増幅された受信信号に分周移相回路２１０で生成された直交信号をミキシングすることで復調およびダウンコンバートを行なうミキサ２１２ａ，２１２ｂと、復調されたＩ，Ｑ信号をそれぞれ増幅してベースバンド回路３００へ出力する高利得増幅部２２０Ａ，２２０Ｂと、高利得増幅部２２０Ａ，２２０Ｂ内のアンプの入力ＤＣオフセットをキャンセルするためのオフセットキャンセル回路２１３などからなる。本実施例の受信系回路ＲＸＣは、受信信号を直接ベースバンドの周波数帯の信号にダウンコンバートするダイレクトコンバージョン方式を採用している。
【００２４】
高利得増幅部２２０Ａは、複数のロウパスフィルタＬＰＦ１１，ＬＰＦ１２，ＬＰＦ１３，ＬＰＦ１４と利得制御アンプＰＧＡ１１，ＰＧＡ１２，ＰＧＡ１３とが交互に直列形態に接続され、最終段にアンプＡＭＰ１が接続された構成を有しており、復調されたI信号を増幅してベースバンド回路３００へ出力する。高利得増幅部２２０Ｂも同様に、複数のロウパスフィルタＬＰＦ２１，ＬＰＦ２２，ＬＰＦ２３，ＬＰＦ２４と利得制御アンプＰＧＡ２１，ＰＧＡ２２，ＰＧＡ２３とが交互に直列形態に接続され、最終段にアンプＡＭＰ２が接続された構成を有しており、復調されたＱ信号を増幅してベースバンド回路３００へ出力する。
【００２５】
オフセットキャンセル回路２１３は、各利得制御アンプＰＧＡ１１〜ＰＧＡ２３に対応して設けられ入力端子間を短絡した状態におけるそれらの出力電位差をディジタル信号に変換するＡＤ変換回路（ＡＤＣ）と、これらのＡＤ変換回路による変換結果に基づき対応する利得制御アンプＰＧＡ１１〜２３の出力のＤＣオフセットを「０」とするような入力オフセット電圧を生成し差動入力に対して与えるＤＡ変換回路（ＤＡＣ）と、これらのＡＤ変換回路（ＡＤＣ）とＤＡ変換回路（ＤＡＣ）を制御してオフセットキャンセル動作を行なわせる制御回路などから構成される。
【００２６】
制御系回路ＣＴＣには、チップ全体を制御する制御回路（コントロールロジック）２６０と、基準となる発振信号φref を生成する基準発振回路（ＤＣＸＯ）２６１、周波数変換用の高周波発振信号φRFを生成する局部発振回路としての高周波発振回路（ＲＦＶＣＯ）２６２、該高周波発振回路（ＲＦＶＣＯ）２６２と共にＰＬＬ回路を構成するＲＦシンセサイザ２６３、ＲＦシンセサイザ２６３内の可変分周器の分周比を生成して与える分周比生成回路２６４、ＲＦＶＣＯ２６２により生成された発振信号φRF を分周する分周回路ＤＶＤ１，ＤＶＤ２やモード切替えスイッチＳＷ１，ＳＷ２などが設けられている。
【００２７】
スイッチＳＷ１，ＳＷ２は、ＧＳＭ方式に従った送受信を行なうＧＳＭモードとＤＣＳまたはＰＣＳ方式に従った送受信を行なうＤＣＳ／ＰＣＳモードとで接続状態が切り替えられて、伝達される信号の分周比を選択するもので、これらのスイッチＳＷ１，ＳＷ２は制御回路２６０からの信号によって制御される。
【００２８】
制御回路２６０には、ベースバンド回路３００から同期用のクロック信号ＣＬＫと、データ信号ＳＤＡＴＡと、制御信号としてのロードイネーブル信号ＬＥＮとが供給されており、制御回路２６０は、ロードイネーブル信号ＬＥＮが有効レベルにアサートされると、ベースバンド回路３００から伝送されてくるデータ信号ＳＤＡＴＡをクロック信号ＣＬＫに同期して順次取り込んで、データ信号ＳＤＡＴＡに含まれるコマンドに応じてチップ内部の制御信号を生成する。特に制限されるものでないが、データ信号ＳＤＡＴＡはシリアルで伝送される。
【００２９】
なお、基準発振信号φrefは周波数精度の高いことが要求されるため、基準発振回路２６1には外付けの水晶振動子が接続される。基準発振信号φrefとしては、２６ＭＨｚあるいは１３ＭＨｚのような周波数が選択される。かかる周波数の水晶振動子は、汎用部品であり容易に手に入れることができる。ＲＦシンセサイザ２６３は、分周回路や位相比較回路、チャージポンプ、ループフィルタなどで構成される。
【００３０】
送信系回路ＴＸＣは、ＲＦＶＣＯ２６２により生成された発振信号φRF を分周して例えば１６０ＭＨｚのような中間周波数の発振信号φIFを生成する分周回路２３１、該分周回路２３１で分周された信号をさらに分周しかつ互いに９０°位相がずれた直交信号を生成する分周移相回路２３２、生成された直交信号をベースバンド回路３００から供給されるＩ信号とＱ信号により変調をかける変調回路２３３ａ，２３３ｂ、変調された信号を合成する加算器２３４と、所定の周波数の送信信号φTXを発生する送信用発振回路（ＴＸＶＣＯ）２４０、送信用発振回路（ＴＸＶＣＯ）２４０から出力される送信信号φTXをカプラ２８０ａ，２８０ｂ等で抽出したフィードバック信号と前記高周波発振回路（ＲＦＶＣＯ）２６２で生成された高周波発振信号φRFを分周した信号φRF'とをミキシングすることでそれらの周波数差に相当する周波数の信号を生成するオフセットミキサ２３５、該オフセットミキサ２３５の出力と前記加算器２３４で合成された信号TXIFとを比較して位相差を検出する位相比較器２３６、該位相検出器２３６の出力に応じた電圧を生成するループフィルタ２３７、送信用発振回路（ＴＸＶＣＯ）２３４の出力を分周してＧＳＭの送信信号とする分周回路２３８、送信出力用バッファ回路２３９ａ，２３９ｂなどから構成されている。
【００３１】
この実施例の送信系回路は、送信Ｉ，Ｑ信号を中間周波数の搬送波で直交変調するとともに、ＴＸＶＣＯ２４０の出力側からの帰還信号をＲＦＶＣＯ２６２の高周波発振信号φRFを分周した 信号φRF'とミキシングすることで周波数差（オフセット）に相当する中間周波数の信号にダウンコンバートした後、該信号と上記直交変調後の信号とを位相比較して位相差に応じてＴＸＶＣＯ２４０を制御するオフセットＰＬＬ方式を採用している。位相検出器２３６と、ループフィルタ２３７、ＴＸＶＣＯ２４０およびオフセットミキサ２３５によって周波数変換（アップコンバート）を行なう送信用ＰＬＬ回路（ＴＸ−ＰＬＬ）が構成される。ＢＦＦはカプラ２８０ａ，２８０ｂにより抽出したフィードバック信号を増幅してミキサ２３５へ供給するバッファである。
【００３２】
本実施例のマルチバンド方式の無線通信システムでは、例えばベースバンド回路３００からの指令によって制御回路２６０が、送受信時に高周波発振回路２６２の発振信号の周波数φRFを使用バンドおよびチャネルに応じて変更すると共に、ＧＳＭモードかＤＣＳ／ＰＣＳモードかに応じて上記スイッチＳＷ１，ＳＷ２を切り替えることで、受信系回路ＲＸＣや受信系回路ＴＸＣに供給される発振信号の周波数が変更されることによって送受信の周波数の切り替えが行なわれる。さらに、切替えスイッチＳＷ１，ＳＷ２を送受信の周波数帯に応じて切り替えるための制御信号が制御回路２６０からＳＷ１，ＳＷ２へ供給される。また、本実施例では、制御回路２６０からの制御信号によって分周回路２３１の分周比ＮIFが設定される。
【００３３】
ＲＦＶＣＯ２６２の発振周波数は、受信モードと送信モードとで異なる値に設定される。送信モードでは、ＲＦＶＣＯ２６２の発振周波数ｆRFは、例えばＧＳＭ８５０の場合３６１６〜３７１６ＭＨｚに、ＧＳＭ９００の場合３８４０〜３９８０ＭＨｚに、またＤＣＳの場合３６１０〜３７３０ＭＨｚに、さらにＰＣＳの場合３８６０〜３９８０ＭＨｚに設定され、これが分周回路ＤＶＤ１，ＤＶＤ２でＧＳＭの場合は１／４に分周され、またＤＣＳとＰＣＳの場合は１／２に分周されて、スイッチＳＷ１，ＳＷ２を通してφRF'としてオフセットミキサ２３５に供給される。
【００３４】
オフセットミキサ２３５では、このφRF'とＴＸＶＣＯ２４０からの送信用発振信号φTXの周波数の差（ｆRF'−ｆTX）に相当する差信号が出力されて位相比較器２３６へ供給され、この差信号の周波数が変調信号TXIFの周波数と一致するように送信用ＰＬＬ（ＴＸ−ＰＬＬ）が動作する。言いかえると、ＴＸＶＣＯ２４０は、ＲＦＶＣＯ２６２からの発振信号φRF'の周波数（ｆRF／４またはｆRF／２）と変調信号TXIFの周波数（ｆTX）の差に相当する周波数で発振するように制御される。
【００３５】
受信モードでは、ＲＦＶＣＯ２６２の発振周波数ｆRFは、例えばＧＳＭ８５０の場合３４７６〜３５７６ＭＨｚに、ＧＳＭ９００の場合３７００〜３８４０ＭＨｚに、またＤＣＳの場合３６１０〜３７３０ＭＨｚに、さらにＰＣＳの場合３８６０〜３９８０ＭＨｚに設定され、ＧＳＭの場合はこれが分周回路ＤＶＤ１で１／２分周され、またＤＣＳとＰＣＳの場合はそのまま分周移相回路２１０へ供給されて分周と位相シフトがされて直交信号としてミキサ２１２ａ，２１２ｂに供給される。
【００３６】
ＲＦＶＣＯ２６２は、ＬＣ共振型発振回路などで構成され、ＬＣ共振回路を構成する容量素子が各々スイッチ素子を介して複数個並列に設けられ、そのスイッチ素子をバンド切り替え信号で選択的にオンさせることにより、接続される容量素子すなわちＬＣ共振回路のＣの値を切り替えることで発振周波数を段階的に切り替えることができるように構成されている。また、ＲＦＶＣＯ２６２は、ＲＦシンセサイザ２６３内のループフィルタからの制御電圧によって可変容量素子の容量値が変化され、発振周波数が連続的に変化される。
【００３７】
図２には、前記ＲＦシンセサイザ２６３とＲＦＶＣＯ２６２を含むＲＦ−ＰＬＬ回路およびの一実施例が示されている。
この実施例のＰＬＬ回路は、ＲＦＶＣＯ２６２の発振信号φRFを１／Ｎに分周する可変分周回路６３１と、２６ＭＨｚのような基準発振信号φrefを生成する基準発振回路（ＤＣＸＯ）２６１により生成された基準発振信号φrefと前記可変分周回路６３１で分周された信号φdivの位相差を検出する位相比較回路６３２と、検出された位相差に応じた電流Ｉｄを生成し出力するチャージポンプ６３３と、該チャージポンプ６３３から出力される検出位相差に応じた電圧を生成するループフィルタ６３４とを備え、該ループフィルタ６３４で平滑された電圧が発振制御電圧Ｖｔとして前記ＲＸＶＣＯ２６２にフィードバックされＶｔに応じた周波数で発振するように構成されている。上記可変分周回路６３１はカウンタにより構成することができる。
【００３８】
また、本実施例のＰＬＬ回路には、発振開始前にループを開いた状態で所定の電圧ＶDCをＲＦＶＣＯ２６２に印加する切り替えスイッチ６３５と、基準発振信号φrefを所定の分周比で分周する固定分周回路６３６と、該分周回路で分周された信号φｒ'と前記可変分周回路６３１で分周された信号φdivの位相の進み遅れを判定する判別回路を備え位相の進み遅れから使用周波数帯（バンド）を決定する自動バンド選択回路６３７が設けられている。
【００３９】
さらに、上記可変分周回路６３１の分周比を設定するため、この実施例では、外部から供給される設定周波数を示すチャネル情報ＣＨと、使用バンドがＧＳＭ８５０かＧＳＭ９００かＤＣＳかＰＣＳかを示すバンド情報ＢＮＤと、送信か受信かを示すモード情報Ｔ／Ｒと、ＩＦ用分周器２３１に設定する分周比設定情報ＮIFと、から可変分周回路６３１の分周比を算出し設定する分周比生成回路（分周比設定ロジック）２６４が設けられている。分周比生成回路２６４は、分周比計算部６４１と、分数データを入力とするシグマデルタ変調器６４２と、加算器６４３とからなる。チャネル情報ＣＨは、送信周波数または受信周波数を１００ｋＨｚで割った値としてベースバンド回路３００から入力される。
【００４０】
本実施例では、ＩＦ用分周器２３１の分周比ＮIFは"４０"，"４４"，"４８"または"５２"のいずれかとされる。以下、その理由を説明する。
例えば、使用バンドがＤＣＳで、モードが送信、送信周波数が１７１３．６ＭＨｚの場合を考えると、ＤＣＳの場合、送信周波数帯は１７１０．２ＭＨｚ〜１７８４．８ＭＨｚで、受信周波数帯は１８０５．２ＭＨｚ〜１８７９．８ＭＨｚである。また、ＲＦＶＣＯ２６２の発振信号φRFの周波数をｆRF、送信用ＶＣＯ２３４の発振信号φTXの周波数をｆTX、ＩＦ用分周器２３１の後の中間周波数の信号φIFの周波数ｆIFとおくと、オフセットＰＬＬでは、ｆRF'−ｆTX＝ｆIFであり、ＤＣＳではｆRF'＝ｆRF／２，ｆRF＝ｆIF×ＮIFである。そのため、ＮIF＝４４に設定すると、ＩＦ用分周器２３１の後の中間周波数の信号φIFの周波数ｆIFは、ｆIF＝２ｆTX／（ＮIF−２）＝ｆTX／２１＝１７１３．６ＭＨｚ／２１＝８１．６ＭＨｚであり、その２２倍高調波と２３倍高調波はそれぞれ１７９５．２ＭＨｚと１８７６．８ＭＨｚになる。
【００４１】
したがって、この場合、２２倍高調波は問題ないが、２３倍高調波の１８７６．８ＭＨｚは受信周波数帯の１８０５．２ＭＨｚ〜１８７９．８ＭＨｚの範囲に入ってしまうので、信号φIFの２３倍高調波がミキサ２３４や送信用ＶＣＯ２３４を通って出力にスプリアスとして現われることになり、受信周波数帯への信号の漏れ量が大きくなって受信帯ノイズが仕様を満たさなくなるおそれがある。そこで、分周比ＮIFを"４０"に設定すると２０倍高調波と２１倍高調波が問題となるが、それぞれ１８０３．８ＭＨｚと１８９４．０ＭＨｚとなる。したがって、この場合、受信周波数帯は１８０５．２ＭＨｚ〜１８７９．８ＭＨｚの範囲からはずれ、受信周波数帯への信号の漏れの問題は回避される。
【００４２】
送信周波数が他の周波数に設定される場合も同様であり、ＩＦ用分周器２３１の分周比ＮIFをずらすことによって、中間周波数信号φIFの高調波成分の受信周波数帯への信号の漏れを回避することができる。以下、本明細書ではこれをローカル周波数のサイドステップと称する。本発明者らは、ＩＦ用分周器２３１のＩＦ用分周器２３１の分周比ＮIFとして"４０"，"４４"，"４８"または"５２"のいずれかをとるようにしておけば、送信周波数としていずれの周波数が設定されたとしても中間周波数信号φIFの高調波の周波数が受信周波数帯からはずすことができることを見出して、分周比ＮIFを"４０"，"４４"，"４８"または"５２"のいずれかとすることにしたものである。
【００４３】
かかる複数の分周比ＮIF"４０"，"４４"，"４８"，"５２"の組み合わせの中からいずれの分周比を設定するかは、ベースバンド回路３００の側からの指令に基づいて行なうことになるので、予め高周波ＩＣのメーカがある送信周波数を選択するときはどの分周比を設定するのが良いか示す周波数プランを用意し、ユーザすなわちシステムの設計者に提示しておくようにするのが望ましい。
【００４４】
このような手法によれば、最適なサイドステップを可能にする周波数プランを作成してユーザに提示しておくことによって、ＩＣのレイアウトにより大きく特性変動する可能性のある受信周波数帯への信号の漏れの少ないシステムを実現することが可能になる。
【００４５】
次に、前記実施例の高周波ＩＣにおける可変分周器６３１への分周比Ｎの設定方法について説明する。
本実施例の高周波ＩＣの受信系回路におけるＲＦＶＣＯ２６２の発振周波数ｆRFと受信信号の周波数ｆRXの関係は、分周回路ＤＶＤ１やスイッチＳＷ１，分周移相回路２１０の存在により次式で与えられる。
ＧＳＭ８５０，ＧＳＭ９００の場合 ：ｆRF＝４・ｆRX ……（１）
ＤＣＳ１８００，ＰＣＳ１９００の場合：ｆRF＝２・ｆRX ……（２）
【００４６】
一方、送信系回路はオフセットＰＬＬ方式であるので、ＲＦＶＣＯ２６２の発振周波数ｆRFと送信信号の周波数ｆTXの関係は、ＲＦＶＣＯ２６２の発振信号φRFを分周して直交変調に用いられる中間周波数の信号φIFを生成するＩＦ用分周器２３１の分周比ＮIFを用いて次式で表わすことができる。
ＧＳＭ８５０，ＧＳＭ９００の場合、ｆRF／４−ｆTX＝ｆRF／ＮIFより、
ｆRF＝（１／４−１／ＮIF）-1・ｆTX ……（３）
ＤＣＳ１８００，ＰＣＳ１９００の場合、ｆRF／２−ｆTX＝ｆRF／ＮIFより、
ｆRF＝（１／２−１／ＮIF）-1・ｆTX ……（４）
【００４７】
また、チャネル情報ＣＨは、次式の形式で与えられるものとする。
ＧＳＭ８５０，ＧＳＭ９００の場合
ＣＨ＝ｆRX／１００ｋＨｚ ……（5-1）
ＣＨ＝ｆTX／１００ｋＨｚ ……（5-2）
ＤＣＳ１８００，ＰＣＳ１９００の場合
ＣＨ＝ｆRX／２００ｋＨｚ，ＣＨ＝ｆTX／２００ｋＨｚ ……（6-1）
ＣＨ＝ｆRX／２００ｋＨｚ，ＣＨ＝ｆTX／２００ｋＨｚ ……（6-2）
【００４８】
従って、式（１）と（5-1）より、ＧＳＭ８５０，ＧＳＭ９００の受信モードの場合、
ｆRF＝４・１００ｋＨｚ・ＣＨ＝０．４ＭＨｚ・ＣＨ ……（７）
式（２）と（6-1）より、ＤＣＳ１８００，ＰＣＳ１９００の受信モードの場合、
ｆRF＝２・２００ｋＨｚ・ＣＨ＝０．４ＭＨｚ・ＣＨ ……（８）
式（１）と（5-2）より、ＧＳＭ８５０，ＧＳＭ９００の送信モードの場合、
ｆRF＝（１／４−１／ＮIF）-1・１００ｋＨｚ・ＣＨ ……（９）
式（２）と（6-2）より、ＤＣＳ１８００，ＰＣＳ１９００の送信モードの場合、
ｆRF＝（１／２−１／ＮIF）-1・２００ｋＨｚ・ＣＨ ……（10）
が成り立つ。
【００４９】
ここで、基準発振回路（ＤＣＸＯ）２６１の発振信号φrefを２６ＭＨｚとすると、可変分周器６３１の分周比Ｎは、次式で表わすことができる。
ＧＳＭ８５０，ＧＳＭ９００の受信モードの場合、
Ｎ＝ｆRF／２６＝（０．４／２６）・ＣＨ＝ＣＨ／６５ ……（11）
ＤＣＳ１８００，ＰＣＳ１９００の受信モードの場合、
Ｎ＝ｆRF／２６＝（０．４／２６）・ＣＨ＝ＣＨ／６５ ……（12）
ＧＳＭ８５０，ＧＳＭ９００の送信モードの場合、
Ｎ＝（１／４−１／ＮIF）-1・ＣＨ／６５ ……（13）
ＤＣＳ１８００，ＰＣＳ１９００の送信モードの場合、
Ｎ＝（１／２−１／ＮIF）-1・ＣＨ／６５ ……（14）
【００５０】
式（11），（12）より、受信モード時の可変分周器６３１の分周比Ｎの分母は"６５"で表現できることが分かる。また、式（13），（14）において、ＩＦ用分周器２３１の分周比ＮIFは、前述したように、サイドステップにより"４０"，"４４"，"４８"，"５２"の組み合わせの中から１つが選択される。したがって、式（13）より、ＧＳＭ８５０，ＧＳＭ９００の送信モード時の可変分周器６３１の分周比Ｎの分母は"５８５"，"６５０"，"７１５"，"７８０"で表現できることが分かる。また、式（14）より、ＤＣＳ１８００，ＰＣＳ１９００の送信モード時の可変分周器６３１の分周比Ｎの分母は"１２３５"，"１３６５"，"１４９５"，"１６２５"で表現できることが分かる。
【００５１】
以上より、送受信すべてにおける可変分周器６３１の分母の組み合わせを一つの回路で実現するためには６５，５８５，６５０・・・１６２５の最小公倍数を分母にすれば良いが、ロジック回路が非常に大きくなってしまう。そこで、本実施例では、以下の様にして回路面積の増大を抑えることとした。
（１）分母はバンド情報とＩＦ用分周器２３１の分周比ＮIFから「場合分け」で決定する。
（２）アルゴリズムの共通化のため、分母のオーダーはＤＣＳ１８００，ＰＣＳ１９００の送信モード時の１２３５〜１７５５の範囲を考慮して１２００〜１７００程度に統一する。
（３）上記のようにして分母のオーダーをあわせたことにより生じる分周比の誤差は、分子で調整する。
【００５２】
図３には、分周比計算部６４１の構成例が示されている。分周比計算部６４１は、チャネル情報ＣＨにＸをかけた値を求める乗算器ＭＬＴ１と、バンド情報ＢＮＤと分周比情報ＮIFから決まる値を定数倍（６５倍）する乗算器ＭＬＴ２と、乗算器ＭＬＴ２の出力を１／２にしてその整数部を出力する割算器ＤＩＶ１と、乗算器ＭＬＴ１の出力と割算器ＤＩＶ１から出力される整数部とを加算する加算器ＡＤＤ１と、加算器ＡＤＤ１の出力を乗算器ＭＬＴ２の出力で割って"商"と"余り"を出力する割算器ＤＩＶ２と、該割算器ＤＩＶ２から出力される"余り"から割算器ＤＩＶ１の出力を引いた値を出力する減算器ＡＳＣ１とから構成されている。上記割算器ＤＩＶ２から出力される"商"の値が整数部データＩとして、また減算器ＡＳＣ１から出力される値が分子データＦとして、さらに乗算器ＭＬＴ２の出力が分母データＧとして、可変分周器６３１にそれぞれ供給される。本明細書では、分子データＦと分母データＧからなる"Ｆ／Ｇ"を分数部データと称する。
【００５３】
乗算器ＭＬＴ１と乗算器ＭＬＴ２には、それぞれデコーダＤＥＣ１，ＤＥＣ２が設けられており、デコーダＤＥＣ１は送信か受信かを示す情報Ｔ／Ｒとバンド情報ＢＮＤと分周比情報ＮIFをデコードして、乗算器ＭＬＴ１にて入力チャネル情報ＣＨにかける値Ｘを出力する。また、デコーダＤＥＣ２は、バンド情報ＢＮＤと分周比情報ＮIFをデコードして乗算器ＭＬＴ２で定数倍（６５倍）される値Ｙを出力する。図４にデコーダＤＥＣ１の入力と出力の関係を、また図５にデコーダＤＥＣ２の入力と出力の関係を示す。
【００５４】
図４および図５より、例えばモードがＧＳＭの送信で、分周比ＮIFが"４４"の場合、乗算器ＭＬＴ１のＸは"２２"、乗算器ＭＬＴ２のＹは"２０"であることが分かる。これより、チャネル情報ＣＨが"８２７４"（送信周波数は８２７．４ＭＨｚ）の場合には、乗算器ＭＬＴ１の出力ＣＨ×２２は"１８２０２８"で、乗算器ＭＬＴ２の出力である分母データＧは"１３００"となるので、割算器ＤＩＶ１の出力は"６５０"、加算器ＡＤＤ１の出力は"１８２６７８"で、割算器ＤＩＶ２から出力される整数部データＩは"１４０"、減算器ＡＳＣ１から出力される分子データＦは"２８"となる。
【００５５】
ここで、加算器ＡＤＤ１と減算器ＡＳＣ１は、分数部のデータを０〜１２９９の範囲にするのではなく、−６５０〜＋６４９の範囲にするためのオフセット演算を行なうために設けられている。平均値が６５０の近傍になるよりも±０の近傍になる方が、直流成分を小さくすることができるためである。
【００５６】
次に、前記実施例の分周比生成回路２６４におけるシグマデルタ変調器６４２のより詳細な構成と分周比Ｎの生成方法について説明する。
図６に示されているように、本実施例のシグマデルタ変調器６４２は、入力分子データＦとフィードバックデータとを加算する加算器ＡＤＤ２と、加算結果を量子化する１ビット量子化器ＱＴＧ１と、該量子化器ＱＴＧ１の出力を定数倍する演算器ＡＬＵ１と、該演算器ＡＬＵ１の出力と加算器ＡＤＤ２の出力との差分を求める減算器ＡＳＣ２と、得られた差分を遅延して前記加算器ＡＤＤ２にフィードバックする遅延器ＤＬＹ１とから構成され、基準クロックφrefに同期して動作し、入力分数データを時間軸方向のデータに変換して出力する。
【００５７】
上記量子化器ＱＴＧ１と演算器ＡＬＵ１には、分周比計算部６４１から分母データＧが供給され、量子化器ＱＴＧ１は入力が分母データＧよりも大きいときは"＋１"を出力し、入力が０〜Ｇの範囲にあるときは"０"を出力し、入力が０よりも小さいときは"−１"を出力する。一方、演算器ＡＬＵ１はそのゲイン（倍数）が、分周比計算部６４１より与えられた分母データＧと同じ値に設定され、入力をＧ倍して出力する。演算器ＡＬＵ１は、乗算器でもよいが、Ｇを設定するためのレジスタと入力に応じてレジスタの値またはその符号反転値あるいは"０"を選択して出力するセレクタなどにより構成することもできる。
【００５８】
ここで、分周比計算部６４１から入力された分子データＦが"２８"で、分母データＧが"１３００"である場合のシグマデルタ変調器６４２の動作を、図７を用いて説明する。
分子データＦが"２８"であると、加算器ＡＤＤ２の出力は図７（ｂ）のように、１クロックごとに"２８"ずつ階段状に増加して行く。量子化器ＱＴＧ１は入力が分母データＧよりも大きいときは"＋１"を出力するため、加算器ＡＤＤ２の出力がＧ（＝１３００）を超えたときに「＋１」を出力する。つまり、１３００／２８（≒４７）クロックごとに「＋１」を出力する。その結果、シグマデルタ変調器６４２は、基準クロックφrefの１３００回に２８回だけ「＋１」を出力することになる。
【００５９】
つまり、この実施例のシグマデルタ変調器６４２は、分母データＧのクロック数の期間に分子データＦの数だけ「＋１」を出力することが分かる。これは、量子化器ＱＴＧ１のしきい値であるＧを入力の変化量Ｆで割った値Ｇ／Ｆで、基準クロックφrefの期間Ｇを割ると、Ｇ÷Ｇ／Ｆ＝Ｆとなることからも明らかである。
【００６０】
図９には、分周比生成回路２６４において分周比計算部６４１から出力される整数部データＩと、分子データＦと、分母データＧと、シグマデルタ変調器６４２から出力される分数部データＦ／Ｇと、整数部データＩと分数部データＦ／Ｇとを加算して可変分周器６３１へ分周比を出力する加算器６４３の出力分周比Ｎ（＝Ｉ＋Ｆ／Ｇ）の関係が示されている。
【００６１】
図９に示されているように、Ｉ＝１４０，Ｆ＝２８，Ｇ＝１３００の場合、可変分周器６３１へは基準クロックφrefの１３００回に２８回だけ"１４１"が出力され、残りの１２７２回は「１４０」が出力される。すなわち、基準クロックφrefの１３００回に２８回だけ"１４１"が分周比Ｎとして、分周比生成回路２６４から可変分周器６３１へ供給され、１３００回の内の残りの１２７２回は"１４０" が分周比Ｎとして、分周比生成回路２６４から可変分周器６３１へ供給される。この供給された分周比Ｎに従って、可変分周器６３１は、発振信号φRFを分周して、信号φdivを形成する。これにより形成された信号φdivは、ある時間的な期間を見た場合、可変分周器６３１が、小数点以下の分周比（１４０＋２８／１３００）で発振信号φRFを分周して形成した信号と実質的に同じと見なすことが出来る。
【００６２】
ところで、図６の実施例の１次のシグマデルタ変調器においては、例えば１３００回に２８回だけ規則的に"１４１"が出力されるというように、変調された分周比に周期的な繰り返しつまり所定の周波数の固定パターンが存在する。この周期性の固定パターンは、比較的低い周波数であるが、可変分周器２３１を含むＲＦ−ＰＬＬの出力にスプリアスとして現われるため望ましくない。
【００６３】
そこで、この１次のシグマデルタ変調器に含まれる周期性の固定パターンを除去してノイズシェーピングを行えるようにするため、以下に述べるような高次のシグマデルタ変調器を使用するのが望ましいことを見出した。ただし、高次のシグマデルタ変調器としてあまり次数の高い変調器を用いてもノイズシェーピング効果が薄れるとともに、回路規模が大きくなりすぎるので、３次のシグマデルタ変調器を用いることとした。
【００６４】
図８には、本発明の第２の実施例に用いられる３次のシグマデルタ変調器の構成例が示されている。
この実施例のシグマデルタ変調器は、図６の１次のシグマデルタ変調器を構成する加算器ＡＤＤ２と１ビット量子化器ＱＴＧ１と演算器ＡＬＵ１と減算器ＡＳＣ２と遅延器ＤＬＹ１の組を３組備え、２段目の加算器ＡＤＤ２２にはＦの代わりに１段目の遅延器ＤＬＹ１の出力が入力され、３段目の加算器ＡＤＤ２３にはＦの代わりに２段目の遅延器ＤＬＹ２の出力が入力されるとともに、３段目の１ビット量子化器ＱＴＧ３の出力を微分器ＤＦＲ１で微分した値と２段目の１ビット量子化器ＱＴＧ２の出力が加算器ＡＤＤ３で加算され、さらにその加算値を微分器ＤＦＲ２で微分した値と１段目の１ビット量子化器ＱＴＧ１の出力が加算器ＡＤＤ４で加算されて出力されるように構成されている。また、遅延器ＤＬＹ４及びＤＬＹ５は、１段目、２段目及び３段目の遅延量を合わせるために、設けられている。
【００６５】
３次のシグマデルタ変調器を用いることにより、分数部データＦ／Ｇに含まれる低周波数の固定パターンが見えなくなり、周波数の高い方に拡散したものが出力されるようになる。具体的には、例えばＩ＝１４０，Ｆ＝２８，Ｇ＝１３００の場合を考えると、可変分周器６３１へは基準クロックφrefの１３００回に２８回だけ"１４１"が出力される他、それらの出力の途中で"１４２"や"１４３"等が出力されるとともに、それを打ち消すように"１４２"の出現回数と同じ回数だけ"１３８"が出力され、また"１４３"の出現回数と同じ回数だけ"１３７"が出力されるようになる。つまり、平均すると"１４１"が２８回出力されたのと同じになる。
【００６６】
これにより、３次のシグマデルタ変調器を用いた場合にも１次のシグマデルタ変調器を用いた場合と同じ分周比Ｎが可変分周回路６３１に与えられるとともに、シグマデルタ変調器の出力からＲＦ−ＰＬＬの出力にのるスプリアスが減少され、ノイズシェーピング効果が得られるようになる。なお、"１４２"や"１４３"とそれを打ち消す "１３８"や "１３７"を出力させる代わりに、"１４１"をφrefの１３００回にＮ回（Ｎ≧２９）以上出力させるとともに"１３９"を（Ｎ−２８）回出力させて、平均するとφrefの１３００回に２８回だけ"１４１"が出力されるようにしてもよい。
【００６７】
特に制限されるものでないが、本実施例のシグマデルタ変調器は、微分器ＤＦＲ２と加算器ＡＤＤ４との間に、微分器ＤＦＲ２の出力またはオールゼロの値を選択的に加算器ＡＤＤ４に供給可能なセレクタＳＥＬ１が設けられており、微分器ＤＦＲ２の出力を選択したときは回路を３次のシグマデルタ変調器として動作させ、オールゼロの値を選択したときは回路を１次のシグマデルタ変調器として動作させることができるように構成されている。
【００６８】
次に、本発明の第３の実施例を、図１０を用いて説明する。この実施例は、図６の実施例のシグマデルタ変調器６４２の前段にレジスタＲＥＧ０と加算器ＡＤＤ０を付加することによって、ＲＦ−ＰＬＬの発振周波数の調整を可能にしたものである。具体的には、レジスタＲＥＧ０に小数部のデータＤを設定可能にし、加算器ＡＤＤ０にて分子データＦと小数データＤとを加算して加算器ＡＤＤ２へ供給させることによって、分周比の分数部データを小数方向へ拡張できるようにしたものである。これにより、例えば分子データＦとして"２８"が設定され、小数データＤとして"０．０２５"が設定されたような場合、シグマデルタ変調器６４２は１３０００００回に２８０２５回だけ「＋１」を出力するように動作し、これによりＲＦ−ＰＬＬの発振周波数の微調整（ファインチューニング）が可能になる。
【００６９】
携帯電話機は、消費電力の大きなパワーアンプを使用する送信時にはパワーアンプを使用しない受信時に比べて電源電圧が低下する現象がある。この現象は、電源電圧としてバッテリー電圧を使う場合は勿論のことＤＣ−ＤＣコンバータで変換された電圧を使う場合にも生じる。そのため、送信時と受信時とで電源電圧が異なり基準発振信号φrefを発生する基準発振回路（ＤＣＸＯ）２６１の周波数が若干ずれることがある。しかるに、この実施例を適用して、レジスタＲＥＧ０に小数データＤを設定することによって、かかる周波数ずれを回避することが可能になる。
【００７０】
なお、レジスタＲＥＧ０に設定すべき小数データＤは、予め電源電圧を変化させたときの基準発振回路の発振周波数を測定して決定し、ベースバンド回路３００内のＥＰＲＯＭやフラッシュメモリのような書き替え可能な不揮発性メモリに記憶させておいて、ベースバンド回路３００から高周波ＩＣ２００へバンド情報ＢＮＤや分周比情報ＮIFを与えるときに小数データＤも同時に送り、レジスタＲＥＧ０に設定させるようにすれば良い。加算器ＡＤＤ０の代わりに乗算器を設け、レジスタＲＥＧ０に例えば１．００１のような値を設定して分子データＦが小数以下の部分を含む値となるようにしても良い。
【００７１】
図１１は、前記分周比計算部６４１を構成する割算器ＤＩＶ２の構成例が示されている。この実施例の割算器ＤＩＶ２は、加算器ＡＤＤ１から供給される分子データと乗算器ＭＬＴ２から供給される分母データによる割り算を一度に行なうように構成する代わりに、引き算とシフトの繰り返しで実現するように構成することにより、回路規模を小さくしたものである。
【００７２】
具体的には、割算器ＤＩＶ２は、加算器ＡＤＤ１から供給される分子データＸＲ（ＣＨ・Ｘ）を設定する１９ビットのＸレジスタ４１１と、乗算器ＭＬＴ２から供給される分母データＹＲ（６５Ｙ）を設定する１１ビットのＹレジスタ４１２と、Ｙレジスタ４１２に取り込まれた分母データＹＲを上位側へ最大Ｍビットだけシフトするビットシフタ４１３と、該ビットシフタ４１３におけるシフト量Ｍを付与するダウンカウンタ４１４と、前記Ｘレジスタ４１１に取り込まれた分子データＸＲとビットシフタ４１３によりシフトされた分母データＹＲＳの大小を比較する比較回路４１５と、比較回路４１５による比較結果の大小を示す値ＹＸＲＳ（部分商）を順次加算する加算器４１６と、加算結果を保持するＱレジスタ４１７と、割算器ＤＩＶ２全体の動作を制御するタイミングコントロール回路４１８とから構成されている。ビットシフタ４１３によって分母データＹＲを上位側へＭビットシフトさせることにより、シフトされた分母データＹＲＳは２Ｍの重みを持つデータとされる。
【００７３】
そして、上記比較回路４１５は、比較結果が"１"すなわちＸＲ≧ＹＲＳのときは部分商ＹＸＲＳとして２Ｍの重みを持つ"１"と、部分商の余りＹＸＲＭとして差分"ＸＲ−ＹＲＳ"をそれぞれ出力し、比較結果が"０"すなわちＸＲ<ＹＲＳのときは部分商ＹＸＲＳとして"０"を出力し、部分商の余りＹＸＲＭとして"ＸＲ"を出力するように構成されている。コントロール回路４１８は、上記比較回路４１５による比較結果が"１"すなわちＸＲ≧ＹＲＳのときはその差分"ＸＲ−ＹＲＳ"をＸレジスタ４１１へ戻し、比較結果が"０"すなわちＸＲ<ＹＲＳのときは"ＸＲ"をＸレジスタ４１１へ戻すように、Ｘレジスタ４１１の前段のセレクタＳＥＬ２を制御する。また、コントロール回路４１８は、上記比較回路４１５による比較動作が行なわれるたびに、上記カウンタ４１４の値Ｍを"１"ずつ減少すなわちデクリメントする。
【００７４】
上記"Ｍ"の値は、レジスタ４１１と４１２に取り込まれる分子データＸＲと分母データＹＲの関係から、ＸＲ≧ＹＲ×２ＭすなわちＸＲ／ＹＲ≧２Ｍを満足する整数のうち最大の値とされる。例えば、分子データＸＲのビット数が１９で、分母データＹＲのビット数が１１の場合を考えると、ＸＲの最大値は２19、ＹＲの最大値は２11であるので、ＸＲ／ＹＲ＝２19／２11＝５２４２８８／２０４８＝２５６＝２8より、Ｍ＝８となる。本実施例の割算器ＤＩＶ２においては、上記比較回路４１５による比較動作を（Ｍ＋１）回すなわち９回実行すると全演算が終了し、そのときＱレジスタ４１７に保持されている値が割り算の"商"、比較回路４１５から出力されるＹＸＲＭが割り算の"余り"となる。タイミングコントロール回路４１８は、基準発振回路２６１からの基準発振信号φrefに基づいて生成された２６ＭＨｚのクロック信号によって動作し、演算リセット信号ＲＥＳや演算クロックＣＬＫ１，ＣＬＫ２を生成し、割算器ＤＩＶ２内部の回路に供給する。
【００７５】
次に、図１１の割算器ＤＩＶ２を有する分周比生成ロジック２６４と、それを含む図２のＰＬＬ回路における自動バンド選択回路６３７による選択バンドの決定の手順を、図１２〜図１４のタイミングチャートを用いて説明する。
図１２〜図１４のうち、図１２は分周比生成ロジック２６４における分周比生成タイミングである。また、図１３は自動バンド選択回路６３７による選択バンドの決定の手順を、図１４は図２のＰＬＬ回路を有する図１の高周波ＩＣにおける制御回路２６０によるモード制御および各ＶＣＯの立ち上げの手順を示す。図１２の分周比生成ロジック２６４における分周比生成は、図１３における選択バンドの決定動作開始の直前（ｔ６'−ｔ61の期間）に行なわれ、図１３の選択バンドの決定動作は図１４の送信モードＴｘの前のウァームアップ期間"Warm up" （ｔ６−ｔ７の期間）の初期に行なわれる。
【００７６】
図１２の分周比生成動作を説明する前に、まず、図１４のタイミングチャートを用いて高周波ＩＣにおける制御回路２６０によるモード制御および各ＶＣＯの立ち上げの手順を説明する。なお、図１４において、（Ａ）はＩＦＶＣＯを有しＶＣＯの周波数測定とその測定値に基づくバンド選択を行なう従来の高周波ＩＣにおけるＲＦＶＣＯ，ＩＦＶＣＯおよびＴＸＶＣＯの動作を、また、（Ｂ）は本実施例の高周波ＩＣにおけるＲＦＶＣＯおよびＴＸＶＣＯの動作を示す。
【００７７】
システムの電源が投入されると、高周波ＩＣ（２００）に対して電源の供給が開始される。また、電源の立上がり後にベースバンドＩＣ（３００）から高周波ＩＣに対して例えば "Ｗｏｒｄ４"なるコマンドが供給される。すると、制御回路（２６０）によって高周波ＩＣ内部のレジスタなどの回路がリセット状態にされ、高周波ＩＣはアイドルモード（コマンド待ちのスリープ状態）に入る（図１４タイミングｔ１）。
【００７８】
この状態では、各ＶＣＯの発振動作は停止されている。ＶＣＯのキャリブレーションを行なう従来の高周波ＩＣでは、アイドルモード"Ｉｄｌｅ"中に、ベースバンドＩＣからＶＣＯの測定を指示する所定のビットコードからなるコマンド（Ｗｏｒｄ７）が供給されると、高周波ＩＣ内のＲＦＶＣＯとＩＦＶＣＯの周波数測定処理（測定と記憶）が行なわれるが、本実施例の高周波ＩＣ２００においては何もなされない（図１４タイミングｔ２）。
【００７９】
また、従来の高周波ＩＣにおいては、ＲＦＶＣＯとＩＦＶＣＯの各バンドの周波数測定は並行して行なわれる。その後、ＩＦＶＣＯの周波数測定に使用したカウンタを用いた送信用ＴＸＶＣＯの周波数測定を行なう。そのため、ＲＦＶＣＯの周波数測定の方が早く終わる。ベースバンドＩＣは 測定開始コマンド"Ｗｏｒｄ７"の送信後、適当な時間が経過すると初期設定を指令する"Ｗｏｒｄ５，６"を送って来る（図１４タイミングｔ３）。ＴＸＶＣＯの周波数測定が終了すると、終了が制御回路に通知されるように構成されており、制御回路は測定終了後に高周波ＩＣ内部を送受信動作のために初期設定する。
【００８０】
この初期設定が終了すると、ベースバンドＩＣから高周波ＩＣに対して、使用チャネルの周波数情報を含むコマンド"Ｗｏｒｄ１"が供給され、制御回路はＶＣＯを起動するウォームアップモード"Warm up"に入る（図１４タイミングｔ４）。このコマンドには送信または受信を指示するビットも含まれており、そのビットに応じて受信の時はベースバンドからの周波数情報に基づいてＲＦＶＣＯ（２６２）の使用バンドの選択動作を行なう。そして、ＲＦＶＣＯを発振動作させ、ＲＦ−ＰＬＬループをロック状態にさせる。
【００８１】
その後、ベースバンドＩＣから受信動作を指令するコマンド"Ｗｏｒｄ２"が送られて来ると、受信モード"Ｒｘ"に入り、受信系回路ＲＸＣを動作させて受信信号の増幅、復調を行なわせる（図１４タイミングｔ５）。従来の高周波ＩＣにおいては、"Ｗｏｒｄ１"が供給されるとＲＦＶＣＯの周波数測定を行なってから、ＲＦシンセサイザをロックさせるようになっており、この周波数測定はすべてのバンドについて行なうため、２分探査方式で使用バンドを決定する本実施例の高周波ＩＣに比べて使用バンドが決定されるまでの時間が長くかかる。ＲＦＶＣＯのバンド数が例えば１６個のような場合にはそれでも時間的に間に合っていたが、バンド数が増加して例えば２５６個のような数になると、ＲＦシンセサイザのロックアップが受信開始に間に合わないおそれがある。これに対し、本実施例の高周波ＩＣでは２分探査方式で使用バンドを決定するため、バンド数が多くても受信開始前にＲＦシンセサイザのロックアップを確実に終了させることができるようになる。
【００８２】
次に、受信モード"Ｒｘ"が終了するとベースバンドＩＣ（３００）から周波数情報を含むコマンド"Ｗｏｒｄ１"が供給され、再び制御回路（２６０）はＶＣＯを起動するウォームアップモード"Warm up"に入る（図１４タイミングｔ６）。このコマンド内の送信または受信を指示するビットが送信を示しているときは、従来の高周波ＩＣにおいては、ＩＦＶＣＯを起動させてＩＦシンセサイザのロッキングを行なうとともに、ベースバンドＩＣからの周波数情報に基づいてＲＦＶＣＯとＴＸＶＣＯの使用バンドの選択動作を行なう。そして、バンド決定後にＲＦシンセサイザおよびＴＸ−ＰＬＬループをロック状態にさせる。これに対し、本実施例の高周波ＩＣでは、コマンド"Ｗｏｒｄ１"によるウォームアップモード"Warm up"の開始に応じて"Ｗｏｒｄ１"に含まれる周波数情報（ＣＨ，Ｔ／Ｒ，ＮIF，ＢＮＤ）に基づくＲＦＶＣＯの分周比生成と、ＲＦＶＣＯとＴＸＶＣＯの使用バンドの選択動作を行なった後、ＲＦシンセサイザおよびＴＸ−ＰＬＬループをロック状態にさせる。
【００８３】
その後、ベースバンドＩＣ３００から高周波ＩＣ２００に対して送信動作を指令する"Ｗｏｒｄ３"が送られ、"Ｗｏｒｄ３"を受信すると、制御回路２６０は送信モードに入り、送信信号の変調、増幅を行なわせる（図１４タイミングｔ７）。また、制御回路２６０は、ＧＳＭかＤＣＳ／ＰＣＳかに応じてスイッチＳＷ１，ＳＷ２などの切替え制御も行なう。なお、上記受信モード"Ｒｘ"および送信モード"Ｔｘ"は、それぞれタイムスロットと呼ばれる時間単位（例えば５７７μ秒）で実行される。
【００８４】
ベースバンドＩＣ３００から"Ｔ／Ｒ"が送信を示すコマンド"Ｗｏｒｄ１"を本実施例の高周波ＩＣ２００が受けると、ＲＦＶＣＯの分周比の生成を開始する。分周比の生成は、図１２に示されているように、図１１の割算器ＤＩＶ２における前述した演算が９回実行されて、"商"Ｑと"余り"ＹＸＲＭが算出され、"商"Ｑが整数部データＩとして、また"余り" ＹＸＲＭから６５Ｙ／２を引いたものが分子データＦとして分母データＧと共にシグマデルタ変調器６４２に供給される。そして、シグマデルタ変調器６４２で生成されたＦ／Ｇと上記整数部データＩとを加算器６４３で加算したＩ＋Ｆ／Ｇが、分周比Ｎとして分周比生成ロジック２６４から可変分周器６３１へ供給されて、可変分周器６３１はＲＦＶＣＯ２６２から発振信号φRFを分周比Ｎで分周したクロックφdivを生成して出力する。
【００８５】
次に、ＲＦシンセサイザ２６３内の自動バンド選択回路６３７による選択バンドの決定の手順を、図１３のタイミングチャートを用いて説明する。
分周比生成ロジック２６４における上記可変分周器６３１の分周比の生成が終了すると、制御回路２６０から自動バンド選択回路６３７に対して自動バンド選択動作の開始を指示する信号ＢＳＳが供給される。すると、自動バンド選択回路６３７から、ＰＬＬループ上の切替えスイッチ６３５を固定電圧ＶDC側に切り替えるスイッチ切替え信号ＳＣとリセット信号ＲＴが出力されるとともに、分周比生成ロジック２６４から可変分周回路６３１への分周比「Ｎ」の供給が開始される（タイミングｔ61）。切替えスイッチ６３５が固定電圧ＶDC側に切り替えられると、この固定電圧ＶDCが制御電圧ＶｔとしてＶＣＯ２６２に供給され、ＶＣＯはその固定電圧ＶDCに応じた周波数で発振を開始する。
【００８６】
なお、本実施例においては、このとき同時に図８のシグマデルタ変調器６４２に対して、３次のシグマデルタ変調から１次のシグマデルタ変調動作を行なうように切り替え信号が供給される。前述したように、３次のシグマデルタ変調器として動作すると可変分周器６３１の平均分周比は一定であるが局所的には分周比が変動する。一方、自動バンド選択では、可変分周器６３１で分周されたクロックφdivと基準発振信号φｒを固定分周器６３６で１／６５分周したクロックφｒ'の位相の進み遅れを判定するため、可変分周器６３１の分周比が変動すると位相がずれてしまい正しい位相判定が行なえなくなるおそれがある。そこで、この実施例では、自動バンド選択の際には、シグマデルタ変調器６４２を、１次のシグマデルタ変調器として動作させるようにしている。
【００８７】
また、自動バンド選択回路６３７内には、基準発振回路２６１からの基準発振信号φｒを計数してタイマ動作を行なう周波数カウンタや制御回路、可変分周回路６３１の出力φ１と固定分周回路６３６の出力φｒ'を比較してφ１の位相がφｒ'の位相よりも進んでいるか遅れているか判定する位相進み遅れ判定回路、該判定回路３７２の判定結果に応じてＶＣＯ２６２のバンドを切り替えるＶＣＯバンド切替え回路が設けられており、リセット信号ＲＴの入力後、周波数カウンタが５μｓ（マイクロ秒）経過すると制御回路にタイマ信号が送られる。この５μｓの時間は、ループフィルタ６３４の電圧が固定電圧ＶDCで安定するのに要する時間である。５μｓが経過すると、制御回路は、ＶＣＯバンド切替え回路に対してＶＣＯ２６２へバンド切替え制御信号ＶＢ０〜ＶＢ７を送るよう指令する信号を与える。これにより、ＶＣＯ２６２において選択的に接続される容量素子が切り替えられて選択バンドが指定される（タイミングｔ62）。ここで最初の指定バンドは２５６個のバンド＃０〜＃２５５のうち中央のバンド＃１２７である。
【００８８】
次に、自動バンド選択回路６３７内の制御回路は、ＶＣＯ２６２のバンド切替えに要する短い時間（例えば０．５μｓ）を待ってから、可変分周回路６３１および固定分周回路６３６に対してリセット信号ＲＥＳを送る。可変分周回路６３１と固定分周回路６３６はカウンタ回路であり、リセット信号ＲＥＳにより可変分周回路６３１と固定分周回路６３６が一旦「０」にリセットされ、そのリセットが解除されて計数を開始する。そして、それぞれ設定された分周比「Ｎ」と「６５」を計数するとそれぞれパルスφdiv，φｒ'を出力する。固定分周回路６３６は基準発振回路１３からの正確な基準発振信号φｒ（２６ＭＨｚ）により動作するので、出力パルスφｒ'の周波数は４００ｋＨｚで周期は２．５μｓである。これらの出力パルスφdiv，φｒ'は位相進み遅れ判別回路に供給されており、進み遅れ判別回路は可変分周回路６３１の出力パルスφdivの立ち上がりが固定分周回路６３６の出力パルスφｒ'の立ち上がりよりも進んでいるか遅れているかを判別する。
【００８９】
そして、位相進み遅れ判別回路は、可変分周回路６３１の出力パルスφdivが遅れていると判別すると、ＶＣＯバンド切替え回路に対して、ＶＣＯ２６２へ現在よりも高い周波数のバンドを指定するバンド切替え制御信号ＶＢ０〜ＶＢ７を送るよう指令する信号を与える（タイミングｔ63）。一方、可変分周回路６３１の出力パルスφdivが進んでいると判別すると、位相進み遅れ判別回路２２はＶＣＯバンド切替え回路２３に対して、ＶＣＯ１１へ現在よりも低い周波数のバンドを指定するバンド切替え制御信号ＶＢ０〜ＶＢ７を送るよう指令する信号を与える。２回目のバンド切替え制御信号ＶＢ０〜ＶＢ７により指定されるバンドは、φdivが遅れているときは＃１２７と＃２５５の真ん中の＃１９１、φdivが進んでいるときは＃１２７と＃０の真ん中の＃６３である。
【００９０】
バンドの切替え指令が行なわれると、制御回路はＶＣＯ２６２のバンド切替えに要する短い時間（例えば０．５μｓ）を待ってから、可変分周回路６３１および固定分周回路６３６に対して再びリセット信号ＲＥＳを送る。すると、可変分周回路６３１と固定分周回路６３６は、一旦「０」にリセットされてから計数を再開する。そして、それぞれ設定された分周比Ｎと「６５」を計数するとそれぞれパルスφdiv，φｒ'を出力し、進み遅れ判別回路により可変分周回路６３１の出力パルスφdivの立ち上がりが固定分周回路６３６の出力パルスφｒ'の立ち上がりよりも進んでいるか遅れているか判別される。
【００９１】
そして、可変分周回路６３１の出力パルスφdivが遅れていると判別すると、進み遅れ判別回路ＶＣＯバンド切替え回路に対して、ＶＣＯ２６２へ現在よりも高い周波数のバンドを指定するバンド切替え制御信号ＶＢ０〜ＶＢ７を送るよう指令する信号を与える（タイミングｔ64）。一方、可変分周回路６３１の出力パルスφdivが進んでいると判別すると、進み遅れ判別回路はＶＣＯバンド切替え回路に対して、ＶＣＯ２６２へ現在よりも低い周波数のバンドを指定するバンド切替え制御信号ＶＢ０〜ＶＢ７を送るよう指令する信号を与える。３回目のバンド切替え制御信号ＶＢ０〜ＶＢ７により指定されるバンドは、＃１２７と＃１９１の真ん中の＃１５９、＃１９１と＃２５５の真ん中の＃１２３、＃１２７と＃６３の真ん中の＃９５または＃６３と＃０の真ん中の＃３１である。
【００９２】
上記動作を８回繰り返すことで、２５６バンドの中から指定発振周波数（分周比Ｎに対応した周波数）に適したバンドが選択される（タイミングｔ65）。８回目の判定では７回目の判定で選択されたバンドもしくはそれよりも１つだけ上のバンド（または１つ下のバンドでも可）が選択される。以上の動作によって、ＶＣＯ２６２の使用バンドが決定され、ＰＬＬループ上のスイッチ６３５が固定電圧ＶDCからチャージポンプ６３３側へ切り替えられて通常のＰＬＬの周波数引き込み動作が開始される。なお、８回目の判定で選択されたバンドにさらにオフセットを加えて最終選択バンドを決定するようにしても良い。このオフセットは、リセット信号ＲＥＳによる可変分周回路６３１と固定分周回路６３６のリセット動作のずれに起因する判別誤差を補償するためのものである。
【００９３】
また、このとき同時に図８のシグマデルタ変調器６４２に対して、１次のシグマデルタ変調から３次のシグマデルタ変調動作を行なうように切り替え信号が供給される。さらに、このときシグマデルタ変調器６４２の内部はリセットされる。このように、バンド選択動作中はシグマデルタ変調器６４２を１次のシグマデルタ変調器として動作させることにより、可変分周器６３１で分周されたクロックφdivと基準発振信号φｒを固定分周器６３６で１／６５分周したクロックφｒ'の位相の進み遅れの判定を正しく行なうことができる。しかも、本実施例のＰＬＬ回路を適用した高周波ＩＣにおいては、スイッチ６３５が固定電圧ＶDCからチャージポンプ６３３側へ切り替えられる直前の電圧がループフィルタの電圧すなわち固定電圧ＶDCに極めて近い値になるため、周波数引き込みも極めて短時間に終了するようになる。
【００９４】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明はそれに限定されるものでない。例えば前記実施例においては、分周比生成回路６４１に設けられている乗算器ＭＬＴ１，ＭＬＴ２において入力に掛け合わせる値を生成するデコーダＤＥＣ１，ＤＥＣ２を高周波ＩＣ内に設けたものを説明したが、デコーダＤＥＣ１，ＤＥＣ２を設ける代わりに、デコーダの出力に相当する値（図４および図５参照）をベースバンド回路３００から高周波ＩＣ２００に与えるように構成しても良い。
【００９５】
また、前記実施例では、ＩＦ用分周器２３１の分周比ＮIFをチップの外のベースバンド回路３００から与えるようにしているが、スプリアス対策のサイドステップを考えなければ、送信か受信かを示す情報Ｔ／Ｒとバンド情報ＢＮＤとチャネル情報ＣＨとからチップ内部で自動的に分周比ＮIFを決定してＩＦ用分周器２３１に設定するように構成しても良い。
【００９６】
さらに、前記実施例では、同一の半導体チップに送信系回路と受信系回路とが形成された高周波ＩＣについて説明したが、送信系回路とＲＦ−ＰＬＬを内蔵し、別個の半導体チップに形成された受信系回路に対して上記ＲＦ−ＰＬＬで生成された発振信号を供給するようにしたものにも適用することができる。また、基準となる信号φrefを生成する発振回路（ＤＣＸＯ）２６１が送信系回路や受信系回路と同一の半導体チップ上に形成されているものを説明したが、基準信号φrefはチップ外部から与えるようにしても良い。
【産業上の利用可能性】
【００９７】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である高周波ＩＣにおけるＲＦ−ＰＬＬを構成する分周回路に適用したものについて説明したが、それに限定されず、いわゆる整数部と小数部からなる分周比で分周を行なう可変分周器一般に適用することができる。また、実施例では、携帯電話機のような無線通信システムに用いられる高周波ＩＣに適用した場合について説明したが、本発明はそれに限定されるものでなく、無線ＬＡＮ用の高周波ＩＣその他、受信信号や送信信号と合成されて周波数変換や変復調を行なう高周波信号を生成するＰＬＬ回路を有する高周波ＩＣに対しても本発明を適用することができる。
【図面の簡単な説明】
【００９８】
【図１】本発明を適用したマルチバンド方式の通信用半導体集積回路（高周波ＩＣ）とそれを用いた通信システムの一例を示すブロック図である。
【図２】実施例の高周波ＩＣにおけるＲＦ−ＰＬＬのシンセサイザと分周比設定ロジックの構成例を示すブロック図である。
【図３】図２の分周比設定ロジックを構成する分周比計算部の構成例を示すブロック図である。
【図４】図３の分周比計算部を構成する乗算器ＭＬＴ１に付随するデコーダの入力と出力の関係を示す説明図である。
【図５】図３の分周比計算部を構成する乗算器ＭＬＴ２に付随するデコーダの入力と出力の関係を示す説明図である。
【図６】図２の分周比設定ロジックを構成するシグマデルタ変調器の構成例を示すブロック図である。
【図７】図６のシグマデルタ変調器の動作タイミングを示すタイミングチャートである。
【図８】本発明の第２の実施例に用いられる３次のシグマデルタ変調器の構成例が示すブロック図である。
【図９】図２の分周比設定ロジックの動作タイミングを示すタイミングチャートである。
【図１０】本発明の第３の実施例におけるシグマデルタ変調器の構成例を示すブロック図である。
【図１１】分周比計算部を構成する割算器の構成例を示すブロック図である。
【図１２】分周比生成ロジックにおける分周比生成タイミングを示すタイミングチャートである。
【図１３】自動バンド選択回路による選択バンドの決定の手順を示すタイミングチャートである。
【図１４】ＧＳＭ用の高周波ＩＣにおけるモード制御および各ＶＣＯの立ち上げの手順を示すタイミングチャートである。
【符号の説明】
【００９９】
１００ 送受信用アンテナ
１１０ 送受信切り替え用のスイッチ
１２０ フィルタ
１３０ 高周波電力増幅回路
２００ 高周波ＩＣ
２１１ ロウノイズアンプ
２１２ 復調&ダウンコンバート用ミキサ
２１３ 高利得増幅回路
２３１ ＩＦ用分周回路
２３３ 変調&アップコンバート用ミキサ
２３５ オフセットミキサ
２４０ 送信用発振回路（ＴＸＶＣＯ）
２６０ 制御回路
２６１ 基準発振回路
２６２ 発振回路（ＲＦＶＣＯ）
２６３ シンセサイザ
２６４ 分周比生成ロジック
６３１ 可変分周回路
６３２ 位相比較回路
６３３ チャージポンプ
６３４ ループフィルタ
６３７ バンド選択回路
【特許請求の範囲】
【請求項１】
発振回路と、該発振回路の発振信号を整数部Ｉと分数部Ｆ／Ｇからなる分周比（Ｉ＋Ｆ／Ｇ）で分周可能な可変分周回路と、該可変分周回路の出力信号と基準信号の位相差を検出する位相比較回路と、該位相比較回路により検出された位相差に応じた電圧を出力して前記発振回路の発振周波数を制御する周波数制御回路とを有するＰＬＬ回路を備えた通信用半導体集積回路であって、
外部から供給される送信開始指令と使用周波数帯情報に基づいて、前記可変分周回路に与える分周比を算出する分周比算出回路と、
該分周比算出回路により算出された分周比により前記可変分周回路を動作させ、前記発振回路に所定レベルの電位を制御電圧として供給した状態で前記可変分周回路の出力信号の位相と基準信号を所定の分周比で分周した信号の位相とを比較して前記発振回路の発振周波数帯を選択するバンド選択回路とを備え、
前記バンド選択回路により前記発振回路の発振周波数帯を選択した後、前記発振回路の制御電圧を前記所定レベルの電位から前記周波数制御回路の出力電圧に切り替えて前記発振回路を動作させるように構成されてなること特徴とする通信用半導体集積回路装置。
【請求項２】
前記発振回路により生成された発振信号を分周して中間周波数の信号を生成する分周回路と、該分周回路により分周された信号を送信用ベースバンド信号により変調させる変調回路と、該変調回路により変調された信号をより周波数の高い送信信号に変換する第１周波数変換回路と、該第１周波数変換回路の出力側から取り出された信号と前記分周回路により分周された信号を合成してそれらの信号の周波数差に相当する周波数の信号を生成する第２周波数変換回路と、前記第２周波数変換回路で変換された信号と前記発変調回路により変調された信号の位相差を検出する第２位相比較回路と、を備え、前記第１周波数変換回路は前記第２位相比較回路により検出された位相差に応じた周波数で発振動作することを特徴とする請求項１に記載の通信用半導体集積回路。
【請求項３】
前記発振回路により生成された発振信号を分周する第２分周回路と、受信信号と前記第２分周回路により分周された信号を合成して受信信号を周波数の低い信号に変換する第３周波数変換回路をさらに備えることを特徴とする請求項２に記載の通信用半導体集積回路。
【請求項４】
前記分周比生成回路は、外部から供給される使用周波数帯情報と送信か受信かを示すモード情報とチャネル情報とに基づいて前記整数部Ｉと分数部Ｆ／Ｇを生成して前記可変分周回路へ与えることを特徴とする請求項１ないし３のいずれかに記載の通信用半導体集積回路装置。
【請求項５】
前記分数部Ｆ／Ｇの分母Ｇは、前記バンド情報と前記分周比に関する設定情報とに対応して予め用意された複数の整数の組み合わせの中から選択されたいずれかの整数に基づいて生成されるように構成されていることを特徴とする請求項４に記載の通信用半導体集積回路装置。
【請求項６】
前記分周比生成回路は、使用周波数帯情報とチャネル情報とモード情報に対応して予め用意された組み合わせの中から選択された値を前記選択された分母Ｇで割り算して商を整数部Ｉとして出力し、余りを分子Ｆとして出力する分周比計算回路と、前記分母Ｇを用いて前記分子Ｆをデルタシグマ変調して分数部Ｆ／Ｇを生成するデルタシグマ変調回路と、該デルタシグマ変調回路の出力と前記整数部Ｉとを合成して出力する加算回路とから構成されていることを特徴とする請求項５に記載の通信用半導体集積回路。
【請求項７】
前記分周比計算回路は、前記選択された分母Ｇを順次ビットシフトするシフト回路と、該シフト回路によりシフトされた値と前記使用周波数帯情報とチャネル情報とモード情報に対応して予め用意された組み合わせの中から選択された値または戻り値との大小比較演算を行ない前記戻り値を生成する比較演算回路とを備え、前記ビットシフトと前記大小比較演算を繰り返し実行して前記整数部Ｉと前記分子Ｆを生成することを特徴とする請求項６に記載の通信用半導体集積回路。
【請求項８】
前記デルタシグマ変調回路は２次以上のデルタシグマ変調回路であり、前記バンド選択回路による前記発振回路の発振周波数帯の選択動作は、前記デルタシグマ変調回路を１次のデルタシグマ変調回路として動作させて行なうことを特徴とする請求項６に記載の通信用半導体集積回路。
【請求項９】
前記デルタシグマ変調回路は、入力分子データＦとフィードバックデータとを加算する加算回路と、加算結果を量子化する１ビット量子化回路と、該量子化回路の出力をゲイン倍する演算回路と、該演算回路の出力と前記加算回路の出力との差分を求める減算回路と、得られた差分を遅延する遅延回路とを備え、前記遅延回路で遅延された差分が前記フィードバックデータとして前記加算回路に供給されるように構成されていることを特徴とする請求項８に記載の通信用半導体集積回路。
【請求項１０】
前記デルタシグマ変調回路は、前記加算回路と前記１ビット量子化回路と前記演算回路と前記減算回路と前記遅延回路を複数組備え、いずれかの組の量子化回路の出力に他の組の量子化回路の出力を減算回路で微分した出力をそれぞれ順次加算して出力するようにされ、前記減算回路の出力の代わりにオールゼロの値を加算して出力させることで１次のデルタシグマ変調回路として動作することを特徴とする請求項９に記載の通信用半導体集積回路。
【請求項１１】
発振回路と、該発振回路の発振信号を整数部Ｉと分数部Ｆ／Ｇとで表される分周比（Ｉ＋Ｆ／Ｇ）で分周可能な可変分周回路と、該可変分周回路の出力信号と基準信号の位相差を検出する位相比較回路と、該位相比較回路により検出された位相差に応じた電圧を出力して前記発振回路の発振周波数を制御する周波数制御回路とを有するＰＬＬ回路を備えた通信用半導体集積回路であって、
外部から供給される送信開始指令と使用周波数帯情報に基づいて、前記可変分周回路に与える分周比を算出する分周比算出回路と、
該分周比算出回路により算出された分周比により前記可変分周回路を動作させ、前記発振回路に所定レベルの電位を制御電圧として供給した状態で前記可変分周回路の出力信号の位相と所定の信号の位相とを比較して前記発振回路の発振周波数帯を選択するバンド選択回路とを備え、
前記バンド選択回路により前記発振回路の発振周波数帯を選択した後、前記発振回路の制御電圧を前記所定レベルの電位から前記周波数制御回路の出力電圧に切り替えて前記発振回路を動作させるように構成されてなること特徴とする通信用半導体集積回路装置。
【請求項１】
発振回路と、該発振回路の発振信号を整数部Ｉと分数部Ｆ／Ｇからなる分周比（Ｉ＋Ｆ／Ｇ）で分周可能な可変分周回路と、該可変分周回路の出力信号と基準信号の位相差を検出する位相比較回路と、該位相比較回路により検出された位相差に応じた電圧を出力して前記発振回路の発振周波数を制御する周波数制御回路とを有するＰＬＬ回路を備えた通信用半導体集積回路であって、
外部から供給される送信開始指令と使用周波数帯情報に基づいて、前記可変分周回路に与える分周比を算出する分周比算出回路と、
該分周比算出回路により算出された分周比により前記可変分周回路を動作させ、前記発振回路に所定レベルの電位を制御電圧として供給した状態で前記可変分周回路の出力信号の位相と基準信号を所定の分周比で分周した信号の位相とを比較して前記発振回路の発振周波数帯を選択するバンド選択回路とを備え、
前記バンド選択回路により前記発振回路の発振周波数帯を選択した後、前記発振回路の制御電圧を前記所定レベルの電位から前記周波数制御回路の出力電圧に切り替えて前記発振回路を動作させるように構成されてなること特徴とする通信用半導体集積回路装置。
【請求項２】
前記発振回路により生成された発振信号を分周して中間周波数の信号を生成する分周回路と、該分周回路により分周された信号を送信用ベースバンド信号により変調させる変調回路と、該変調回路により変調された信号をより周波数の高い送信信号に変換する第１周波数変換回路と、該第１周波数変換回路の出力側から取り出された信号と前記分周回路により分周された信号を合成してそれらの信号の周波数差に相当する周波数の信号を生成する第２周波数変換回路と、前記第２周波数変換回路で変換された信号と前記発変調回路により変調された信号の位相差を検出する第２位相比較回路と、を備え、前記第１周波数変換回路は前記第２位相比較回路により検出された位相差に応じた周波数で発振動作することを特徴とする請求項１に記載の通信用半導体集積回路。
【請求項３】
前記発振回路により生成された発振信号を分周する第２分周回路と、受信信号と前記第２分周回路により分周された信号を合成して受信信号を周波数の低い信号に変換する第３周波数変換回路をさらに備えることを特徴とする請求項２に記載の通信用半導体集積回路。
【請求項４】
前記分周比生成回路は、外部から供給される使用周波数帯情報と送信か受信かを示すモード情報とチャネル情報とに基づいて前記整数部Ｉと分数部Ｆ／Ｇを生成して前記可変分周回路へ与えることを特徴とする請求項１ないし３のいずれかに記載の通信用半導体集積回路装置。
【請求項５】
前記分数部Ｆ／Ｇの分母Ｇは、前記バンド情報と前記分周比に関する設定情報とに対応して予め用意された複数の整数の組み合わせの中から選択されたいずれかの整数に基づいて生成されるように構成されていることを特徴とする請求項４に記載の通信用半導体集積回路装置。
【請求項６】
前記分周比生成回路は、使用周波数帯情報とチャネル情報とモード情報に対応して予め用意された組み合わせの中から選択された値を前記選択された分母Ｇで割り算して商を整数部Ｉとして出力し、余りを分子Ｆとして出力する分周比計算回路と、前記分母Ｇを用いて前記分子Ｆをデルタシグマ変調して分数部Ｆ／Ｇを生成するデルタシグマ変調回路と、該デルタシグマ変調回路の出力と前記整数部Ｉとを合成して出力する加算回路とから構成されていることを特徴とする請求項５に記載の通信用半導体集積回路。
【請求項７】
前記分周比計算回路は、前記選択された分母Ｇを順次ビットシフトするシフト回路と、該シフト回路によりシフトされた値と前記使用周波数帯情報とチャネル情報とモード情報に対応して予め用意された組み合わせの中から選択された値または戻り値との大小比較演算を行ない前記戻り値を生成する比較演算回路とを備え、前記ビットシフトと前記大小比較演算を繰り返し実行して前記整数部Ｉと前記分子Ｆを生成することを特徴とする請求項６に記載の通信用半導体集積回路。
【請求項８】
前記デルタシグマ変調回路は２次以上のデルタシグマ変調回路であり、前記バンド選択回路による前記発振回路の発振周波数帯の選択動作は、前記デルタシグマ変調回路を１次のデルタシグマ変調回路として動作させて行なうことを特徴とする請求項６に記載の通信用半導体集積回路。
【請求項９】
前記デルタシグマ変調回路は、入力分子データＦとフィードバックデータとを加算する加算回路と、加算結果を量子化する１ビット量子化回路と、該量子化回路の出力をゲイン倍する演算回路と、該演算回路の出力と前記加算回路の出力との差分を求める減算回路と、得られた差分を遅延する遅延回路とを備え、前記遅延回路で遅延された差分が前記フィードバックデータとして前記加算回路に供給されるように構成されていることを特徴とする請求項８に記載の通信用半導体集積回路。
【請求項１０】
前記デルタシグマ変調回路は、前記加算回路と前記１ビット量子化回路と前記演算回路と前記減算回路と前記遅延回路を複数組備え、いずれかの組の量子化回路の出力に他の組の量子化回路の出力を減算回路で微分した出力をそれぞれ順次加算して出力するようにされ、前記減算回路の出力の代わりにオールゼロの値を加算して出力させることで１次のデルタシグマ変調回路として動作することを特徴とする請求項９に記載の通信用半導体集積回路。
【請求項１１】
発振回路と、該発振回路の発振信号を整数部Ｉと分数部Ｆ／Ｇとで表される分周比（Ｉ＋Ｆ／Ｇ）で分周可能な可変分周回路と、該可変分周回路の出力信号と基準信号の位相差を検出する位相比較回路と、該位相比較回路により検出された位相差に応じた電圧を出力して前記発振回路の発振周波数を制御する周波数制御回路とを有するＰＬＬ回路を備えた通信用半導体集積回路であって、
外部から供給される送信開始指令と使用周波数帯情報に基づいて、前記可変分周回路に与える分周比を算出する分周比算出回路と、
該分周比算出回路により算出された分周比により前記可変分周回路を動作させ、前記発振回路に所定レベルの電位を制御電圧として供給した状態で前記可変分周回路の出力信号の位相と所定の信号の位相とを比較して前記発振回路の発振周波数帯を選択するバンド選択回路とを備え、
前記バンド選択回路により前記発振回路の発振周波数帯を選択した後、前記発振回路の制御電圧を前記所定レベルの電位から前記周波数制御回路の出力電圧に切り替えて前記発振回路を動作させるように構成されてなること特徴とする通信用半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００６−４１５８０（Ｐ２００６−４１５８０Ａ）
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願番号】特願２００４−２１４０２０（Ｐ２００４−２１４０２０）
【出願日】平成１６年７月２２日（２００４．７．２２）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願日】平成１６年７月２２日（２００４．７．２２）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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