【課題】ＰＬＬ回路におけるＰＬＬ応答特性を、参照電圧に応じた所望の特性にする。
【解決手段】ＰＬＬ回路は、入力された電圧に応じた周波数で発振することにより、内部信号を生成する発振部と、前記内部信号を分周して分周信号を生成する分周部と、外部から入力された基準信号の位相と前記分周部から受けた前記分周信号の位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、前記位相誤差信号に基づいて制御電圧を生成する生成部と、を有するＰＬＬ回路であって、前記生成部から出力された前記制御電圧が前記発振部へ入力される第１の状態と、参照電圧が前記発振部へ入力される第２の状態とを切り替える切り替え部と、前記第２の状態において、前記生成部から出力された前記制御電圧と前記参照電圧とを比較し、前記生成部から出力される制御電圧が前記参照電圧に等しくなるように、前記発振部に入力された電圧に対する前記発振部における発振する周波数を補正する補正部とを備える。 （もっと読む）

【課題】ＰＬＬ回路におけるＰＬＬ応答特性を、参照電圧に応じた所望の特性にする。
【解決手段】ＰＬＬ回路は、入力された電圧に応じた周波数で発振することにより、内部信号を生成する発振部と、前記内部信号を分周して分周信号を生成する分周部と、外部から入力された基準信号の位相と前記分周部から受けた前記分周信号の位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、前記位相誤差信号に基づいて制御電圧を生成する生成部とを有するＰＬＬ回路であって、前記生成部から出力された前記制御電圧が前記発振部へ入力される第１の状態と、参照電圧が前記発振部へ入力される第２の状態とを切り替える切り替え部と、前記第２の状態において、前記分周信号の周波数と前記基準信号の周波数とを比較し、前記分周信号の周波数が前記基準信号の周波数に等しくなるように、前記発振部に入力された電圧に対する前記発振部における発振する周波数を補正する補正部とを備える。 （もっと読む）

【課題】冗長な回路、配線を不要とし、回路規模の増大を回避し、デューティを変更可能とするＤＬＬを提供する。
【解決手段】外部信号の第１遷移（Ｒｉｓｅ）を可変に遅延させる第１可変遅延回路（１０Ｒ）と、外部信号の第２遷移（Ｆａｌｌ）を可変に遅延する第２可変遅延回路（１０Ｆ）と、第１可変遅延回路（１０Ｒ）の出力信号と第２可変遅延回路（１０Ｆ）の出力信号とを合成する合成回路（１３）と、合成回路（１３）の出力信号のデューティの変更と検出を行うデューティ変更検出回路（２１）と、デューティ変更検出回路（２１）のデューティ検出結果（ＤＣＣ）に従って第１可変遅延回路（１０Ｒ）又は第２可変遅延回路（１０Ｆ）の遅延を可変させる遅延制御回路（１５Ｒ、１５Ｆ）と、を備える。 （もっと読む）

【課題】ＣＰＵなどの特別な制御回路が不要で、しかも無線送受信回路で用いている周波数に関わりなく、スイッチングノイズの影響を無視できるレベルまで軽減することが可能な発振周波数制御回路を提供する。
【解決手段】周波数が下限周波数と上限周波数の間を連続的に変化しながら往復する発振回路において、アップダウン制御回路２０は、第１の検出回路３０がクロック信号のハイレベル又はローレベルの時間が第１の遅延時間以下になったことを検出した場合は、ダウン信号を可変周波数発振回路に出力し、第２の検出回路４０がクロック信号のハイレベル又はローレベルの時間が第２の遅延時間以上になったことを検出した場合は、アップ信号を可変周波数発振回路１０に出力する。 （もっと読む）

【課題】位相同期回路において、ωｎ，ζを自由に変更可能でかつキャリブレーション可能にする。
【解決手段】ループフィルタ部１０６を抵抗素子１６２と容量素子１６４の直列回路で構成する。抵抗素子１６２は差動出力の第１ループフィルタ駆動部１０４_1（差動出力チャージポンプ回路DOCP）で駆動し、容量素子１６４はシングルエンド出力の第２ループフィルタ駆動部１０４_2（シングルエンドチャージポンプ回路SECP）で駆動する。発振部１０１は、ノードND１０１の電圧に基づき発振するようにする。発振部１０１の発振ゲインを補正するキャリブレーション部CALIB を設ける。抵抗回路や容量回路をスイッチングすることなく、ωｎ，ζを自由に変えられる。ループフィルタは、一方をシングルエンド、他方を差動で駆動すると、抵抗回路や容量回路の各両端に発生する電圧が独立になり、ωｎ，ζのキャリブレーションがし易くなる。 （もっと読む）

【課題】補間回路の最小動作周期を低減でき、ＤＬＬの最大動作周波数を向上させることができる、ＤＬＬ回路を提供する。
【解決手段】位相検知回路２１は、入力される基準クロック信号とレプリカ回路１７から出力されるクロック信号との位相の差を検知し遅延制御回路２２に出力する。遅延制御回路２２は、位差の信号を基に、基準クロック信号の位相を調整する制御信号を出力する。そして、遅延制御回路２２から出力される制御信号を基に、マルチプレクサ１２、１３は、粗調整遅延回路１０からインバータ２段分の遅延差を有する信号を選択して出力し、第１の微調整遅延回路１４は、マルチプレクサから入力した２段分の遅延差の信号を基に、インバータ１段分の遅延差を有する信号を出力する。第２の微調整遅延回路１５は、この１段分の遅延差を有する信号に基づいてクロック信号の位相を調整する。 （もっと読む）

【課題】所望の単位遅延回路の１個分の遅延追加がなされた場合であっても不安定な単位遅延回路が連続しないようにすること。
【解決手段】本発明は、外部クロックと内部クロックとの位相差を比較する位相比較器１と、位相比較器１からの出力信号により遅延時間を制御するアップダウンカウンタ２と、外部クロックの遅延を制御して内部クロックとするため、アップダウンカウンタ２から出力される信号の複数ビットに対応した複数個の単位遅延回路（Delay-Cell）を備え、この複数個のDelay-Cellを直列に接続するにあたり、アップダウンカウンタ２からの出力における同一ビットの出力により制御されるDelay-Cellが隣り合わないよう接続されるデジタル遅延ライン３とを有する遅延同期ループ回路である。 （もっと読む）

【課題】クロック同期システムに用いる位相比較器として、次段のカウンタに影響を与えることなく、クロックの同期がとれた際に確実にロックをかけること。
【解決手段】本発明は、基準クロックの位相に対する比較クロックの位相のずれを検出する第１の位相比較部Ｋ１ａと、基準クロックおよび比較クロックのいずれか一方について所定時間遅延または進んだ状態での両クロックの位相のずれを検出する第２の位相比較部Ｋ１ｂと、第１の位相比較部Ｋ１ａの出力と第２の位相比較部Ｋ１ｂの出力との論理積を位相ずれの検出結果として出力する論理積部ＡＮＤ１とを備える （もっと読む）

【課題】デジタル位相ロックループを実施するシステム及び方法を提供する。
【解決手段】デジタル位相ロックループを実施する装置は、ＶＣＯ制御電圧に応答して１次クロック信号を発生する電圧制御式発振器を含む。検出手段は、カウントアップ信号及びカウントダウン信号を含むカウンタ制御信号を発生し、１次クロック信号と基準信号の現在の関係を示す。アップ／ダウンカウンタは、次に対応するカウンタ制御信号に応答してカウンタ値を増分又は減分する。カウンタ値は、次に電圧制御式発振器により発生された１次クロック信号の周波数を調節するためにデジタル／アナログ変換器によってＶＣＯ制御電圧に変換される。代替実施形態では、上述のアップ／ダウンカウンタを利用して、デジタル／アナログ変換器でＶＣＯ制御電圧を発生する以外の適切な技術の利用により、カウンタ値に比例して電圧制御式発振器の周波数を調節することができる。 （もっと読む）

【課題】チップ上における占有面積が小さく、広範囲なクロック周波数に対応可能なＤＬＬ回路を提供する。
【解決手段】外部クロック信号ＣＬＫを遅延させるディレイライン２１０と、ディレイライン２１０による遅延量を制御する制御回路とを備える。ディレイライン２１０は、従属接続された複数の可変遅延素子５００を有し、可変遅延素子５００は、バイアス電流量によって遅延量が変化する差動回路構成であり、制御回路は、バイアス電流量を設定する第１の制御部３００と、複数の可変遅延素子５００のうち出力を取り出す可変遅延素子を選択する第２の制御部４００とを有している。本発明によれば、可変遅延素子によってディレイラインが構成されていることから、少ない段数にて広範囲なクロック周波数に対応することが可能となる。 （もっと読む）

【課題】クロックの周波数が高い場合であっても、パルスの消失リスクが少ないＤＬＬ回路を提供すること。
【解決手段】ＤＬＬ回路１００において、ＣＫとＬＣＬＫの各立ち上がりエッジの位相を比較して判定信号Ｒ−Ｕ／Ｄを生成する位相判定回路１１１と、ＣＫとＬＣＬＫの各立ち下がりエッジの位相を比較して判定信号Ｆ−Ｕ／Ｄを生成する位相判定回路１１２と、判定信号Ｒ−Ｕ／Ｄに基づいてＬＣＬＫＲのアクティブエッジの位置を調整する第１の調整回路と、判定信号Ｆ−Ｕ／Ｄに基づいてＬＣＬＫＦのアクティブエッジの位置を調整する第２の調整回路と、ＬＣＬＫＲとＬＣＬＫＦに基づいてＬＣＬＫを生成するクロック生成回路と、ＬＣＬＫＲのアクティブエッジの調整方向とＬＣＬＫＦのアクティブエッジの調整方向とが互いに逆方向であることに応答して、第２の調整回路による調整動作を停止させる停止回路１５０とを備える。 （もっと読む）

【課題】複数系統の基準信号のいずれか、又は全てが断となってしまった場合でも、安定してクロック信号を生成することができるようにする。
【解決手段】断検出部２−Ａ，２−Ｂで現用系の基準信号Ａと予備系の基準信号Ｂの断を検出するようにし、断検出時には断検出信号を制御部８へ出力する。制御部８は、断検出部２−Ａからの断検出信号を受け取ると、入力切替部１の導出を基準信号Ｂに切り替え、その後、断検出部２−Ｂからの断検出信号を通知されると、制御電圧保持部６の保持電圧の更新を停止させ、切替部７の導出を制御電圧生成部５で生成される制御電圧から制御電圧保持部６に保持される保持電圧に切り替える。 （もっと読む）

【課題】回路規模を大きくせずにＥＭＩを十分に低減できる拡散スペクトラムクロック生成装置を提供する。
【解決手段】拡散スペクトラムクロック生成装置は、クロック信号を生成するＰＬＬ（Phase Locked Loop）回路１と、クロック信号の周波数変調を行う周波数変調回路２とを備え、周波数変調回路２は、カウンタ１１と、設定レジスタ１２，１３と、マルチプレクサ１４と、１／Ｐ分周器１５と、ラッチレジスタ１６と、アップダウンカウンタ１７と、設定レジスタ１８と、加算器１９とを有する。Hershey-kiss変調プロファイルの１周期分を８等分した各相対時刻ごとの変調ポイントを直線でつないだ変調プロファイルを用いて、１／Ｎ分周器８の分周比を１周期に８回変化させるため、Hershey-kiss変調プロファイル用の特性テーブルを設けなくても、Hershey-kiss変調プロファイルと同様の周波数変調を行える。 （もっと読む）

【課題】クロックアンドデータリカバリ回路の動作余裕度の大きさを最適化するＳＥＲＤＥＳ回路の提供。
【解決手段】ＳＥＲＤＥ回路において、クロックアンドデータリカバリ回路（１４）は、位相オフセット信号（３１）と閾値電圧制御信号（３２）を用いて、時間方向と電圧方向の動作余裕度を測定可能し、伝送路におけるＩＳＩを低減するためにプリエンファシスドライバ回路（２１）とイコライザ回路（２２）と、全体を制御するための最適化制御回路（２３）を備え、最適化制御回路（２３）は、イコライザ回路（２２）の特性を調整するイコライザ制御信号（３３）、プリエンファアイスドライバ回路（２１）の特性を調整するドライバ制御信号（３４）を制御可能であり、クロックアンドデータリカバリ回路（１４）の動作余裕度を最大化するように設定することができる。 （もっと読む）

【課題】クロックアンドデータリカバリ回路において、周波数追従ループのジッタ耐性を安定させる。
【解決手段】位相検出器２１０は、位相補間器２７０からの同期クロックとシリアルデータの位相を比較して比較結果に応じた位相誤差信号を出力する。第１の積分器２３０は、位相誤差信号を積分してシリアルデータの位相変動に追従するための位相補正制御信号を得る。第２の積分器２４０は、位相補正制御信号をさらに積分してアップ／ダウン信号を得る。パターン発生器２５０は、アップ／ダウン信号からシリアルデータの周波数変動に追従するための周波数補正制御信号を生成する。パターン発生器２５０のパターン長と第２の積分器２４０のカウント幅の積は、第１の積分器２３０のカウント幅が大きいほど大きくなる大きさの閾値以上である。 （もっと読む）

【課題】クロックアンドデータリカバリ回路において、周波数追従ループのジッタ耐性を向上させる。
【解決手段】位相検出器２１０は、同期クロック信号とシリアルデータの位相を比較して比較結果に応じた位相誤差信号を出力する。積分器２３０は、位相誤差信号を積分してシリアルデータの位相変動に追従するための位相補正制御信号を得る。積分器２４０は、所定の長さの平滑期間毎に位相誤差信号を積分して平滑誤差信号を得る。パターン発生器２５０は、所定の長さのパターン発生期間毎に、平滑誤差信号に応じた頻度で同期クロック信号の位相を変更するパターンを発生して周波数補正制御信号として出力する。積分器２４０は、周波数補正制御信号がフィードバックされ、該周波数補正制御信号における頻度の変動方向に応じて、平滑化期間の長さを変更する。 （もっと読む）

【課題】 回路規模が大きくなるのを抑えることができ、動作中に周波数を切り替えたときにシステム誤動作が起きるのを防ぐことのできる周波数切替え装置を提供する。
【解決手段】 周波数切替え器５は、位相周波数比較器１０と、チャージポンプ回路１１と、ＬＰＦ回路１２と、ＶＣＯ回路１３と、カウンタ回路１４と、カウンタ回路１４の動作を制御する制御部８を備える。制御部８は、逓倍数変更部１６と、変更許可判定部１５を備える。変更許可判定部１５は、カウンタ回路１４のカウンタ値に基づいて、逓倍数を目標逓倍数に変更するのを許可するか否かを判定する。例えば、カウンタ値が目標逓倍数以下の基準値（例えば、カウンタ値０）になったときに、逓倍数の変更を許可する。 （もっと読む）

【課題】電圧制御発振器から基準クロックと位相同期した出力クロックを得るＰＬＬ回路において、ＰＬＬ同期はずれ検出回路の検出精度を向上させることを目的とする。
【解決手段】基準クロックと電圧制御発振器３の出力クロックの位相を比較して位相差に対応する信号を出力する位相比較器１と、位相比較器の出力により出力クロックの周波数を調整する電圧制御発振回路を有し、電圧制御発振器から基準クロックと位相同期した出力クロックを得るＰＬＬ回路において、時間を計測するタイマ６と、電圧制御発振器の出力クロックをカウントし、タイマからの信号でリセットされるカウンタ５と、カウンタのカウントした値が判定値を超えると信号を出力し、電圧制御発振器の出力クロック周波数増加方向の同期はずれを検出する検出器とを備える。 （もっと読む）

【課題】 クロックの立ち上がり及び立ち下がりに同期した内部クロックを生成するＤＬＬ回路においては、高精度が要求されることから回路規模が大きくなるという問題がある。
【解決手段】 Rise用の遅延調整回路とFall用の遅延調整回路を備え、Fall用の遅延調整回路にはRise用の遅延調整回路でRise側を調整したクロックを入力する。入力されるクロックのRise側が調整されていることから、Fall側の遅延差は非常に小さくなる。そのため、Fall用の遅延調整回路、カウンタの回路規模が大幅に削減できる。その結果少ない回路規模で、高精度のＤＬＬ回路が得られる。 （もっと読む）

【課題】周波数の高いクロックを用いる事無く、小さな回路規模で実現でき、より細かい分解能で位相調整することができる位相調整回路及びフェイズロックドループ回路を提供する。
【解決手段】入力される水平同期信号ＳＹＮＣ＿ＩＮは、位相シフト回路２１により位相調整データＣＫＰＨＡＳＥの上位２Ｂｉｔｓの値に応じてシフトされ、その出力によりアップダウンカウンタ２２はクロックＮＣＫＰをアップ及びダウンカウントして、逓倍回路３２等経てラッチ回路２３に出力し、ラッチ回路２３は、データイネーブル用パルスＥＮＣＫＰによりラッチして、位相調整出力ＨＤ＿ＳＩＧを出力する。 （もっと読む）