ＤＬＬ回路及びこれを備える半導体装置、並びに、データ処理システム
【課題】クロックの周波数が高い場合であっても、パルスの消失リスクが少ないＤＬＬ回路を提供すること。
【解決手段】ＤＬＬ回路１００において、ＣＫとＬＣＬＫの各立ち上がりエッジの位相を比較して判定信号Ｒ−Ｕ／Ｄを生成する位相判定回路１１１と、ＣＫとＬＣＬＫの各立ち下がりエッジの位相を比較して判定信号Ｆ−Ｕ／Ｄを生成する位相判定回路１１２と、判定信号Ｒ−Ｕ／Ｄに基づいてＬＣＬＫＲのアクティブエッジの位置を調整する第１の調整回路と、判定信号Ｆ−Ｕ／Ｄに基づいてＬＣＬＫＦのアクティブエッジの位置を調整する第２の調整回路と、ＬＣＬＫＲとＬＣＬＫＦに基づいてＬＣＬＫを生成するクロック生成回路と、ＬＣＬＫＲのアクティブエッジの調整方向とＬＣＬＫＦのアクティブエッジの調整方向とが互いに逆方向であることに応答して、第２の調整回路による調整動作を停止させる停止回路１５０とを備える。
【解決手段】ＤＬＬ回路１００において、ＣＫとＬＣＬＫの各立ち上がりエッジの位相を比較して判定信号Ｒ−Ｕ／Ｄを生成する位相判定回路１１１と、ＣＫとＬＣＬＫの各立ち下がりエッジの位相を比較して判定信号Ｆ−Ｕ／Ｄを生成する位相判定回路１１２と、判定信号Ｒ−Ｕ／Ｄに基づいてＬＣＬＫＲのアクティブエッジの位置を調整する第１の調整回路と、判定信号Ｆ−Ｕ／Ｄに基づいてＬＣＬＫＦのアクティブエッジの位置を調整する第２の調整回路と、ＬＣＬＫＲとＬＣＬＫＦに基づいてＬＣＬＫを生成するクロック生成回路と、ＬＣＬＫＲのアクティブエッジの調整方向とＬＣＬＫＦのアクティブエッジの調整方向とが互いに逆方向であることに応答して、第２の調整回路による調整動作を停止させる停止回路１５０とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤＬＬ（Delay Locked loop）回路及びこれを備える半導体装置に関し、特に、周波数の高いクロックをロックさせることが可能なＤＬＬ回路及びこれを備える半導体装置に関する。また、本発明は、このような半導体装置を備えるデータ処理システムに関する。
【背景技術】
【０００２】
近年、パーソナルコンピュータなどのメインメモリとして、クロックに同期した動作を行うシンクロナスメモリが広く使用されている。中でも、ＤＤＲ（Double Data Rate）型のシンクロナスメモリでは、入出力データを外部クロックに対して正確に同期させる必要があることから、外部クロックに同期した内部クロックを生成するためのＤＬＬ回路が必須である。特許文献１には、このようなＤＬＬ回路の例が開示されている。
【０００３】
ＤＬＬ回路は、内部クロックの立ち上がりエッジの位置を調整する機能と、内部クロックの立ち下がりエッジの位置を調整する機能を有しており、これによって外部クロックの位相と内部クロックの位相とを一致させる。内部クロックの立ち上がりエッジは、ＤＬＬ回路内で生成されるＲｉｓｅクロックによって規定され、内部クロックの立ち下がりエッジは、ＤＬＬ回路内で生成されるＦａｌｌクロックによって規定される。
【０００４】
図５（ａ）は、ＤＬＬ回路の動作を説明するためのタイミング図である。
【０００５】
図５（ａ）に示す例では、外部クロックＣＫの立ち上がりエッジに対してＲｉｓｅクロックのアクティブエッジ（本例では立ち上がりエッジ）が進んでいる。また、外部クロックＣＫの立ち下がりエッジに対してＦａｌｌクロックのアクティブエッジ（本例では立ち上がりエッジ）が遅れている。このようなケースでは、Ｒｉｓｅクロックの位相は遅らせる方向に調整され、Ｆａｌｌクロックの位相は進める方向に調整される。このようにして調整されたＲｉｓｅクロックとＦａｌｌクロックはＤＬＬ回路内で合成され、これにより内部クロックが再生される。
【０００６】
しかしながら、上記の例のように、Ｒｉｓｅクロックの位相を遅らせる方向に調整するとともに、Ｆａｌｌクロックの位相を進める方向に調整すると、生成される内部クロックのクロック幅が小さくなってしまう。つまり、調整前と比べて、内部クロックのクロック幅は２ピッチ分小さくなる。このような現象は、１回の調整ピッチに対してクロック周期が十分に長ければ大きな問題とはならない。しかしながら、外部クロックの周波数が高い場合、内部クロックのクロック幅が一度に２ピッチ分狭くなると、クロック幅が小さくなりすぎてショートパルスとなり、場合によってはパルスが消失する危険性が生じる。
【０００７】
このような問題は、上記の例と逆のケースにおいても生じる。つまり、図５（ｂ）に示すように、外部クロックＣＫの立ち上がりエッジに対してＲｉｓｅクロックのアクティブエッジが遅れており、且つ、外部クロックＣＫの立ち下がりエッジに対してＦａｌｌクロックのアクティブエッジが進んでいるケースでは、Ｒｉｓｅクロックの位相は進める方向に調整され、Ｆａｌｌクロックの位相は遅らせる方向に調整される。この場合、生成される内部クロックのクロック幅は、調整前と比べて一度に２ピッチ分大きくなる。したがって、外部クロックの周波数が高い場合、内部クロックのクロック幅が大きくなりすぎ、場合によってはロー側のパルスがショートパルスとなり、消失する危険性が生じる。
【０００８】
このように、従来のＤＬＬ回路においては、Ｒｉｓｅクロックの調整方向とＦａｌｌクロックの調整方向が互いに逆方向である場合、内部クロックのパルスが消失する可能性があった。このようなパルスの消失が発生すると、もはやＤＬＬ回路は動作不能となり、システムをリセットせざるを得なくなる。
【特許文献１】特開２００７−２４３７３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明はこのような問題を解決すべくなされたものであって、クロックの周波数が高い場合であっても、パルスの消失リスクが少ないＤＬＬ回路及びこれを備える半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明によるＤＬＬ回路は、第１のクロックの立ち上がりエッジと第２のクロックの立ち上がりエッジの位相を比較することにより、第１の判定信号を生成する第１の位相判定回路と、第１のクロックの立ち下がりエッジと第２のクロックの立ち下がりエッジの位相を比較することにより、第２の判定信号を生成する第２の位相判定回路と、記第１の判定信号に基づいて、第３のクロックのアクティブエッジの位置を調整する第１の調整回路と、第２の判定信号に基づいて、第４のクロックのアクティブエッジの位置を調整する第２の調整回路と、第３及び第４のクロックに基づいて第２のクロックを生成するクロック生成回路と、第１の判定信号に基づく第３のクロックのアクティブエッジの調整方向と、第２の判定信号に基づく第４のクロックのアクティブエッジの調整方向とが互いに逆方向であることに応答して、第１の調整回路による調整動作及び第２の調整回路による調整動作のいずれか一方を停止させる停止回路とを備えることを特徴とする。
【００１１】
本発明によれば、立ち上がりエッジの調整方向と立ち下がりエッジの調整方向とが互いに逆方向である場合、立ち上がりエッジの調整動作又は立ち下がりエッジの調整動作が停止されることから、クロック幅が一度に大きく変化する現象が防止される。このため、クロックの周波数が高い場合であってもパルスの消失リスクを低減することが可能となる。
【００１２】
本発明において、第１の調整回路は、第１の判定信号に基づいてカウント値が更新される第１のカウンタ回路と、第１のカウンタ回路のカウント値に基づいて第３のクロックを遅延させる第１の遅延回路とを含み、第２の調整回路は、第２の判定信号に基づいてカウント値が更新される第２のカウンタ回路と、第２のカウンタ回路のカウント値に基づいて第４のクロックを遅延させる第２の遅延回路とを含むことが好ましい。この場合、第１の遅延回路は、相対的に調整幅の大きい第１の粗調回路と、相対的に調整幅の小さい第１の微調回路とを含み、記第２の遅延回路は、相対的に調整幅の大きい第２の粗調回路と、相対的に調整幅の小さい第２の微調回路とを含み、停止回路は、第１の粗調回路による調整動作及び第２の粗調回路による調整動作のいずれか一方を停止させることが好ましい。これによれば、パルスの消失リスクを伴う粗調回路による調整動作を制限することが可能となる。
【００１３】
本発明において、クロック生成回路は、第３及び第４のクロックに基づいて第５のクロックを生成する再生回路と、第５のクロックを遅延させることにより第２のクロックを生成するレプリカバッファとを含むことが好ましい。この場合、第５のクロックは、データを外部に出力するための出力バッファの動作タイミングを定めるものであり、レプリカバッファは、出力バッファと実質的に同じ回路構成を有していることが好ましい。これによれば、第１のクロックに同期してデータを出力することが可能となる。したがって、第１のクロックとしては外部クロックであることが好ましい。
【００１４】
また、本発明による半導体装置は、外部から供給される第１のクロックに同期してデータを出力する半導体装置であって、上記のＤＬＬ回路と、第５のクロックに同期してデータを出力する出力バッファとを備えることを特徴とする。さらに、本発明によるデータ処理システムは、上記の半導体装置を備えることを特徴とする。
【発明の効果】
【００１５】
このように、本発明によれば、クロック幅が一度に大きく変化する条件が検出された場合、立ち上がりエッジの調整動作又は立ち下がりエッジの調整動作が停止することから、クロックの周波数が高い場合であってもパルスの消失が生じにくくなる。したがって、本発明によるＤＬＬ回路は、高速なクロックに同期してデータの入出力を行う半導体装置、特に、ＤＲＡＭへの内蔵が特に好適である。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１７】
図１は、本発明の好ましい実施形態によるＤＬＬ回路を備えた半導体装置のブロック図である。図１には、本実施形態によるＤＬＬ回路を、パーソナルコンピュータなどのデータ処理システムに備えられるＤＲＡＭに内蔵した例を示している。
【００１８】
図１に示す半導体装置１０は、メモリセルアレイ２０と、メモリセルアレイ２０に対するアクセス制御を行うコントローラ３０と、メモリセルアレイ２０から読み出されたデータを外部に出力する出力バッファ４０と、外部から入力されるデータを一時記憶する入力バッファ５０と、出力バッファ４０によるデータの出力タイミングを外部クロックＣＫに同期させるＤＬＬ回路１００とを備えている。
【００１９】
半導体装置１０には、外部端子として少なくともクロック端子１１、アドレス端子１２、コマンド端子１３及びデータ入出力端子１４が設けられている。クロック端子１１は、外部クロックＣＫが入力される端子であり、入力された外部クロックＣＫはコントローラ３０及びＤＬＬ回路１００に供給される。アドレス端子１２及びコマンド端子１３は、それぞれアドレス信号ＡＤＤ及びコマンド信号ＣＭＤが入力される端子であり、これらアドレス信号ＡＤＤ及びコマンド信号ＣＭＤはコントローラ３０に供給される。
【００２０】
コントローラ３０は、コマンド信号ＣＭＤがリード動作を示している場合には、メモリセルアレイ２０に記憶されたデータのうち、アドレス信号ＡＤＤにより指定されるアドレスに記憶されたデータにアクセスし、これを出力バッファ４０に供給する。出力バッファ４０に供給されたリードデータＤＱは、ＤＬＬ回路１００による制御のもと、外部クロックＣＫに同期してデータ入出力端子１４より出力される。一方、コマンド信号ＣＭＤがライト動作を示している場合には、データ入出力端子１４に入力されたライトデータＤＱを入力バッファ５０を介して取り込み、メモリセルアレイ２０のうち、アドレス信号ＡＤＤにより指定されるアドレスに書き込む。
【００２１】
コントローラ３０によるこれらの動作は、外部クロックＣＫに基づき生成された各種内部クロック（図示せず）に同期して行われる。
【００２２】
次に、ＤＬＬ回路１００の回路構成について説明する。
【００２３】
図１に示すように、本実施形態によるＤＬＬ回路１００は、外部クロックＣＫに基づいて内部クロックＬＣＬＫＲ（Ｒｉｓｅクロック）及び同ＬＣＬＫＦ（Ｆａｌｌクロック）を生成する入力レシーバ１０５と、外部クロックＣＫと内部クロックＬＣＬＫの位相を比較することにより判定信号Ｒ−Ｕ／Ｄ，Ｆ−Ｕ／Ｄを生成する位相判定部１１０と、判定信号Ｒ−Ｕ／Ｄ，Ｆ−Ｕ／Ｄに基づいて内部クロックＬＣＬＫＲ，ＬＣＬＫＦのアクティブエッジ（立ち上がりエッジ）の位置を調整する調整部１２０と、内部クロックＬＣＬＫＲ，ＬＣＬＫＦに基づいて内部クロックＬＣＬＫＯＥを生成する再生回路１３０と、内部クロックＬＣＬＫＯＥを遅延させることにより内部クロックＬＣＬＫを生成するレプリカバッファ１４０と、必要に応じて調整部１２０による調整動作を停止させる停止回路１５０とを備えている。本明細書では、再生回路１３０とレプリカバッファ１４０を纏めて「クロック生成回路」と呼ぶことがある。
【００２４】
位相判定部１１０は、位相判定回路１１１，１１２によって構成されている。
【００２５】
位相判定回路１１１は、外部クロックＣＫの立ち上がりエッジと内部クロックＬＣＬＫの立ち上がりエッジの位相を比較することにより、判定信号Ｒ−Ｕ／Ｄを生成する回路である。具体的には、外部クロックＣＫの立ち上がりエッジに対して内部クロックＬＣＬＫの立ち上がりエッジが遅れていれば判定信号Ｒ−Ｕ／Ｄをローレベルとし、外部クロックＣＫの立ち上がりエッジに対して内部クロックＬＣＬＫの立ち上がりエッジが進んでいれば判定信号Ｒ−Ｕ／Ｄをハイレベルとする。
【００２６】
位相判定回路１１２は、外部クロックＣＫの立ち下がりエッジと内部クロックＬＣＬＫの立ち下がりエッジの位相を比較することにより、判定信号Ｆ−Ｕ／Ｄを生成する回路である。具体的には、外部クロックＣＫの立ち下がりエッジに対して内部クロックＬＣＬＫの立ち下がりエッジが遅れていれば判定信号Ｆ−Ｕ／Ｄをローレベルとし、外部クロックＣＫの立ち下がりエッジに対して内部クロックＬＣＬＫの立ち下がりエッジが進んでいれば判定信号Ｆ−Ｕ／Ｄをハイレベルとする。
【００２７】
調整部１２０は、判定信号Ｒ−Ｕ／Ｄに基づいてカウント値が更新されるカウンタ回路１２１と、判定信号Ｆ−Ｕ／Ｄに基づいてカウント値が更新されるカウンタ回路１２２と、カウンタ回路１２１のカウント値に基づいて入力レシーバ１０５が生成した内部クロックＬＣＬＫＲを遅延させる遅延回路１２３と、カウンタ回路１２２のカウント値に基づいて入力レシーバ１０５が生成した内部クロックＬＣＬＫＦを遅延させる遅延回路１２４とを備えている。本明細書では、カウンタ回路１２１又は１２２と遅延回路１２３又は１２４を纏めて「調整回路」と呼ぶことがある。
【００２８】
カウンタ回路１２１，１２２は、対応する判定信号Ｒ−Ｕ／Ｄ又はＦ−Ｕ／Ｄがローレベルであればカウントダウンを行い、ハイレベルであればカウントアップを行う。遅延回路１２３，１２４は、対応するカウンタ回路１２１，１２２のカウント値が大きいほど、対応する内部クロックＬＣＬＫＲ，ＬＣＬＫＦの遅延量を増大させる。本実施形態においては、遅延回路１２３は、相対的に調整幅の大きい粗調回路１２３ａと、相対的に調整幅の小さい微調回路１２３ｂとを含んでいる。また、遅延回路１２４は、相対的に調整幅の大きい粗調回路１２４ａと、相対的に調整幅の小さい微調回路１２４ｂとを含んでいる。
【００２９】
粗調回路１２３ａ，１２４ａは、半導体装置１０への電源投入直後など、ＤＬＬ回路１００がロックしていない期間において大まかな調整を行うために用いられる。その後、微調回路１２３ｂ，１２４ｂを用いた微調整が行われ、これによりＤＬＬ回路１００がロックした状態となる。
【００３０】
再生回路１３０は、調整部１２０による調整を受けた内部クロックＬＣＬＫＲ，ＬＣＬＫＦに基づいて、内部クロックＬＣＬＫＯＥを生成する。具体的には、内部クロックＬＣＬＫＲの立ち上がりエッジを内部クロックＬＣＬＫＯＥの立ち上がりエッジとし、内部クロックＬＣＬＫＦの立ち上がりエッジを内部クロックＬＣＬＫＯＥの立ち下がりエッジとする。再生回路１３０が生成した内部クロックＬＣＬＫＯＥは、出力バッファ４０及びレプリカバッファ１４０に入力される。
【００３１】
出力バッファ４０は、メモリセルアレイ２０から供給されたリードデータＤＱを、内部クロックＬＣＬＫＯＥに同期してデータ入出力端子１４より出力する。これにより、リードデータＤＱは、外部クロックＣＫに同期してデータ入出力端子１４より出力されることになる。換言すれば、内部クロックＬＣＬＫＯＥは、リードデータＤＱを外部に出力するための出力バッファ４０の動作タイミングを定めている。
【００３２】
一方、レプリカバッファ１４０は、出力バッファ４０と実質的に同じ回路構成を有しており、内部クロックＬＣＬＫＯＥに出力バッファ４０による動作遅延を付加して内部クロックＬＣＬＫを生成する。これにより、レプリカバッファ１４０により生成される内部クロックＬＣＬＫは、リードデータＤＱと完全に同期した信号となる。
【００３３】
停止回路１５０は、判定信号Ｒ−Ｕ／Ｄに基づく内部クロックＬＣＬＫＲのアクティブエッジの調整方向と、判定信号Ｆ−Ｕ／Ｄに基づく内部クロックＬＣＬＫＦのアクティブエッジの調整方向とが互いに逆方向であることに応答して、カウンタ回路１２２の動作を一時的に停止させる回路である。したがって、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向が互いに逆方向である場合は、カウンタ回路１２１のみがカウント値の更新を行い、カウンタ回路１２２のカウント値は固定される。これに対し、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向が互いに同じ方向である場合には、カウンタ回路１２１，１２２の両方がカウント値の更新を行う。停止回路１５０としては、例えば排他的非論理和（ＸＮＯＲ）回路を用いることができる。
【００３４】
以上が本実施形態による半導体装置１０の構成である。次に、本実施形態による半導体装置１０の動作について説明する。
【００３５】
図２は、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向が互いに同じ方向である場合におけるＤＬＬ回路１００の動作を説明するためのタイミング図である。図２において、（１）を付した信号は調整前の内部クロックを示し、（２）を付した信号は調整後の内部クロックを示している（図３においても同様）。
【００３６】
図２（ａ）に示す例では、調整前の内部クロックＬＣＬＫの立ち上がりエッジが、外部クロックＣＫの立ち上がりエッジに比べて進んでいる。したがって、判定信号Ｒ−Ｕ／Ｄはハイレベルとなり、内部クロックＬＣＬＫＲの位相を遅らせるよう、カウンタ回路１２１を制御する。また、調整前の内部クロックＬＣＬＫの立ち下がりエッジも、外部クロックＣＫの立ち上がりエッジに比べて進んでいる。したがって、判定信号Ｆ−Ｕ／Ｄもハイレベルとなり、内部クロックＬＣＬＫＦの位相を遅らせるよう、カウンタ回路１２２を制御する。このように、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向は、互いに同じ方向である。
【００３７】
このため、停止回路１５０は活性化せず、カウンタ回路１２１，１２２とも、カウント値の更新を行う。つまり、これらの判定信号を受けたカウンタ回路１２１，１２２はともにカウントアップを行い、内部クロックＬＣＬＫＲ及び内部クロックＬＣＬＫＦの位相を１ピッチ遅らせる。その結果、クロック生成回路により生成される内部クロックＬＣＬＫの立ち上がりエッジ及び立ち下がりエッジは、ともに調整前に比べて遅れることになる。
【００３８】
一方、図２（ｂ）に示す例では、調整前の内部クロックＬＣＬＫの立ち上がりエッジが、外部クロックＣＫの立ち上がりエッジに比べて遅れている。したがって、判定信号Ｒ−Ｕ／Ｄはローレベルとなり、内部クロックＬＣＬＫＲの位相を進めるよう、カウンタ回路１２１を制御する。また、調整前の内部クロックＬＣＬＫの立ち下がりエッジも、外部クロックＣＫの立ち上がりエッジに比べて遅れている。したがって、判定信号Ｆ−Ｕ／Ｄもローレベルとなり、内部クロックＬＣＬＫＦの位相を進めるよう、カウンタ回路１２２を制御する。このように、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向は、互いに同じ方向である。
【００３９】
このため、停止回路１５０は活性化せず、カウンタ回路１２１，１２２とも、カウント値の更新を行う。つまり、これらの判定信号を受けたカウンタ回路１２１，１２２はともにカウントダウンを行い、内部クロックＬＣＬＫＲ及び内部クロックＬＣＬＫＦの位相を１ピッチ進める。その結果、クロック生成回路により生成される内部クロックＬＣＬＫの立ち上がりエッジ及び立ち下がりエッジは、ともに調整前に比べて進むことになる。
【００４０】
このように、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向が互いに同じ方向である場合には、カウンタ回路１２１，１２２ともカウント値の更新を行う。
【００４１】
図３は、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向が互いに逆方向である場合におけるＤＬＬ回路１００の動作を説明するためのタイミング図である。
【００４２】
図３（ａ）に示す例では、調整前の内部クロックＬＣＬＫの立ち上がりエッジが、外部クロックＣＫの立ち上がりエッジに比べて進んでいる。したがって、判定信号Ｒ−Ｕ／Ｄはハイレベルとなり、内部クロックＬＣＬＫＲの位相を遅らせるよう、カウンタ回路１２１を制御する。これに対し、調整前の内部クロックＬＣＬＫの立ち下がりエッジは、外部クロックＣＫの立ち上がりエッジに比べて遅れている。したがって、判定信号Ｆ−Ｕ／Ｄはローレベルとなり、内部クロックＬＣＬＫＦの位相を進めるよう、カウンタ回路１２２を制御する。このように、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向は、互いに逆方向である。
【００４３】
このため、停止回路１５０は活性化し、カウンタ回路１２２の動作を一時的に停止させる。結果として、カウンタ回路１２１のカウントアップのみが行われ、内部クロックＬＣＬＫＲの位相が１ピッチ遅延される一方、内部クロックＬＣＬＫＦの遅延量は固定される。したがって、内部クロックＬＣＬＫのクロック幅は、調整前に比べて１ピッチ分だけ小さくなり、図５（ａ）に示した背景技術のようにクロック幅が小さくなりすぎるおそれが少ない。
【００４４】
一方、図３（ｂ）に示す例では、調整前の内部クロックＬＣＬＫの立ち上がりエッジが、外部クロックＣＫの立ち上がりエッジに比べて遅れている。したがって、判定信号Ｒ−Ｕ／Ｄはローレベルとなり、内部クロックＬＣＬＫＲの位相を進めるよう、カウンタ回路１２１を制御する。これに対し、調整前の内部クロックＬＣＬＫの立ち下がりエッジは、外部クロックＣＫの立ち上がりエッジに比べて進んでいる。したがって、判定信号Ｆ−Ｕ／Ｄはハイレベルとなり、内部クロックＬＣＬＫＦの位相を遅らせるよう、カウンタ回路１２２を制御する。このように、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向は、互いに逆方向である。
【００４５】
このため、停止回路１５０は活性化し、カウンタ回路１２２の動作を一時的に停止させる。結果として、カウンタ回路１２１のカウントダウンのみが行われ、内部クロックＬＣＬＫＲの位相が１ピッチ進められる一方、内部クロックＬＣＬＫＦの遅延量は固定される。したがって、内部クロックＬＣＬＫのクロック幅は、調整前に比べて１ピッチ分だけ大きくなり、図５（ｂ）に示した背景技術のようにクロック幅が大きくなりすぎるおそれが少ない。
【００４６】
停止回路１５０による停止動作は、各調整回路が粗調回路を用いて調整動作を行っている場合のみ行えばよい。微調回路による調整では調整ピッチが小さいことから、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向が互いに逆方向であっても、ショートパルスが発生することがほとんどないからである。ただし、微調回路を用いて調整動作を行っている場合においても停止動作を行っても構わない。
【００４７】
以上説明したように、半導体装置１０によれば、内部クロックＬＣＬＫのクロック幅が大きくなりすぎたり小さくなりすぎたりすることを防止できるので、背景技術に比べ、クロックの周波数が高い場合であっても、パルスの消失リスクが少なくなっている。
【００４８】
図４は、本発明の好ましい実施形態による半導体装置を用いたデータ処理システム１０００の構成を示すブロック図であり、本実施形態による半導体装置がＤＲＡＭである場合を示している。
【００４９】
図４に示すデータ処理システム１０００は、データプロセッサ１２００と、本実施形態による半導体装置（ＤＲＡＭ）１０が、システムバス１１００を介して相互に接続された構成を有している。データプロセッサ１２００としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図４においては簡単のため、システムバス１１００を介してデータプロセッサ１２００とＤＲＡＭ１３００とが接続されているが、システムバス１１００を介さずにローカルなバスによってこれらが接続されていても構わない。
【００５０】
また、図４には、簡単のためシステムバス１１００が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図４に示すメモリシステムデータ処理システムでは、ストレージデバイス１４００、Ｉ／Ｏデバイス１５００、ＲＯＭ１６００がシステムバス１１００に接続されているが、これらは必ずしも必須の構成要素ではない。
【００５１】
ストレージデバイス１４００としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス１５００としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス１５００は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図４に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
【００５２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５３】
例えば、上記実施形態では、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向が互いに逆方向である場合、停止回路１５０によってカウンタ回路１２２の動作を停止させているが、カウンタ回路１２２の代わりにカウンタ回路１２１の動作を停止させても構わない。但し、内部クロックＬＣＬＫの立ち下がりエッジを検出する位相判定回路１１２としては、ＤＣＣ回路（Duty correction circuit）が用いられることがある。ＤＣＣ回路は、内部クロックＬＣＬＫの立ち上がりエッジを利用するため、カウンタ回路１２１の動作が停止すると、ＤＣＣ回路の動作にもずれが生じてしまう。このような点を考慮すれば、上記実施形態のように、停止回路１５０によってカウンタ回路１２２の動作を停止させる方が好ましい。
【００５４】
また、停止回路１５０による停止動作の実行可否を外部から入力されるコマンドにより設定可能としてもよい。これによれば、外部クロックＣＫの周波数が低い場合など、停止回路１５０を機能させる必要のないケースにおいて、ＤＬＬ回路１００のロック時間を短縮することが可能となる。
【図面の簡単な説明】
【００５５】
【図１】本発明の好ましい実施形態によるＤＬＬ回路を備えた半導体装置のブロック図である。
【図２】内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向が互いに同じ方向である場合におけるＤＬＬ回路１００の動作を説明するためのタイミング図である。
【図３】内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向が互いに逆方向である場合におけるＤＬＬ回路１００の動作を説明するためのタイミング図である。
【図４】本発明の好ましい実施形態による半導体装置を用いたデータ処理システムの構成を示すブロック図である。
【図５】本発明の背景技術にかかるＤＬＬ回路の動作を説明するためのタイミング図である。
【符号の説明】
【００５６】
１０ 半導体装置
１１ クロック端子
１２ アドレス端子
１３ コマンド端子
１４ データ入出力端子
２０ メモリセルアレイ
３０ コントローラ
４０ 出力バッファ
５０ 入力バッファ
１００ ＤＬＬ回路
１０５ 入力レシーバ
１１０ 位相判定部
１１１，１１２ 位相判定回路
１２０ 調整部
１２１，１２２ カウンタ回路
１２３，１２４ 遅延回路
１２３ａ，１２４ａ 粗調回路
１２３ｂ，１２４ｂ 微調回路
１３０ 再生回路
１４０ レプリカバッファ
１５０ 停止回路
１０００ データ処理システム
１１００ システムバス
１２００ データプロセッサ
１４００ ストレージデバイス
１５００ Ｉ／Ｏデバイス
１６００ ＲＯＭ
【技術分野】
【０００１】
本発明はＤＬＬ（Delay Locked loop）回路及びこれを備える半導体装置に関し、特に、周波数の高いクロックをロックさせることが可能なＤＬＬ回路及びこれを備える半導体装置に関する。また、本発明は、このような半導体装置を備えるデータ処理システムに関する。
【背景技術】
【０００２】
近年、パーソナルコンピュータなどのメインメモリとして、クロックに同期した動作を行うシンクロナスメモリが広く使用されている。中でも、ＤＤＲ（Double Data Rate）型のシンクロナスメモリでは、入出力データを外部クロックに対して正確に同期させる必要があることから、外部クロックに同期した内部クロックを生成するためのＤＬＬ回路が必須である。特許文献１には、このようなＤＬＬ回路の例が開示されている。
【０００３】
ＤＬＬ回路は、内部クロックの立ち上がりエッジの位置を調整する機能と、内部クロックの立ち下がりエッジの位置を調整する機能を有しており、これによって外部クロックの位相と内部クロックの位相とを一致させる。内部クロックの立ち上がりエッジは、ＤＬＬ回路内で生成されるＲｉｓｅクロックによって規定され、内部クロックの立ち下がりエッジは、ＤＬＬ回路内で生成されるＦａｌｌクロックによって規定される。
【０００４】
図５（ａ）は、ＤＬＬ回路の動作を説明するためのタイミング図である。
【０００５】
図５（ａ）に示す例では、外部クロックＣＫの立ち上がりエッジに対してＲｉｓｅクロックのアクティブエッジ（本例では立ち上がりエッジ）が進んでいる。また、外部クロックＣＫの立ち下がりエッジに対してＦａｌｌクロックのアクティブエッジ（本例では立ち上がりエッジ）が遅れている。このようなケースでは、Ｒｉｓｅクロックの位相は遅らせる方向に調整され、Ｆａｌｌクロックの位相は進める方向に調整される。このようにして調整されたＲｉｓｅクロックとＦａｌｌクロックはＤＬＬ回路内で合成され、これにより内部クロックが再生される。
【０００６】
しかしながら、上記の例のように、Ｒｉｓｅクロックの位相を遅らせる方向に調整するとともに、Ｆａｌｌクロックの位相を進める方向に調整すると、生成される内部クロックのクロック幅が小さくなってしまう。つまり、調整前と比べて、内部クロックのクロック幅は２ピッチ分小さくなる。このような現象は、１回の調整ピッチに対してクロック周期が十分に長ければ大きな問題とはならない。しかしながら、外部クロックの周波数が高い場合、内部クロックのクロック幅が一度に２ピッチ分狭くなると、クロック幅が小さくなりすぎてショートパルスとなり、場合によってはパルスが消失する危険性が生じる。
【０００７】
このような問題は、上記の例と逆のケースにおいても生じる。つまり、図５（ｂ）に示すように、外部クロックＣＫの立ち上がりエッジに対してＲｉｓｅクロックのアクティブエッジが遅れており、且つ、外部クロックＣＫの立ち下がりエッジに対してＦａｌｌクロックのアクティブエッジが進んでいるケースでは、Ｒｉｓｅクロックの位相は進める方向に調整され、Ｆａｌｌクロックの位相は遅らせる方向に調整される。この場合、生成される内部クロックのクロック幅は、調整前と比べて一度に２ピッチ分大きくなる。したがって、外部クロックの周波数が高い場合、内部クロックのクロック幅が大きくなりすぎ、場合によってはロー側のパルスがショートパルスとなり、消失する危険性が生じる。
【０００８】
このように、従来のＤＬＬ回路においては、Ｒｉｓｅクロックの調整方向とＦａｌｌクロックの調整方向が互いに逆方向である場合、内部クロックのパルスが消失する可能性があった。このようなパルスの消失が発生すると、もはやＤＬＬ回路は動作不能となり、システムをリセットせざるを得なくなる。
【特許文献１】特開２００７−２４３７３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明はこのような問題を解決すべくなされたものであって、クロックの周波数が高い場合であっても、パルスの消失リスクが少ないＤＬＬ回路及びこれを備える半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明によるＤＬＬ回路は、第１のクロックの立ち上がりエッジと第２のクロックの立ち上がりエッジの位相を比較することにより、第１の判定信号を生成する第１の位相判定回路と、第１のクロックの立ち下がりエッジと第２のクロックの立ち下がりエッジの位相を比較することにより、第２の判定信号を生成する第２の位相判定回路と、記第１の判定信号に基づいて、第３のクロックのアクティブエッジの位置を調整する第１の調整回路と、第２の判定信号に基づいて、第４のクロックのアクティブエッジの位置を調整する第２の調整回路と、第３及び第４のクロックに基づいて第２のクロックを生成するクロック生成回路と、第１の判定信号に基づく第３のクロックのアクティブエッジの調整方向と、第２の判定信号に基づく第４のクロックのアクティブエッジの調整方向とが互いに逆方向であることに応答して、第１の調整回路による調整動作及び第２の調整回路による調整動作のいずれか一方を停止させる停止回路とを備えることを特徴とする。
【００１１】
本発明によれば、立ち上がりエッジの調整方向と立ち下がりエッジの調整方向とが互いに逆方向である場合、立ち上がりエッジの調整動作又は立ち下がりエッジの調整動作が停止されることから、クロック幅が一度に大きく変化する現象が防止される。このため、クロックの周波数が高い場合であってもパルスの消失リスクを低減することが可能となる。
【００１２】
本発明において、第１の調整回路は、第１の判定信号に基づいてカウント値が更新される第１のカウンタ回路と、第１のカウンタ回路のカウント値に基づいて第３のクロックを遅延させる第１の遅延回路とを含み、第２の調整回路は、第２の判定信号に基づいてカウント値が更新される第２のカウンタ回路と、第２のカウンタ回路のカウント値に基づいて第４のクロックを遅延させる第２の遅延回路とを含むことが好ましい。この場合、第１の遅延回路は、相対的に調整幅の大きい第１の粗調回路と、相対的に調整幅の小さい第１の微調回路とを含み、記第２の遅延回路は、相対的に調整幅の大きい第２の粗調回路と、相対的に調整幅の小さい第２の微調回路とを含み、停止回路は、第１の粗調回路による調整動作及び第２の粗調回路による調整動作のいずれか一方を停止させることが好ましい。これによれば、パルスの消失リスクを伴う粗調回路による調整動作を制限することが可能となる。
【００１３】
本発明において、クロック生成回路は、第３及び第４のクロックに基づいて第５のクロックを生成する再生回路と、第５のクロックを遅延させることにより第２のクロックを生成するレプリカバッファとを含むことが好ましい。この場合、第５のクロックは、データを外部に出力するための出力バッファの動作タイミングを定めるものであり、レプリカバッファは、出力バッファと実質的に同じ回路構成を有していることが好ましい。これによれば、第１のクロックに同期してデータを出力することが可能となる。したがって、第１のクロックとしては外部クロックであることが好ましい。
【００１４】
また、本発明による半導体装置は、外部から供給される第１のクロックに同期してデータを出力する半導体装置であって、上記のＤＬＬ回路と、第５のクロックに同期してデータを出力する出力バッファとを備えることを特徴とする。さらに、本発明によるデータ処理システムは、上記の半導体装置を備えることを特徴とする。
【発明の効果】
【００１５】
このように、本発明によれば、クロック幅が一度に大きく変化する条件が検出された場合、立ち上がりエッジの調整動作又は立ち下がりエッジの調整動作が停止することから、クロックの周波数が高い場合であってもパルスの消失が生じにくくなる。したがって、本発明によるＤＬＬ回路は、高速なクロックに同期してデータの入出力を行う半導体装置、特に、ＤＲＡＭへの内蔵が特に好適である。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１７】
図１は、本発明の好ましい実施形態によるＤＬＬ回路を備えた半導体装置のブロック図である。図１には、本実施形態によるＤＬＬ回路を、パーソナルコンピュータなどのデータ処理システムに備えられるＤＲＡＭに内蔵した例を示している。
【００１８】
図１に示す半導体装置１０は、メモリセルアレイ２０と、メモリセルアレイ２０に対するアクセス制御を行うコントローラ３０と、メモリセルアレイ２０から読み出されたデータを外部に出力する出力バッファ４０と、外部から入力されるデータを一時記憶する入力バッファ５０と、出力バッファ４０によるデータの出力タイミングを外部クロックＣＫに同期させるＤＬＬ回路１００とを備えている。
【００１９】
半導体装置１０には、外部端子として少なくともクロック端子１１、アドレス端子１２、コマンド端子１３及びデータ入出力端子１４が設けられている。クロック端子１１は、外部クロックＣＫが入力される端子であり、入力された外部クロックＣＫはコントローラ３０及びＤＬＬ回路１００に供給される。アドレス端子１２及びコマンド端子１３は、それぞれアドレス信号ＡＤＤ及びコマンド信号ＣＭＤが入力される端子であり、これらアドレス信号ＡＤＤ及びコマンド信号ＣＭＤはコントローラ３０に供給される。
【００２０】
コントローラ３０は、コマンド信号ＣＭＤがリード動作を示している場合には、メモリセルアレイ２０に記憶されたデータのうち、アドレス信号ＡＤＤにより指定されるアドレスに記憶されたデータにアクセスし、これを出力バッファ４０に供給する。出力バッファ４０に供給されたリードデータＤＱは、ＤＬＬ回路１００による制御のもと、外部クロックＣＫに同期してデータ入出力端子１４より出力される。一方、コマンド信号ＣＭＤがライト動作を示している場合には、データ入出力端子１４に入力されたライトデータＤＱを入力バッファ５０を介して取り込み、メモリセルアレイ２０のうち、アドレス信号ＡＤＤにより指定されるアドレスに書き込む。
【００２１】
コントローラ３０によるこれらの動作は、外部クロックＣＫに基づき生成された各種内部クロック（図示せず）に同期して行われる。
【００２２】
次に、ＤＬＬ回路１００の回路構成について説明する。
【００２３】
図１に示すように、本実施形態によるＤＬＬ回路１００は、外部クロックＣＫに基づいて内部クロックＬＣＬＫＲ（Ｒｉｓｅクロック）及び同ＬＣＬＫＦ（Ｆａｌｌクロック）を生成する入力レシーバ１０５と、外部クロックＣＫと内部クロックＬＣＬＫの位相を比較することにより判定信号Ｒ−Ｕ／Ｄ，Ｆ−Ｕ／Ｄを生成する位相判定部１１０と、判定信号Ｒ−Ｕ／Ｄ，Ｆ−Ｕ／Ｄに基づいて内部クロックＬＣＬＫＲ，ＬＣＬＫＦのアクティブエッジ（立ち上がりエッジ）の位置を調整する調整部１２０と、内部クロックＬＣＬＫＲ，ＬＣＬＫＦに基づいて内部クロックＬＣＬＫＯＥを生成する再生回路１３０と、内部クロックＬＣＬＫＯＥを遅延させることにより内部クロックＬＣＬＫを生成するレプリカバッファ１４０と、必要に応じて調整部１２０による調整動作を停止させる停止回路１５０とを備えている。本明細書では、再生回路１３０とレプリカバッファ１４０を纏めて「クロック生成回路」と呼ぶことがある。
【００２４】
位相判定部１１０は、位相判定回路１１１，１１２によって構成されている。
【００２５】
位相判定回路１１１は、外部クロックＣＫの立ち上がりエッジと内部クロックＬＣＬＫの立ち上がりエッジの位相を比較することにより、判定信号Ｒ−Ｕ／Ｄを生成する回路である。具体的には、外部クロックＣＫの立ち上がりエッジに対して内部クロックＬＣＬＫの立ち上がりエッジが遅れていれば判定信号Ｒ−Ｕ／Ｄをローレベルとし、外部クロックＣＫの立ち上がりエッジに対して内部クロックＬＣＬＫの立ち上がりエッジが進んでいれば判定信号Ｒ−Ｕ／Ｄをハイレベルとする。
【００２６】
位相判定回路１１２は、外部クロックＣＫの立ち下がりエッジと内部クロックＬＣＬＫの立ち下がりエッジの位相を比較することにより、判定信号Ｆ−Ｕ／Ｄを生成する回路である。具体的には、外部クロックＣＫの立ち下がりエッジに対して内部クロックＬＣＬＫの立ち下がりエッジが遅れていれば判定信号Ｆ−Ｕ／Ｄをローレベルとし、外部クロックＣＫの立ち下がりエッジに対して内部クロックＬＣＬＫの立ち下がりエッジが進んでいれば判定信号Ｆ−Ｕ／Ｄをハイレベルとする。
【００２７】
調整部１２０は、判定信号Ｒ−Ｕ／Ｄに基づいてカウント値が更新されるカウンタ回路１２１と、判定信号Ｆ−Ｕ／Ｄに基づいてカウント値が更新されるカウンタ回路１２２と、カウンタ回路１２１のカウント値に基づいて入力レシーバ１０５が生成した内部クロックＬＣＬＫＲを遅延させる遅延回路１２３と、カウンタ回路１２２のカウント値に基づいて入力レシーバ１０５が生成した内部クロックＬＣＬＫＦを遅延させる遅延回路１２４とを備えている。本明細書では、カウンタ回路１２１又は１２２と遅延回路１２３又は１２４を纏めて「調整回路」と呼ぶことがある。
【００２８】
カウンタ回路１２１，１２２は、対応する判定信号Ｒ−Ｕ／Ｄ又はＦ−Ｕ／Ｄがローレベルであればカウントダウンを行い、ハイレベルであればカウントアップを行う。遅延回路１２３，１２４は、対応するカウンタ回路１２１，１２２のカウント値が大きいほど、対応する内部クロックＬＣＬＫＲ，ＬＣＬＫＦの遅延量を増大させる。本実施形態においては、遅延回路１２３は、相対的に調整幅の大きい粗調回路１２３ａと、相対的に調整幅の小さい微調回路１２３ｂとを含んでいる。また、遅延回路１２４は、相対的に調整幅の大きい粗調回路１２４ａと、相対的に調整幅の小さい微調回路１２４ｂとを含んでいる。
【００２９】
粗調回路１２３ａ，１２４ａは、半導体装置１０への電源投入直後など、ＤＬＬ回路１００がロックしていない期間において大まかな調整を行うために用いられる。その後、微調回路１２３ｂ，１２４ｂを用いた微調整が行われ、これによりＤＬＬ回路１００がロックした状態となる。
【００３０】
再生回路１３０は、調整部１２０による調整を受けた内部クロックＬＣＬＫＲ，ＬＣＬＫＦに基づいて、内部クロックＬＣＬＫＯＥを生成する。具体的には、内部クロックＬＣＬＫＲの立ち上がりエッジを内部クロックＬＣＬＫＯＥの立ち上がりエッジとし、内部クロックＬＣＬＫＦの立ち上がりエッジを内部クロックＬＣＬＫＯＥの立ち下がりエッジとする。再生回路１３０が生成した内部クロックＬＣＬＫＯＥは、出力バッファ４０及びレプリカバッファ１４０に入力される。
【００３１】
出力バッファ４０は、メモリセルアレイ２０から供給されたリードデータＤＱを、内部クロックＬＣＬＫＯＥに同期してデータ入出力端子１４より出力する。これにより、リードデータＤＱは、外部クロックＣＫに同期してデータ入出力端子１４より出力されることになる。換言すれば、内部クロックＬＣＬＫＯＥは、リードデータＤＱを外部に出力するための出力バッファ４０の動作タイミングを定めている。
【００３２】
一方、レプリカバッファ１４０は、出力バッファ４０と実質的に同じ回路構成を有しており、内部クロックＬＣＬＫＯＥに出力バッファ４０による動作遅延を付加して内部クロックＬＣＬＫを生成する。これにより、レプリカバッファ１４０により生成される内部クロックＬＣＬＫは、リードデータＤＱと完全に同期した信号となる。
【００３３】
停止回路１５０は、判定信号Ｒ−Ｕ／Ｄに基づく内部クロックＬＣＬＫＲのアクティブエッジの調整方向と、判定信号Ｆ−Ｕ／Ｄに基づく内部クロックＬＣＬＫＦのアクティブエッジの調整方向とが互いに逆方向であることに応答して、カウンタ回路１２２の動作を一時的に停止させる回路である。したがって、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向が互いに逆方向である場合は、カウンタ回路１２１のみがカウント値の更新を行い、カウンタ回路１２２のカウント値は固定される。これに対し、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向が互いに同じ方向である場合には、カウンタ回路１２１，１２２の両方がカウント値の更新を行う。停止回路１５０としては、例えば排他的非論理和（ＸＮＯＲ）回路を用いることができる。
【００３４】
以上が本実施形態による半導体装置１０の構成である。次に、本実施形態による半導体装置１０の動作について説明する。
【００３５】
図２は、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向が互いに同じ方向である場合におけるＤＬＬ回路１００の動作を説明するためのタイミング図である。図２において、（１）を付した信号は調整前の内部クロックを示し、（２）を付した信号は調整後の内部クロックを示している（図３においても同様）。
【００３６】
図２（ａ）に示す例では、調整前の内部クロックＬＣＬＫの立ち上がりエッジが、外部クロックＣＫの立ち上がりエッジに比べて進んでいる。したがって、判定信号Ｒ−Ｕ／Ｄはハイレベルとなり、内部クロックＬＣＬＫＲの位相を遅らせるよう、カウンタ回路１２１を制御する。また、調整前の内部クロックＬＣＬＫの立ち下がりエッジも、外部クロックＣＫの立ち上がりエッジに比べて進んでいる。したがって、判定信号Ｆ−Ｕ／Ｄもハイレベルとなり、内部クロックＬＣＬＫＦの位相を遅らせるよう、カウンタ回路１２２を制御する。このように、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向は、互いに同じ方向である。
【００３７】
このため、停止回路１５０は活性化せず、カウンタ回路１２１，１２２とも、カウント値の更新を行う。つまり、これらの判定信号を受けたカウンタ回路１２１，１２２はともにカウントアップを行い、内部クロックＬＣＬＫＲ及び内部クロックＬＣＬＫＦの位相を１ピッチ遅らせる。その結果、クロック生成回路により生成される内部クロックＬＣＬＫの立ち上がりエッジ及び立ち下がりエッジは、ともに調整前に比べて遅れることになる。
【００３８】
一方、図２（ｂ）に示す例では、調整前の内部クロックＬＣＬＫの立ち上がりエッジが、外部クロックＣＫの立ち上がりエッジに比べて遅れている。したがって、判定信号Ｒ−Ｕ／Ｄはローレベルとなり、内部クロックＬＣＬＫＲの位相を進めるよう、カウンタ回路１２１を制御する。また、調整前の内部クロックＬＣＬＫの立ち下がりエッジも、外部クロックＣＫの立ち上がりエッジに比べて遅れている。したがって、判定信号Ｆ−Ｕ／Ｄもローレベルとなり、内部クロックＬＣＬＫＦの位相を進めるよう、カウンタ回路１２２を制御する。このように、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向は、互いに同じ方向である。
【００３９】
このため、停止回路１５０は活性化せず、カウンタ回路１２１，１２２とも、カウント値の更新を行う。つまり、これらの判定信号を受けたカウンタ回路１２１，１２２はともにカウントダウンを行い、内部クロックＬＣＬＫＲ及び内部クロックＬＣＬＫＦの位相を１ピッチ進める。その結果、クロック生成回路により生成される内部クロックＬＣＬＫの立ち上がりエッジ及び立ち下がりエッジは、ともに調整前に比べて進むことになる。
【００４０】
このように、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向が互いに同じ方向である場合には、カウンタ回路１２１，１２２ともカウント値の更新を行う。
【００４１】
図３は、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向が互いに逆方向である場合におけるＤＬＬ回路１００の動作を説明するためのタイミング図である。
【００４２】
図３（ａ）に示す例では、調整前の内部クロックＬＣＬＫの立ち上がりエッジが、外部クロックＣＫの立ち上がりエッジに比べて進んでいる。したがって、判定信号Ｒ−Ｕ／Ｄはハイレベルとなり、内部クロックＬＣＬＫＲの位相を遅らせるよう、カウンタ回路１２１を制御する。これに対し、調整前の内部クロックＬＣＬＫの立ち下がりエッジは、外部クロックＣＫの立ち上がりエッジに比べて遅れている。したがって、判定信号Ｆ−Ｕ／Ｄはローレベルとなり、内部クロックＬＣＬＫＦの位相を進めるよう、カウンタ回路１２２を制御する。このように、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向は、互いに逆方向である。
【００４３】
このため、停止回路１５０は活性化し、カウンタ回路１２２の動作を一時的に停止させる。結果として、カウンタ回路１２１のカウントアップのみが行われ、内部クロックＬＣＬＫＲの位相が１ピッチ遅延される一方、内部クロックＬＣＬＫＦの遅延量は固定される。したがって、内部クロックＬＣＬＫのクロック幅は、調整前に比べて１ピッチ分だけ小さくなり、図５（ａ）に示した背景技術のようにクロック幅が小さくなりすぎるおそれが少ない。
【００４４】
一方、図３（ｂ）に示す例では、調整前の内部クロックＬＣＬＫの立ち上がりエッジが、外部クロックＣＫの立ち上がりエッジに比べて遅れている。したがって、判定信号Ｒ−Ｕ／Ｄはローレベルとなり、内部クロックＬＣＬＫＲの位相を進めるよう、カウンタ回路１２１を制御する。これに対し、調整前の内部クロックＬＣＬＫの立ち下がりエッジは、外部クロックＣＫの立ち上がりエッジに比べて進んでいる。したがって、判定信号Ｆ−Ｕ／Ｄはハイレベルとなり、内部クロックＬＣＬＫＦの位相を遅らせるよう、カウンタ回路１２２を制御する。このように、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向は、互いに逆方向である。
【００４５】
このため、停止回路１５０は活性化し、カウンタ回路１２２の動作を一時的に停止させる。結果として、カウンタ回路１２１のカウントダウンのみが行われ、内部クロックＬＣＬＫＲの位相が１ピッチ進められる一方、内部クロックＬＣＬＫＦの遅延量は固定される。したがって、内部クロックＬＣＬＫのクロック幅は、調整前に比べて１ピッチ分だけ大きくなり、図５（ｂ）に示した背景技術のようにクロック幅が大きくなりすぎるおそれが少ない。
【００４６】
停止回路１５０による停止動作は、各調整回路が粗調回路を用いて調整動作を行っている場合のみ行えばよい。微調回路による調整では調整ピッチが小さいことから、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向が互いに逆方向であっても、ショートパルスが発生することがほとんどないからである。ただし、微調回路を用いて調整動作を行っている場合においても停止動作を行っても構わない。
【００４７】
以上説明したように、半導体装置１０によれば、内部クロックＬＣＬＫのクロック幅が大きくなりすぎたり小さくなりすぎたりすることを防止できるので、背景技術に比べ、クロックの周波数が高い場合であっても、パルスの消失リスクが少なくなっている。
【００４８】
図４は、本発明の好ましい実施形態による半導体装置を用いたデータ処理システム１０００の構成を示すブロック図であり、本実施形態による半導体装置がＤＲＡＭである場合を示している。
【００４９】
図４に示すデータ処理システム１０００は、データプロセッサ１２００と、本実施形態による半導体装置（ＤＲＡＭ）１０が、システムバス１１００を介して相互に接続された構成を有している。データプロセッサ１２００としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図４においては簡単のため、システムバス１１００を介してデータプロセッサ１２００とＤＲＡＭ１３００とが接続されているが、システムバス１１００を介さずにローカルなバスによってこれらが接続されていても構わない。
【００５０】
また、図４には、簡単のためシステムバス１１００が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図４に示すメモリシステムデータ処理システムでは、ストレージデバイス１４００、Ｉ／Ｏデバイス１５００、ＲＯＭ１６００がシステムバス１１００に接続されているが、これらは必ずしも必須の構成要素ではない。
【００５１】
ストレージデバイス１４００としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス１５００としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス１５００は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図４に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
【００５２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５３】
例えば、上記実施形態では、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向が互いに逆方向である場合、停止回路１５０によってカウンタ回路１２２の動作を停止させているが、カウンタ回路１２２の代わりにカウンタ回路１２１の動作を停止させても構わない。但し、内部クロックＬＣＬＫの立ち下がりエッジを検出する位相判定回路１１２としては、ＤＣＣ回路（Duty correction circuit）が用いられることがある。ＤＣＣ回路は、内部クロックＬＣＬＫの立ち上がりエッジを利用するため、カウンタ回路１２１の動作が停止すると、ＤＣＣ回路の動作にもずれが生じてしまう。このような点を考慮すれば、上記実施形態のように、停止回路１５０によってカウンタ回路１２２の動作を停止させる方が好ましい。
【００５４】
また、停止回路１５０による停止動作の実行可否を外部から入力されるコマンドにより設定可能としてもよい。これによれば、外部クロックＣＫの周波数が低い場合など、停止回路１５０を機能させる必要のないケースにおいて、ＤＬＬ回路１００のロック時間を短縮することが可能となる。
【図面の簡単な説明】
【００５５】
【図１】本発明の好ましい実施形態によるＤＬＬ回路を備えた半導体装置のブロック図である。
【図２】内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向が互いに同じ方向である場合におけるＤＬＬ回路１００の動作を説明するためのタイミング図である。
【図３】内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向が互いに逆方向である場合におけるＤＬＬ回路１００の動作を説明するためのタイミング図である。
【図４】本発明の好ましい実施形態による半導体装置を用いたデータ処理システムの構成を示すブロック図である。
【図５】本発明の背景技術にかかるＤＬＬ回路の動作を説明するためのタイミング図である。
【符号の説明】
【００５６】
１０ 半導体装置
１１ クロック端子
１２ アドレス端子
１３ コマンド端子
１４ データ入出力端子
２０ メモリセルアレイ
３０ コントローラ
４０ 出力バッファ
５０ 入力バッファ
１００ ＤＬＬ回路
１０５ 入力レシーバ
１１０ 位相判定部
１１１，１１２ 位相判定回路
１２０ 調整部
１２１，１２２ カウンタ回路
１２３，１２４ 遅延回路
１２３ａ，１２４ａ 粗調回路
１２３ｂ，１２４ｂ 微調回路
１３０ 再生回路
１４０ レプリカバッファ
１５０ 停止回路
１０００ データ処理システム
１１００ システムバス
１２００ データプロセッサ
１４００ ストレージデバイス
１５００ Ｉ／Ｏデバイス
１６００ ＲＯＭ
【特許請求の範囲】
【請求項１】
第１のクロックの立ち上がりエッジと第２のクロックの立ち上がりエッジの位相を比較することにより、第１の判定信号を生成する第１の位相判定回路と、
前記第１のクロックの立ち下がりエッジと前記第２のクロックの立ち下がりエッジの位相を比較することにより、第２の判定信号を生成する第２の位相判定回路と、
前記第１の判定信号に基づいて、第３のクロックのアクティブエッジの位置を調整する第１の調整回路と、
前記第２の判定信号に基づいて、第４のクロックのアクティブエッジの位置を調整する第２の調整回路と、
前記第３及び第４のクロックに基づいて前記第２のクロックを生成するクロック生成回路と、
前記第１の判定信号に基づく前記第３のクロックのアクティブエッジの調整方向と、前記第２の判定信号に基づく前記第４のクロックのアクティブエッジの調整方向とが互いに逆方向であることに応答して、前記第１の調整回路による調整動作及び前記第２の調整回路による調整動作のいずれか一方を停止させる停止回路とを備えることを特徴とするＤＬＬ回路。
【請求項２】
前記第１の調整回路は、前記第１の判定信号に基づいてカウント値が更新される第１のカウンタ回路と、前記第１のカウンタ回路のカウント値に基づいて前記第３のクロックを遅延させる第１の遅延回路とを含み、
前記第２の調整回路は、前記第２の判定信号に基づいてカウント値が更新される第２のカウンタ回路と、前記第２のカウンタ回路のカウント値に基づいて前記第４のクロックを遅延させる第２の遅延回路とを含むことを特徴とする請求項１に記載のＤＬＬ回路。
【請求項３】
前記第１の遅延回路は、相対的に調整幅の大きい第１の粗調回路と、相対的に調整幅の小さい第１の微調回路とを含み、
前記第２の遅延回路は、相対的に調整幅の大きい第２の粗調回路と、相対的に調整幅の小さい第２の微調回路とを含み、
前記停止回路は、前記第１の粗調回路による調整動作及び前記第２の粗調回路による調整動作のいずれか一方を停止させることを特徴とする請求項２に記載のＤＬＬ回路。
【請求項４】
前記クロック生成回路は、前記第３及び第４のクロックに基づいて第５のクロックを生成する再生回路と、前記第５のクロックを遅延させることにより前記第２のクロックを生成するレプリカバッファとを含むことを特徴とする請求項１乃至３のいずれか一項に記載のＤＬＬ回路。
【請求項５】
前記第５のクロックは、データを外部に出力するための出力バッファの動作タイミングを定めるものであり、前記レプリカバッファは、前記出力バッファと実質的に同じ回路構成を有していることを特徴とする請求項４に記載のＤＬＬ回路。
【請求項６】
前記第１のクロックが外部クロックであることを特徴とする請求項１乃至５のいずれか一項に記載のＤＬＬ回路。
【請求項７】
外部から供給される前記第１のクロックに同期してデータを出力する半導体装置であって、請求項５に記載のＤＬＬ回路と、前記第５のクロックに同期してデータを出力する出力バッファとを備えることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置を備えるデータ処理システム。
【請求項１】
第１のクロックの立ち上がりエッジと第２のクロックの立ち上がりエッジの位相を比較することにより、第１の判定信号を生成する第１の位相判定回路と、
前記第１のクロックの立ち下がりエッジと前記第２のクロックの立ち下がりエッジの位相を比較することにより、第２の判定信号を生成する第２の位相判定回路と、
前記第１の判定信号に基づいて、第３のクロックのアクティブエッジの位置を調整する第１の調整回路と、
前記第２の判定信号に基づいて、第４のクロックのアクティブエッジの位置を調整する第２の調整回路と、
前記第３及び第４のクロックに基づいて前記第２のクロックを生成するクロック生成回路と、
前記第１の判定信号に基づく前記第３のクロックのアクティブエッジの調整方向と、前記第２の判定信号に基づく前記第４のクロックのアクティブエッジの調整方向とが互いに逆方向であることに応答して、前記第１の調整回路による調整動作及び前記第２の調整回路による調整動作のいずれか一方を停止させる停止回路とを備えることを特徴とするＤＬＬ回路。
【請求項２】
前記第１の調整回路は、前記第１の判定信号に基づいてカウント値が更新される第１のカウンタ回路と、前記第１のカウンタ回路のカウント値に基づいて前記第３のクロックを遅延させる第１の遅延回路とを含み、
前記第２の調整回路は、前記第２の判定信号に基づいてカウント値が更新される第２のカウンタ回路と、前記第２のカウンタ回路のカウント値に基づいて前記第４のクロックを遅延させる第２の遅延回路とを含むことを特徴とする請求項１に記載のＤＬＬ回路。
【請求項３】
前記第１の遅延回路は、相対的に調整幅の大きい第１の粗調回路と、相対的に調整幅の小さい第１の微調回路とを含み、
前記第２の遅延回路は、相対的に調整幅の大きい第２の粗調回路と、相対的に調整幅の小さい第２の微調回路とを含み、
前記停止回路は、前記第１の粗調回路による調整動作及び前記第２の粗調回路による調整動作のいずれか一方を停止させることを特徴とする請求項２に記載のＤＬＬ回路。
【請求項４】
前記クロック生成回路は、前記第３及び第４のクロックに基づいて第５のクロックを生成する再生回路と、前記第５のクロックを遅延させることにより前記第２のクロックを生成するレプリカバッファとを含むことを特徴とする請求項１乃至３のいずれか一項に記載のＤＬＬ回路。
【請求項５】
前記第５のクロックは、データを外部に出力するための出力バッファの動作タイミングを定めるものであり、前記レプリカバッファは、前記出力バッファと実質的に同じ回路構成を有していることを特徴とする請求項４に記載のＤＬＬ回路。
【請求項６】
前記第１のクロックが外部クロックであることを特徴とする請求項１乃至５のいずれか一項に記載のＤＬＬ回路。
【請求項７】
外部から供給される前記第１のクロックに同期してデータを出力する半導体装置であって、請求項５に記載のＤＬＬ回路と、前記第５のクロックに同期してデータを出力する出力バッファとを備えることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置を備えるデータ処理システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００９−１０５６５７（Ｐ２００９−１０５６５７Ａ）
【公開日】平成２１年５月１４日（２００９．５．１４）
【国際特許分類】
【出願番号】特願２００７−２７５４７０（Ｐ２００７−２７５４７０）
【出願日】平成１９年１０月２３日（２００７．１０．２３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２１年５月１４日（２００９．５．１４）
【国際特許分類】
【出願日】平成１９年１０月２３日（２００７．１０．２３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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