【課題】周波数比較回路を少ない素子数で構成できるようにすると共に、第１、第２の信号（例えば、ＮＣＬＫ信号およびＭＣＬＫ信号）の周波数が一致しているか否かを正しく判定できるようにした周波数比較回路、ＰＬＬ周波数シンセサイザテスト回路及びそのテスト方法を提供する。
【解決手段】ＮＣＬＫ信号の立ち上がりもしくは立ち下がりのエッジを検出し、基準クロックで同期化されたＵＰ信号を生成するエッジ検出回路１１１ａと、ＭＣＬＫ信号の立ち上がりもしくは立ち下がりのエッジを検出し、基準クロックで同期化されたＤｏｗｎ信号を生成するエッジ検出回路１１１ｂと、ＵＰ信号及びＤｏｗｎ信号をカウントし、そのカウント値をＱ_１、Ｑ_０信号で出力する２ビットアップダウンカウンタ１１２と、Ｑ_１、Ｑ_０信号に基づいて、ＮＣＬＫ信号の周波数とＭＣＬＫ信号の周波数とが一致しているか否かを判定する判定回路１１３と、を有する。 （もっと読む）

【課題】周波数比較回路を少ない素子数で構成できるようにすると共に、ＮＣＬＫ信号およびＭＣＬＫ信号等の周波数が一致しているか否かを正しく判定できるようにする。
【解決手段】ＮＣＬＰ信号の分周信号であるＮＣＬＰ２信号と、ＭＣＬＰ信号の分周信号であるＭＣＬＰ２信号とを生成する。次に、ＭＣＬＰ２信号がＨレベルのときはＮＣＬＰ信号をアップ信号としてカウントし、ＭＣＬＰ２信号がＬレベルのときはＮＣＬＰ信号をダウン信号としてカウントし、そのカウント値をＱＮ_１、ＱＮ_０信号で出力する。また、ＮＣＬＰ２信号がＨレベルのときはＭＣＬＰ信号をアップ信号としてカウントし、ＮＣＬＰ２信号がＬレベルのときはＭＣＬＰ信号をダウン信号としてカウントし、そのカウント値をＱＭ_１、ＱＭ_０信号で出力する。そして、ＱＮ_１、ＱＮ_０、ＱＭ_１、ＱＭ_０の各信号に基づいて、ＮＣＬＰ信号とＭＣＬＰ信号の各周波数が一致しているか否かを判定する。 （もっと読む）

【課題】 任意の幅で重なり合う発振レンジの設定を行い、ＰＬＬ回路でのジッタの発生を抑制する。
【解決手段】 デジタルＰＬＬ回路１０の発振制御回路２には、カウンタ制御回路１１、第１のアップダウンカウンタ１２、及び第２のアップダウンカウンタ１３が設けられ、カウンタ制御回路１１は、制御信号Ｓｃｍが、ある値Ｍ＝Ｘである状態からＭ＝Ｘ＋１である状態に変化するときに、制御信号Ｓｃｎが段階的にアップカウントせずに、例えばスキップしてアップカウントが可能となる制御信号Ｓｍｕｐと、制御信号Ｓｃｍが、ある値Ｍ＝Ｘ＋１である状態からＭ＝Ｘである状態に変化するときに、制御信号Ｓｃｎが段階的にダウンカウントせずに、例えばスキップしてダウンカウントが可能となる制御信号Ｓｍｄｎとを入力する。このため、可変ディレイラインから出力されるディレイ信号は製造バラツキ、温度、及び電源電圧などの変動によらず任意の幅で重なり合う。 （もっと読む）

【課題】複数のシリアル伝送チャネルで使用するクロックの同期をとる際に、ＰＬＬ回路から各ＣＤＲ回路に供給されるクロック配線のレイアウト上の制約を無くし、ジッタの発生の少ない半導体集積回路を提供する。
【解決手段】半導体集積回路は、位相周波数比較回路とチャージポンプとループフィルタと発振回路とを有し、リファレンスクロックに同期した発振出力信号を生成するＰＬＬ回路と、発振出力信号とシリアルデータとの位相を調整する複数のＣＤＲ回路とを備え、ＰＬＬ回路はループフィルタから出力された発振回路の発振周波数を制御する制御電圧をディジタルコードに変換し、このディジタルコードをこれら複数のＣＤＲ回路に分配する。 （もっと読む）

【課題】プログラマブルロジックデバイス上またはこれと結合して設けられるクロックデータリカバリ回路の提供
【解決手段】プログラマブルロジックデバイス（“ＰＬＤ”）が多数のＣＤＲシグナリングプロトコルのうちの任意のものによって交信することを可能にするため、このＰＬＤにプログラマブルクロックデータ復元（“ＣＤＲ”）回路を装備する。ＣＤＲ回路は、ＰＬＤ内に内蔵するか、完全あるいは部分的に独立した集積回路とすることができる。この回路は、ＣＤＲ入力、ＣＤＲ出力、またはそれらの両方を行うことができる。ＣＤＲ機能は、例えば非ＣＤＲ低電圧作動シグナリング（“ＬＶＤＳ”）等のその他の非ＣＤＲシグナリング機能と組合わせて提供することができる。この回路は、大規模なシステムの一部とすることができる。 （もっと読む）

【課題】動作周波数が低く、安価にＩＣ化を行うことができ、設計が容易なデジタル回路を用いて時間分解能の高いクロック信号を生成することができるＤＰＬＬ回路を備えた光ディスク装置を提供する。
【解決手段】デジタルＰＬＬ回路部は、エッジ検出回路部と、クロックデータ生成回路部と、位相差検出回路部とを備え、一周期毎に、デジタルクロックデータから、デジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの有無を時間分解能単位で示した書き込みタイミング信号を生成して出力する。 （もっと読む）

【課題】逓倍回路から正確な逓倍クロックが出力されず、温度等の変動に対する補正能力が低下し、ロックが困難になるという課題があった。
【解決手段】互いに直列に接続された複数個の遅延素子から構成されるデジタルディレイライン５６，６９，７１を有し、デジタルディレイライン５６，６９，７１に対応したカウンタ５２，６５から出力されるカウント値に応じて複数の遅延素子のいずれかの遅延を選択し、選択した遅延素子およびこれに隣接する１つの遅延素子によって遅延時間を設定制御する。 （もっと読む）

【課題】位相の変化に迅速に追従しつつ、クロックスリップが起こり難い（安定した）クロック信号を再生するクロック信号発生装置等を提供することである。
【解決手段】位相比較器１Ａは、データ信号と、デジタルＶＣＯ１Ｃの再生クロック信号を基準としたデータ信号の位相の遅れ及び進みを検出する。ランダムウォークフィルタ１Ｂは、この遅れ進みの回数差を計測して、回数差の絶対値が所定値に達すると、差を打ち消す方向に再生クロック信号の位相を変化させるようデジタルＶＣＯ１Ｃを制御し、計測結果をリセットして計測を再開する。再生位相比較器３は、デジタルＶＣＯ１Ｃ及び２Ｃの各再生クロック信号の位相差を検出してランダムウォークフィルタ１Ｂに通知する。ランダムウォークフィルタ１Ｂは、通知された位相差が所定量に達している間は、計測結果のリセットやデジタルＶＣＯ１Ｃの再生クロック信号の位相の変更を行わない。 （もっと読む）

【課題】システムクロック周波数に応じて自由にクロック周期設定マージンを設定でき、システムクロック周波数の変化に対し、内部回路を誤動作させずに短時間で電源電圧を正常に動作する最小電源電圧に収束させること。
【解決手段】電源電圧制御装置１００は、システムクロックを分周比１で分周する分周回路１２１、電圧制御発振回路１１０の出力を分周比２で分周する分周回路１２２、分周回路１２１と分周回路１２２のそれぞれの出力信号を位相比較／周波数比較する位相比較器／周波数比較器１３０、及びコントローラ１４５内にメモリ１４２を備え、システムクロック周波数に連動した動作モード信号に応じて、制御回路１４１によりそれぞれの分周回路１２１，１２２の分周比を設定する。また、システムクロック周波数が変化する時に、コントローラ１４５内のプリセット値を用いてアップダウンカウンタ１４３の初期設定とレジスタ設定を行う。 （もっと読む）

電圧制御遅延線（VCDL）である。VCDL（１２０）は１つ以上のセル（１２５）を含む。この１つ以上のセルの各々は２つ以上の入力（Va、VaX、Vb、VbX）と出力（Vout、VoutX）とを含む。この１つ以上のセルの各々は、補間機能ならびにマルチプレクサ機能に加えて、遅延をもたらすように構成されている。VCDLは、遅延ロックループ（DLL)にて遅延をもたらすように使用される。
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【課題】フェーズロックループ（ＰＬＬ）回路に対するロジックの動作の影響を弱めるためのシステム及び方法を提供する。
【解決手段】システムと方法は、ＰＬＬ回路が命令の予期される影響を命令の実行前、同時、あるいは後で補償することを実質的に許してもよい。より特に、システムの命令の発行に関連したロジックは、命令に基づいたシステムでのＰＬＬに信号を供給してもよい。その後、ＰＬＬはこの制御信号に基づいた命令の予期される影響を補償するために調節されてもよい。 （もっと読む）

【課題】 ジッタ耐性を強化し、かつロックレンジを拡大するデジタル制御型位相合成回路システムを得る。
【解決手段】 位相の異なる２つのクロックと制御信号が入力され、制御信号による重み付けに基づいて、これらのクロックの中間の位相をもつ出力クロックを合成する位相合成回路と、出力クロックの位相と基準クロックの位相とを比較するバイナリ型位相比較回路と、バイナリ型位相比較回路による比較結果に基づいて第１のカウント値をカウントアップ又はカウントダウンし、第１のカウント値の最上位ビットの値を出力し、第１のカウント値にキャリー又はボローが発生した場合にクロックパルスを出力する第１のアップダウンカウンタと、クロックパルスを動作クロックとし、第１のカウント値の最上位ビットに基づいて第２のカウント値をカウントアップ又はカウントダウンし、第２のカウント値を制御信号として出力する第２のアップダウンカウンタとを有する。 （もっと読む）

【課題】本発明は、コストを抑制しつつ、入力された信号の電圧を長時間保持することができる電圧保持回路及び電圧保持回路を備えるクロック同期回路を提供することを目的とする。
【解決手段】 外部から入力される制御信号の電圧と、出力されるアナログ保持信号の電圧との比較結果を出力する電圧比較部１１０と、比較結果に基づいて、保持しているデジタル値である保持値を増減させ、保持値に基づいて生成されるデジタル値であるデジタル保持信号を出力するデジタル値保持部１２０と、デジタル保持信号をアナログ値に変換しアナログ保持信号として出力するＤ／Ａ変換部１３０とを備える。 （もっと読む）

【課題】発振周波数のスペクトラムを拡散して、電磁波輻射を低減させるクロック生成回路を提供することを目的とする。
【解決手段】
本発明は、基準クロックと動作クロックとが入力される位相比較器と、前記位相比較器の出力信号に基づいて前記動作クロックを生成する電圧制御発振器とを備えるクロック生成回路において、前記電圧制御発振器は、電圧信号を電流信号に変換する電圧電流変換器と、前記電流信号を可変とする電流可変回路と、前記可変電流信号に基づいた周波数を発振する電流制御発振器とを備えることを特徴とするクロック生成回路を提供する。 （もっと読む）

【課題】映像クロックの総累積値を制御入力としながら、送信側から伝送するクロック情報を小さくすることができるクロック再生回路を提供する。
【解決手段】レジスタ１３は、クロックの累積値を自然数Ｎで除算した剰余であるクロック再生情報を保持し、レジスタ１７は、ＶＣＸＯ２５のクロックの累積値を前記自然数Ｎで除算した剰余を保持する。桁上がり・桁下がり判定器１８，１９はそれぞれ、レジスタ１３，１７の値から桁上がり又は桁下がりが発生したか否かを判定する。アップダウンカウンタ２０は、桁上がり・桁下がり判定器１８，１９の桁上がり又は桁下がりの回数に応じて値を増減する。乗算器２１は、アップダウンカウンタから出力をＮ倍する。加算器２２は、レジスタ１３の値とレジスタ１７の値との差分値を乗算器２１の出力に加算し、これをＰＬＬの制御量とし、ＶＣＸＯ２５を制御する。 （もっと読む）

【課題】出力信号に生じるジッタ量を抑えることができる分周回路を提供する。
【解決手段】直列に接続されたＤ−ＦＦ７，９，１１を、入力信号Ｓ０を基準クロック信号として駆動し、分周比決定信号Ｓ２１によって選択された分周比で入力信号Ｓ０を分周して第１の分周信号Ｓ７を生成する回路モジュール３と、直列に接続されたＤ−ＦＦ４７，４９，５１，５３を、第１の分周信号Ｓ７を基準クロック信号として駆動し、当該直列に接続されたＤ−ＦＦの段数に応じた分周比である８分周で、第１の分周信号Ｓ７を分周して出力信号Ｓ５７を生成する回路モジュール４５と、回路モジュール４５のＤ−ＦＦの出力および４／５選択信号Ｓ２４に基づいて、分周比決定信号Ｓ２１を生成するＯＲ回路５５とを有する。 （もっと読む）

【課題】 本発明は、半導体装置の動作時の発振周波数の変動要因に対応できるとともに、特定の通信機能や通信相手を必要とすることなく、ＲＣ発振回路の発振周波数の補正が可能な半導体装置を提供することを目的とする。
【解決手段】 半導体装置は、第１の周期で発振する第１の発振信号を出力するＲＣ発振器と、ＲＣ発振器の出力に結合され第１の発振信号の第１の周期の長さを第２の周期を有する第２の発振信号に基づき計測し、その計測値を出力する計測回路と、計測回路の出力とＲＣ発振器の出力とに結合され計測値に応じた数で該第１の発振信号を分周する補正回路を含むことを特徴とする。 （もっと読む）

【課題】ディジタル位相同期ループ回路において制御発振部の追従性能を向上させる。
【解決手段】このディジタル位相同期ループ回路において、第２の分周器１８は、第１の位相比較器１０からの第１の同期制御信号(c),(d)にしたがって所定のマスタ・クロックを１／Ｎに分周して基準クロック(a)のＭ倍の周波数を有する出力クロック(g)を生成する。第２の位相比較器５４は、基準クロック(a)の位相とフィードバック・クロック(b)の位相とを比較して、それらの位相差に応じた第２の同期制御信号(m),(n)を生成する。そして、レンジカウンタ（分周比制御部）５６は、分周器１８おける分周比Ｎを第２の同期制御信号(m),(n)にしたがって可変制御する。 （もっと読む）

【課題】 初期起動においてロックアップ時間を短縮できるデュアルループＰＬＬ（Phase Looked Loop）を提供すること、および消費電力低減に寄与する逓倍クロック発生装置を提供すること。
【解決手段】 デュアルループＰＬＬは、位相を比較する位相比較器１を有する位相比較ループと、周波数を比較する周波数比較器７を有する周波数比較ループとを有するデュアルループＰＬＬを備え、周波数比較器７は、位相比較器１に用いる、外部基準クロックラインＣＬｅｘ１１から入力される基準クロック信号と異なる、キャリブレーションクロックラインＣＬｃａｌ１８から入力される入力信号を用いて周波数比較を行う。また、上記デュアルループＰＬＬを用いて、逓倍クロック発生装置を構成する。
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周波数比較器は、基準クロックおよび出力クロックの周波数を比較し、周波数比較信号を出力する。周波数可変回路は、直列接続された複数の反転回路を有する遅延回路と第１選択回路とから構成される。第１選択回路は、奇数番目の反転回路から出力される奇数出力信号のいずれかを周波数比較信号に応じて選択し、帰還信号として遅延回路の入力に帰還させる。位相比較器は、基準クロックおよび出力クロックの位相を比較し、位相比較信号を出力する。第２選択回路は、奇数出力信号のいずれかを位相比較信号に応じて選択し、出力クロックとして出力する。周波数可変回路は、帰還ループを構成する反転回路の接続段数を調整することで、出力クロックの周波数を変更する可変発振器として機能する。遅延回路は、出力クロックの周波数調整および位相調整の両方に共通して用いられる。このため、回路規模を低減できる。
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