デジタルPLL回路及びそれを備えた光ディスク装置
【課題】動作周波数が低く、安価にIC化を行うことができ、設計が容易なデジタル回路を用いて時間分解能の高いクロック信号を生成することができるDPLL回路を備えた光ディスク装置を提供する。
【解決手段】デジタルPLL回路部は、エッジ検出回路部と、クロックデータ生成回路部と、位相差検出回路部とを備え、一周期毎に、デジタルクロックデータから、デジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの有無を時間分解能単位で示した書き込みタイミング信号を生成して出力する。
【解決手段】デジタルPLL回路部は、エッジ検出回路部と、クロックデータ生成回路部と、位相差検出回路部とを備え、一周期毎に、デジタルクロックデータから、デジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの有無を時間分解能単位で示した書き込みタイミング信号を生成して出力する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、デジタルPLL回路及びそのデジタルPLL回路を備えた光ディスク装置に関する。
【背景技術】
【0002】
CD−R/RW、DVD+R/RW、及びDVD−R/RWといった記録可能な光ディスクには、物理アドレス情報がウォブルと呼ばれる蛇行溝を用いて予め埋め込まれている。ウォブルは、グルーブトラック生成時にそのトラックを半径方向にウォブリングさせたものであり、物理アドレス情報は、CD−R/RWに適用されるウォブルの周波数の変調、DVD+R/RWに適用される位相の変調、又はDVD−R/RWに適用されるウォブルの不連続点等の種々の変調方式で表される。そして、ウォブルのキャリア周波数は、書き込み用基準クロック信号の周波数と比例関係にあるように定められている。
【0003】
書き込み用基準クロック信号は、上記ウォブルに基づいて検出されたウォブル信号の周波数(以下、「ウォブル周波数」という。)を比較周波数としたPLL(Phase Lock Loop:位相変調同期ループ)回路により生成する。ウォブル周波数を比較周波数とするPLL回路で書き込み用基準クロック信号を生成する上では、いかに安定で低ジッタのクロック信号を生成するかが重要になる。
【0004】
PLL回路は、一般に、VCO(Voltage Controled Oscillator:電圧制御発振器)を備えたアナログ回路で実現される。アナログVCOは、環境温度や電源電圧の変動によってその自走周波数が変動しやすいため、PLL回路の引き込み時間が長くなる、及び外乱等でロックが外れやすくなるといった影響が出やすい。そこで、近年、完全にデジタル化されたPLL回路であるデジタルPLL(DPLL:Digital PLL)回路が求められている。
【0005】
例えば、従来のDPLL回路には、位相比較器の出力信号を積分する積分回路を設け、該積分回路及び位相比較器のそれぞれの出力信号を時分割的に切り替えてループフィルタに加えるものがあった(例えば、特許文献1参照。)。
【0006】
また、従来の別のDPLL回路には、デジタルVCOにおいて、時間分解能の低い発振クロック信号と本来あるべき時間分解能の高いクロック信号との位相差を検出した後、その位相差情報に基づいてデジタルVCOの出力信号を位相変調し、次段の周波数帯域制限手段に供給して、基本周波数成分のみを出力させるものがあった(例えば、特許文献2参照。)。
【0007】
さらに、従来の別のDPLL回路には、異なった位相で積算するp(pは2以上の整数)段のシーケンシャルループフィルタと、該p段シーケンシャルループフィルタに位相の異なったp相のクロック信号を与える多相クロック発生回路と、p段シーケンシャルループフィルタから出力されるp個の積算信号を加算して可変分周器に与える加算器と、多相クロック信号の中から最適なクロック信号を選択して出力する選択回路とを具備するものがあった(例えば、特許文献3参照。)。
【0008】
なお、従来のデジタル位相同期ループフィルタには、入力信号と出力信号との位相差をカウントしてそのカウント値を出力するカウンタと、クロック信号の周期で該カウント値を定められた値を法として積算し、桁あふれが生じる毎に桁あふれ信号を出力する積算器とを備えるものがあった(例えば、特許文献4参照。)。
【特許文献1】特開昭60−245312号公報
【特許文献2】特開2003−209468号公報
【特許文献3】特開平8−274628号公報
【特許文献4】特開昭63−155824号公報
【発明の開示】
【発明が解決しようとする課題】
【0009】
しかし、従来のDPLL回路では、DPLL回路から出力されるクロック信号の時間分解能を高めようとすると、DPLL回路内部の動作クロック信号として、高い周波数のクロック信号が必要となる。近年は、CDドライブやDVDドライブの記録速度及び再生速度が飛躍的に高速化してきており、DPLL回路において、内部の動作クロックの周波数を非常に高くする必要がある。このように、動作クロックの周波数が高くなると、従来のDPLL回路では、回路の動作周波数の限界を超え、動作不能となる場合が生じるという課題があった。
【0010】
また、従来のDPLL回路には、比較的低い周波数で動作するデジタル回路を用いて時間分解能の高いクロック信号を出力するVCOを実現するものがあったが、次段の周波数帯域制限手段としてアナログPLL回路又はアナログバンドパスフィルタが必要であり、完全にデジタル化されたDPLL回路とはいえなかった。よって、このようなDPLL回路を1つのICに集積しようとすると、アナログ回路とデジタル回路とが混載されたミックスシグナルICとなり、製造プロセスが複雑になると共に、コストがかかるという課題があった。
【0011】
さらに、従来のDPLL回路では、シーケンシャルループフィルタや可変分周器といった複雑なロジック回路を各々位相差の異なる多相クロックで動作させる必要があり、デジタル回路で用いられる同期設計手法を使用することが困難であった。また、このような従来のDPLL回路は、基本的には、入力信号と出力信号の位相差の検出結果に基づいて、位相が進んでいる場合には1パルスを付加し、位相が遅れている場合には1パルスを除去するというものであった。このことから、従来のPLL回路は、応答特性やループ帯域といった特性を自由に設定変更することが困難であり、その結果、設計することが困難であるという課題があった。
【0012】
本発明は、上記課題を解決するためになされたものであり、動作周波数が低く、安価にIC化を行うことができ、設計が容易なデジタル回路を用いて時間分解能の高いクロック信号を生成することができるデジタルPLL回路、及びそのようなデジタルPLL回路を備えた光ディスク装置を提供することを目的とする。
【課題を解決するための手段】
【0013】
本発明に係る光ディスク装置は、光ディスクにデータの記録を行う際のデータの書き込みタイミングを得るために使用する書き込みタイミング信号を生成して出力する光ディスク装置であって、外部から入力されたウォブル信号を二値化して、基準デジタル信号を生成し出力する二値化回路部と、入力された前記の基準デジタル信号に基づいて、所定周波数のデジタルクロック信号に同期したタイミングを示す前記の書き込みタイミング信号を生成して出力するデジタルPLL回路部とを有する。前記のデジタルPLL回路部は、前記の基準デジタル信号の立ち上がりエッジ及び立ち下がりエッジを、基準クロック信号の1周期をN(Nは2以上の整数)分割した時間分解能単位でそれぞれ検出し、その検出結果を示すエッジ検出信号を前記の1周期毎に出力するエッジ検出回路部と、前記の1周期毎に、入力された位相差信号が示す位相差に比例した周波数の前記のデジタルクロック信号に対応する前記の書き込みタイミング信号を生成するためのデジタルクロックデータを生成して出力するクロックデータ生成回路部と、前記のエッジ検出信号から前記の立ち上がりエッジ及び立ち下がりエッジが検出されたときの前記のデジタルクロックデータから、前記の基準デジタル信号とデジタルクロック信号との位相差を検出し、その位相差を示す前記の位相差信号を出力する位相差検出回路部とを備え、前記のタイミング信号生成回路部は、前記の1周期毎に、前記のデジタルクロックデータから、前記のデジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの有無を前記の時間分解能単位で示した前記の書き込みタイミング信号を生成して出力する。以下、この光ディスク装置を、「第1の光ディスク装置」という。
【0014】
好ましくは、第1の光ディスク装置において、前記のエッジ検出回路部は、
前記の基準デジタル信号を前記の時間分解能単位ずつ位相が異なるN相クロック信号でサンプリングするサンプリング回路部と、前記の1周期毎に、前記のサンプリングにより得られたNビットデータの各ビットデータを加算し、その加算結果を示すビット加算データを出力するビットデータ加算回路部と、前記の1周期毎に出力された前記のビット加算データからなる信号のゼロクロス点を所定の方法により前記の時間分解能単位で検出し、その検出結果を前記のエッジ検出信号として該1周期毎に出力するゼロクロス検出回路部とを備える。以下、この光ディスク装置を、「第2の光ディスク装置」という。
【0015】
好ましくは、第2の光ディスク装置において、前記のゼロクロス検出回路部は、入力された前記のビット加算データからなる信号に対して所定の周波数帯域の信号のみを通過させるデジタルフィルタと、該デジタルフィルタの出力信号のゼロクロス点を前記の時間分解能単位で検出するゼロクロス検出回路とを備える。以下、この光ディスク装置を、「第3の光ディスク装置」という。
【0016】
好ましくは、第1から第3のいずれかの光ディスク装置は、前記の書き込みタイミング信号と前記の基準デジタル信号とから、前記のデジタルクロック信号と前記の基準デジタル信号との周波数差を検出し、その検出結果を示す周波数差信号を出力する周波数差検出回路部と、前記の位相差信号と周波数差信号とを入力とし、外部から入力された第1の制御信号に応じて、前記のクロックデータ生成回路部に対して該位相差信号又は周波数差信号を排他的に出力する第1の選択回路部とを備える。前記のエッジ検出回路部は、前記の基準デジタル信号の立ち上がりエッジ又は立ち下がりエッジをそれぞれ判別し、その判別結果を示すエッジ判別信号を出力するエッジ判別回路部を備える。前記の周波数差検出回路部は、該エッジ判別信号によって示された前記の基準デジタル信号の立ち上がりエッジ又は立ち下がりエッジと、前記の書き込みタイミング信号によって示された前記のデジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジとから、前記の周波数差を検出し、前記のクロックデータ生成回路部は、前記の第1の選択回路部から出力された位相差信号が示す位相差又は周波数差信号が示す周波数差に応じた周波数の前記のデジタルクロック信号に対応する前記の書き込みタイミング信号を生成するための前記のデジタルクロックデータを生成する。以下、この光ディスク装置を、「第4の光ディスク装置」という。
【0017】
好ましくは、第4の光ディスク装置は、前記の第1の選択回路部から出力された位相差信号又は周波数差信号のゲインを調整して、その調整結果を示すゲイン調整信号を出力するゲイン調整回路部と、入力された前記の書き込みタイミング信号に基づいて、入力された前記のゲイン調整信号を前記のデジタルクロック信号の周期に比例した周期で積分し、その積分結果を示す積分信号を出力する積分回路部と、入力された前記のゲイン調整信号と該積分信号とを加算して、その加算結果を示す加算信号を前記のクロックデータ生成回路部に出力する第1の加算回路部とを備える。前記のクロックデータ生成回路部は、前記の加算信号が示す位相差又は周波数差に応じた周波数の前記のデジタルクロック信号に対応する前記の書き込みタイミング信号を生成するための前記のデジタルクロックデータを生成する。以下、この光ディスク装置を、「第5の光ディスク装置」という。
【0018】
好ましくは、第5の光ディスク装置において、前記の積分回路部は、入力された前記のエッジ位置信号に基づいて、前記のデジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの個数をカウントするカウンタと、前記のカウンタによるカウント値と所定値とを比較して、該カウンタによるカウント値が所定値に等しくなると該カウンタをリセットする比較回路部と、前記のカウンタによるカウント値が所定値に等しくなる毎に、出力信号と入力されている前記のゲイン調整信号とを加算し、その加算結果を前記の積分信号として出力する第2の加算回路部とを備える。前記の所定値は、外部から設定可能である。以下、この光ディスク装置を、「第6の光ディスク装置」という。
【0019】
好ましくは、第6の光ディスク装置において、前記の積分回路部は、外部から入力された第2の制御信号に応じて、入力された前記のゲイン調整信号と外部から入力された第1の所定信号のいずれかを選択して出力する第2の選択回路部を備える。前記の第2の加算回路部は、前記のカウンタによるカウント値が前記の所定値に等しくなる毎に、出力信号と前記の第2の選択回路部から出力されている信号とを加算する。以下、この光ディスク装置を、「第7の光ディスク装置」という。
【0020】
好ましくは、第5から第7のいずれかの光ディスク装置において、前記のゲイン調整回路部は、前記の第1の選択回路部の出力信号に外部から入力された第2の所定信号を積算し、その積算結果を前記のゲイン調整信号として出力する。以下、この光ディスク装置を、「第8の光ディスク装置」という。
【0021】
好ましくは、第4から第8のいずれかの光ディスク装置は、前記の第1の選択回路部と前記のクロックデータ生成回路部との間に接続され、外部から入力された第3の制御信号に応じて、前記の第1の選択回路部の出力信号を前記のクロックデータ生成回路部に出力するゲート回路部を備える。以下、この光ディスク装置を、「第9の光ディスク装置」という。
【0022】
好ましくは、第2から第9のいずれかの光ディスク装置は、前記のN相クロック信号を用いて、パラレル信号である前記の書き込みタイミング信号からシリアルクロック信号を生成するパラシリ変換回路部を備える。
【0023】
本発明に係るデジタルPLL回路は、入力された基準デジタル信号に基づいて所定周波数のデジタルクロック信号を生成するためのデジタルクロックデータを生成し出力するデジタルPLL回路であって、前記の基準デジタル信号の立ち上がりエッジ及び立ち下がりエッジを、基準クロック信号の1周期をN(Nは2以上の整数)分割した時間分解能単位でそれぞれ検出し、その検出結果を示すエッジ検出信号を前記の1周期毎に出力するエッジ検出回路部と、該エッジ検出信号から前記の立ち上がりエッジ及び立ち下がりエッジが検出されたときの前記のデジタルクロックデータから、前記の基準デジタル信号とデジタルクロック信号との位相差を検出し、その位相差を示す位相差信号を出力する位相差検出回路部と、前記の1周期毎に、該位相差信号が示す位相差に比例した周波数の前記のデジタルクロック信号を生成するための前記のデジタルクロックデータを生成し出力するクロックデータ生成回路部とを備える。前記のエッジ検出回路部は、前記の基準デジタル信号を前記の時間分解能単位ずつ位相が異なるN相クロック信号でサンプリングするサンプリング回路部と、前記の1周期毎に、前記のサンプリングにより得られたNビットデータの各ビットデータを加算し、その加算結果を示すビット加算データを出力するビットデータ加算回路部と、前記の1周期毎に出力された前記のビット加算データからなる信号のゼロクロス点を所定の方法により前記の時間分解能単位で検出し、その検出結果を前記のエッジ検出信号として該1周期毎に出力するゼロクロス検出回路部とを備える。以下、このデジタルPLL回路を「第1のデジタルPLL回路」という。
【0024】
好ましくは、第1のデジタルPLL回路において、前記のゼロクロス検出回路部は、入力された前記のビット加算データからなる信号に対して所定の周波数帯域の信号のみを通過させるデジタルフィルタと、該デジタルフィルタの出力信号のゼロクロス点を前記の時間分解能単位で検出するゼロクロス検出回路とを備える。以下、このデジタルPLL回路を「第2のデジタルPLL回路」という。
【0025】
好ましくは、第1又は第2のデジタルPLL回路において、前記のクロックデータ生成回路部は、前記の位相差信号が示す位相差に1からNまでの対応する各値をそれぞれ乗算して出力するN個の乗算回路と、前記の1周期毎に入力されたデジタルデータを記憶すると共に、該デジタルデータの桁あふれの回数を検出し、その検出結果を示す桁あふれ信号をそれぞれ出力するN個の第1データ記憶回路と、前記のN個の第1データ記憶回路のうち所定の1つに記憶されているデジタルデータと対応する前記の各乗算回路からそれぞれ出力されたデジタルデータとを加算し、その加算結果を対応する前記の各第1データ記憶回路にそれぞれ出力するN個の第1加算回路と、前記の1周期毎に入力されたデジタルデータを記憶する第2データ記憶回路と、対応する前記の各第1データ記憶回路からそれぞれ出力された桁あふれ信号が示すデジタルデータと前記の第2データ記憶回路に記憶されているデジタルデータとをそれぞれ加算し、その加算結果を前記のデジタルクロックデータとしてそれぞれ出力するN個の第2加算回路とを備える。前記の第2データ記憶回路は、前記のN個の第2加算回路のうち所定の1つから出力されたデジタルデータを入力とする。以下、このデジタルPLL回路を「第3のデジタルPLL回路」という。
【0026】
好ましくは、第3のデジタルPLL回路において、前記のN個の第2加算回路は、前記のN個のデジタルクロックデータを、前記の位相差検出回路部に対して前記の1周期内の時間分解能単位に対応させてそれぞれ出力する。前記の位相差検出回路部は、前記のエッジ検出信号から前記の基準デジタル信号の立ち上がりエッジ及び立ち下がりエッジを検出すると、入力された前記のN個のデジタルクロックデータのうち、その検出したタイミングに対応する1つのデジタルクロックデータを選択して出力する第1の選択回路部と、該第1の選択回路部より出力されたデジタルクロックデータから、前記の基準デジタル信号とデジタルクロック信号との位相差を検出し、その位相差を示す前記の位相差信号を生成して出力する位相差信号生成回路部とを備える。前記の位相差信号生成回路部は、前記のデジタルクロックデータと該デジタルクロックデータに対応する位相差とを示したテーブルを用いて、前記の第1の選択回路部から出力されたデジタルデータを位相差に変換し、その位相差を示す前記の位相差信号を生成する。以下、このデジタルPLL回路を「第4のデジタルPLL回路」という。
【0027】
好ましくは、第1から第4のいずれかのデジタルPLL回路において、前記のクロックデータ生成回路部は、前記の1周期毎に、前記の各デジタルクロックデータから、前記のデジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの有無を前記の時間分解能単位で示したエッジ位置信号を生成し出力する。以下、このデジタルPLL回路を「第5のデジタルPLL回路」という。
【0028】
好ましくは、第5のデジタルPLL回路は、前記の基準デジタル信号とデジタルクロック信号との周波数差を検出し、その検出結果を示す周波数差信号を出力する周波数差検出回路部と、前記の位相差信号と周波数差信号とを入力とし、外部から入力された第1の制御信号に応じて、前記のクロックデータ生成回路部に対して該位相差信号又は周波数差信号を排他的に出力する第2の選択回路部とを備える。前記のエッジ検出回路部は、前記の基準デジタル信号の立ち上がりエッジ又は立ち下がりエッジをそれぞれ判別し、その判別結果を示すエッジ判別信号を出力するエッジ判別回路部を備える。前記の周波数差検出回路部は、該エッジ判別信号によって示された前記の基準デジタル信号の立ち上がりエッジ又は立ち下がりエッジと、前記のエッジ位置信号によって示された前記のデジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジとから、前記の周波数差を検出する。前記のクロックデータ生成回路部は、前記の第2の選択回路部から出力された位相差信号が示す位相差又は周波数差信号が示す周波数差に応じた周波数の前記のデジタルクロック信号を生成するための前記のデジタルクロックデータを生成する。以下、このデジタルPLL回路を「第6のデジタルPLL回路」という。
【0029】
好ましくは、第6のデジタルPLL回路において、前記の周波数差検出回路部は、前記の基準デジタル信号の立ち上がりエッジ又は立ち下がりエッジの個数をカウントする第1のカウンタと、該第1のカウンタによるカウント値が第1の所定値に達するまで、前記のエッジ位置信号から前記のデジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの個数をカウントする第2のカウンタと、該第2のカウンタによるカウント値と第2の所定値とを比較する第1の比較回路部と、該第1の比較回路部による比較結果に基づいて前記の周波数差信号を生成し出力する周波数差信号生成回路部とを備える。前記のクロックデータ生成回路部は、前記の第2の選択回路部によって前記の周波数差信号が出力されると、該周波数差信号が前記の第2のカウンタによるカウント値が第2の所定値よりも小さいことを示している場合は、前記のデジタルクロック信号の周波数をより高くするように前記のデジタルクロックデータを生成し、前記の周波数差信号が該第2のカウンタによるカウント値が第2の所定値よりも大きいことを示している場合は、前記のデジタルクロック信号の周波数をより低くするように前記のデジタルクロックデータを生成する。以下、このデジタルPLL回路を「第7のデジタルPLL回路」という。
【0030】
好ましくは、第6又は第7のデジタルPLL回路は、前記の第2の選択回路部から出力された位相差信号又は周波数差信号のゲインを調整して、その調整結果を示すゲイン調整信号を出力するゲイン調整回路部と、入力された前記のエッジ位置信号に基づいて、入力された前記のゲイン調整信号を前記のデジタルクロック信号の周期に比例した周期で積分し、その積分結果を示す積分信号を出力する積分回路部と、入力された前記のゲイン調整信号と積分信号とを加算して、その加算結果を示す加算信号を前記のクロックデータ生成回路部に出力する第1の加算回路部とを備える。前記のクロックデータ生成回路部は、前記の加算信号が示す位相差又は周波数差に応じた周波数の前記のデジタルクロック信号を生成するための前記の各デジタルクロックデータを生成する。以下、このデジタルPLL回路を「第8のデジタルPLL回路」という。
【0031】
好ましくは、第8のデジタルPLL回路において、前記の積分回路部は、入力された前記のエッジ位置信号に基づいて、前記のデジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの個数をカウントする第3のカウンタと、前記の第3のカウンタによるカウント値と第3の所定値とを比較して、該第3のカウンタによるカウント値が第3の所定値に等しくなると該第3のカウンタをリセットする第2の比較回路部と、前記の第3のカウンタによるカウント値が第3の所定値に等しくなる毎に、出力信号と入力されている前記のゲイン調整信号とを加算し、その加算結果を前記の積分信号として出力する第2の加算回路部とを備える。前記の第3の所定値は、外部から設定可能である。以下、このデジタルPLL回路を「第9のデジタルPLL回路」という。
【0032】
好ましくは、第9のデジタルPLL回路において、前記の積分回路部は、外部から入力された第2の制御信号に応じて、入力された前記のゲイン調整信号と外部から入力された第1の所定信号のいずれかを選択して出力する第3の選択回路部を備える。前記の第2の加算回路部は、前記の第3のカウンタによるカウント値が第3の所定値に等しくなる毎に、出力信号と前記の第3の選択回路部から出力されている信号とを加算する。以下、このデジタルPLL回路を「第10のデジタルPLL回路」という。
【0033】
好ましくは、第8から第10のいずれかのデジタルPLL回路において、前記のゲイン調整回路部は、前記の第2の選択回路部の出力信号に外部から入力された第2の所定信号を積算し、その積算結果を前記のゲイン調整信号として出力する。以下、このデジタルPLL回路を「第11のデジタルPLL回路」という。
【0034】
好ましくは、第6又は第7のデジタルPLL回路は、前記の第2の選択回路部とクロックデータ生成回路部との間に接続され、外部から入力された第3の制御信号に応じて、前記の第2の選択回路部の出力信号を前記のクロックデータ生成回路部に出力するゲート回路部を備える。以下、このデジタルPLL回路を「第12のデジタルPLL回路」という。
【0035】
好ましくは、第5から第12のいずれかのデジタルPLL回路は、前記のN相クロック信号を用いて、パラレル信号である前記のエッジ位置信号からシリアルクロック信号を生成するパラシリ変換回路部を備える。
【発明の効果】
【0036】
本発明によるデジタルPLL回路によれば、設計が容易であり、かつ安価にIC化を行うことができると共に、入力された基準デジタル信号の立ち上がりエッジ及び立ち下がりエッジを、基準クロック信号の1周期をN(Nは2以上の整数)分割した時間分解能単位でそれぞれ検出し、その検出結果と出力データであるデジタルクロックデータとを用いて、前記の基準デジタル信号とデジタルクロック信号との位相差を検出し、該位相差に比例した周波数のデジタルクロック信号を生成するためのデジタルクロックデータを生成することから、基準クロック信号の周波数という比較的低い動作周波数で、時間分解能の高いデジタルクロック信号を生成することができる。
【発明を実施するための最良の形態】
【0037】
以下に、添付の図面を参照して、本発明の実施の形態について説明する。
(実施の形態1)
図1は、本発明の実施の形態1による光ディスク装置の構成例を示したブロック図である。図1に示されるように、本実施の形態1による光ディスク装置1は、二値化回路2、高速サンプル回路3、デジタルバンドパスフィルタ(以下、「デジタルBPF」という。)4、ゼロクロス検出回路5、周波数制御回路(以下、「FRQ制御回路」という。)6、位相比較回路(以下、「PD回路」という。)7、マルチプレクサ(以下、「MUX」という。)8、ゲイン調整回路9、ゲート回路10、ループ帯域設定回路11、加算器12、オフセット解除回路13、VCO14、パラシリ変換回路15、固定クロック発振回路16、及び制御回路17を備えている。ループ帯域設定回路11は、MUX18、積分回路19、及び積分周期設定回路20を備えている。また、制御回路17は、レジスタ21を備えている。制御回路17は、3つの制御信号FRQMODE,HLDMODE,INIMODEと、それぞれ定数を示す各信号SKsys,Sloop,SKloopを出力する。各信号SKsys,Sloop,SKloopが示す定数は、レジスタ21にそれぞれ記憶されている。さらに、固定クロック発振回路16は、固定クロック信号VCKとN(Nは2以上の整数)相クロック信号Ph0〜Ph(N−1)とを出力する。光ディスク装置1の各構成要素は、高速サンプル回路3とパラシリ変換回路15を除いて、固定クロック信号VCKに基づいて動作する。なお、高速サンプル回路3、デジタルBPF4及びゼロクロス検出回路5は、エッジ検出回路部をなし、デジタルBPF4及びゼロクロス検出回路5は、ゼロクロス検出回路部をなす。また、PD回路7は、位相差検出回路部をなし、VCO14は、クロックデータ生成回路部をなす。さらに、FRQ制御回路6、MUX8、ゲイン調整回路9、及びゲート回路10は、周波数差検出回路部、第1(第2)の選択回路部、ゲイン調整回路部、及びゲート回路部をそれぞれなす。ループ帯域設定回路11は、積分回路部をなし、加算器12は、第1の加算回路部をなす。また、パラシリ変換回路15は、パラシリ変換回路部をなす。上記光ディスク装置1の構成要素のうち、二値化回路2を除く構成要素は、デジタルPLL回路を構成する。また、制御信号FRQMODE、制御信号INIMODE、及び制御信号HLDMODEは、第1の制御信号、第2の制御信号、及び第3の制御信号にそれぞれ対応する。信号Sloop、及び信号Sksysは、第1及び第2の各所定信号にそれぞれ対応する。
【0038】
以下に、光ディスク装置1の動作を簡単に説明する。まず、二値化回路2は、光ディスクから再生された信号を二値化することによりウォブル信号Wbを生成して出力する。高速サンプル回路3は、入力されたウォブル信号Wbを、各相の周期がTであり各相の位相差がT/NであるN相クロック信号でサンプリングする。高速サンプル回路3は、固定クロック信号VCKの1周期T毎に、該サンプリングによって得られたN個のデータからNビットデータを生成し、該Nビットデータの各ビットデータを加算して、その加算結果をビット加算データとして出力する。なお、以下の説明では、上記各ビット加算データからなる信号を、データ信号Daという。
【0039】
デジタルBPF4は、入力されたデータ信号Daをフィルタ処理してデータ信号Dbとして出力する。ゼロクロス検出回路5は、入力されたデータ信号Dbのゼロクロス点を検出する。具体的に、ゼロクロス検出回路5は、固定クロック信号VCKの1周期TをN分割した時間分解能単位でデータ信号Dbのゼロクロス点を検出し、その検出結果を示したNビットのゼロクロス検出信号EDを上記1周期T毎に出力する。ここで、ゼロクロス検出回路5は、データ信号Dbの値が負から正へ変化するときのゼロクロス点を立ち上がりエッジのゼロクロス点と判別し、正から負へ変化するときのゼロクロス点を立ち下がりエッジのゼロクロス点と判別し、それらの判別結果を示す立ち上がり検出信号Sr及び立ち下がり検出信号Sdをそれぞれ出力する。なお、これらの動作により、ゼロクロス検出回路5は、ウォブル信号Wbの立ち上がりエッジ及び立ち下がりエッジをそれぞれ検出している。FRQ制御回路6は、入力された立ち上がり検出信号SrとVCO14の出力信号EFparaCKとから、ウォブル信号Wbと書き込み用基準クロック信号との周波数差を検出する。ここで、VCO14の出力信号EFparaCKは、書き込み用基準クロック信号の立ち上がりエッジ又は立ち下がりエッジの有無を時間分解能単位T/Nで示したエッジ位置信号である。なお、以下では、エッジ位置信号EFparaCKが、書き込み用基準クロック信号の立ち上がりエッジの有無を上記時間分解能単位T/Nで示している場合を例に挙げて説明する。また、このエッジ位置信号は、書き込みタイミング信号をなす。FRQ制御回路6は、上記周波数差が予め決められた範囲内にある場合は、所定の信号FRQEVを制御回路17に出力し、予め決められた範囲内にない場合は周波数差信号FRQOUTをMUX8に出力する。PD回路7は、ゼロクロス検出回路5から出力されたゼロクロス検出信号ED及びVCO14から出力された各クロックデータDIVCNT0〜DIVCNT7から、ウォブル信号Wbと書き込み用基準クロック信号との位相差を検出し、その検出結果を示す位相差信号PDOUTをMUX8に出力する。
【0040】
MUX8は、制御回路17から出力された制御信号FRQMODに応じて、周波数差信号FRQOUT及び位相差信号PDOUTのいずれかを選択し出力する。制御回路17は、FRQ制御回路6から所定の信号FRQEVが出力されているか否かに応じて制御信号FRQMODEを変化させる。結果として、MUX8は、ウォブル信号Wbと書き込み用基準クロック信号との周波数差が所定の範囲内にあるときのみ、位相差信号PDOUTを選択して出力する。これは、光ディスク装置1が、最初に周波数引き込みを行い、その後位相引き込みに移行することを可能にする。
【0041】
MUX8の出力信号は、ゲイン調整回路9によってゲイン調整された後、信号gaとしてゲート回路10に入力される。ゲート回路10は、制御回路17から入力された制御信号HLDMODEに応じて、ゲイン調整回路9から入力された信号gaをそのまま出力するか、又はその出力を停止する。このゲート回路10の機能は、光ディスク上の傷や欠陥などが検出されたときに、上記位相比較結果を無効にする場合等に用いることができる。
【0042】
ループ帯域設定回路11は、入力されたゲート回路10の出力信号Sgを、書き込み用基準クロック信号の周期に応じた周期で積分し、信号Sintとして出力する。加算器12は、ゲート回路10の出力信号Sgとループ帯域設定回路11の出力信号Sintとを加算し、その加算結果をオフセット解除回路13に出力する。オフセット解除回路13は、ゼロクロス検出回路15で行われたオフセットを解除するために設けられている。
【0043】
VCO14には、オフセット解除回路13の出力信号VCOINが入力される。VCO14は、入力された信号VCOINに応じて、周期T毎にNビットのエッジ位置信号EFparaCKを生成し出力する。パラシリ変換回路15は、N相クロック信号Ph0〜PhNを用いて、パラレル信号である該エッジ位置信号EFparaCKをシリアルクロック信号EFCKに変換して出力する。
【0044】
以下に、光ディスク装置1の各構成要素について詳細に説明する。なお、以下では、例として、N=8の場合を説明する。また、二値化回路2は、従来から用いられている周知の回路でよいため、ここでは、高速サンプル回路3から説明する。図2は、高速サンプル回路3の構成例を示した回路図である。図2に示されるように、高速サンプル回路3は、16個のDフリップフロップFF1〜FF16とビット加算器30とを備えている。各DフリップフロップFF1〜FF8には、二値化回路2により2値化されたウォブル信号Wbがそれぞれ入力されると共に、固定クロック発振回路16から対応する各クロック信号Ph0〜Ph7がそれぞれ入力される。また、各DフリップフロップFF9〜FF16には、対応する各DフリップフロップFF1〜FF8から出力された信号s0〜s7がそれぞれ入力されると共に、固定クロック発振回路16から出力された固定クロック信号VCKがそれぞれ入力される。ここで、固定クロック信号VCK及びクロック信号Ph0は、周波数及び位相とも同一である。対応する各DフリップフロップFF9〜FF16からそれぞれ出力された各信号p[7]〜p[0]は、ビット加算器30にそれぞれ入力される。ビット加算器30は、入力された各信号p[7]〜p[0]からなるNビットデータの各ビットデータを加算して出力する。なお、DフリップフロップFF1〜FF16は、サンプリング回路部をなし、ビット加算器30は、ビットデータ加算回路部をなす。
【0045】
図3は、図2の高速サンプル回路3の動作例を示したタイミングチャートである。図3に示されるように、ウォブル信号Wbは、各相の周期がTであり各相の位相差がT/8である8相クロック信号Ph0〜Ph7によってサンプリングされる。ウォブル信号Wbをサンプリングすることにより得られた各信号s0〜s7は、対応する各フリップフリップFF9〜FF16にそれぞれ入力され、各DフリップフロップFF9〜FF16の出力信号p[7]〜p[0]は、8ビット幅のパラレルデータp[7:0]を構成する。ビット加算器30は、パラレルデータp[7:0]における各ビットデータを加算して、その加算結果を出力する。これにより、ビット加算器30は、パラレルデータp[7:0]におけるビットデータ「1」の個数に比例した値、すなわち、ウォブル信号WbがHレベルで保持された期間に比例した値を、周期T毎に出力することができる。なお、ここでは、ビット加算器30は、パラレルデータp[7:0]の各ビットデータを加算して出力するだけであるが、例えば該加算によって得られた値をさらに移動平均して出力してもよい。
【0046】
図1に示されるように、高速サンプル回路3から出力されたデータ信号Daは、狭帯域のデジタルBPF4でフィルタリングすることにより、ノイズ成分が除去されたデータ信号Dbとなる。このデータ信号Dbは、ゼロクロス検出回路5に入力される。なお、本実施の形態1による光ディスク装置1では、デジタルBPF4によって、所定の周波数帯域のみを通過させるので、ウォブル信号Wbの基本周波数成分のみを抽出することができ、より特性の良いDPLL回路を実現することができる。
【0047】
図4は、デジタルBPF4及びゼロクロス検出回路5のそれぞれの動作を説明するための図である。図4では、デジタルBPF4及びゼロクロス検出回路5の動作をわかりやすくするために、対応する高速サンプル回路3及びデジタルBPF4からそれぞれ出力された各データ信号Da,Dbをアナログ信号の波形DaW,DbWでそれぞれ示している。図4に示されるように、デジタルBPF4は、入力された波形DaWに対してフィルタ処理を行い、その処理結果を波形DbWとして出力する。また、ゼロクロス検出回路5は、T/8の時間分解能単位でデジタルBPF4から出力された波形DbWのゼロクロス点を検出する。
【0048】
以下に、ゼロクロス検出回路5によるゼロクロス点の検出動作について説明する。図5は、ゼロクロス検出回路5によるゼロクロス点の検出動作を具体的に説明するための図である。図5(a)に示されるように、ゼロクロス点は、デジタルBPF4から出力されたデータ信号Dbを直線補間することにより求めることができる。ゼロクロス検出回路5は、データ信号Dbにおける周期T毎のゼロクロス点Pの位置を、その周期Tが始まってから該ゼロクロス点Pが検出されるまでの時間xを求めることによって検出する。
【0049】
ここで、上記「x」については、図5(a),(b)に示されるように、a:x=(a+b):8の関係が成り立つ。この関係から「x」は、x=8a/(a+b)という式で表される。
【0050】
図6は、上記「x」の値を求めるゼロクロス検出回路5の構成例を示したブロック図である。図6に示されるように、ゼロクロス検出回路5は、オフセット回路31、立ち上がり検出回路32、立ち下がり検出回路33、乗算器M0〜M9、比較器CMP1〜CMP9、加算器Ad0、及びマルチプレクサ34を備えている。オフセット回路31は、デジタルBPF4から出力されたデータ信号Dbの連続する2つの値から0〜8の中心値である4をそれぞれ減算して、その減算結果を各データda,dbとしてそれぞれ出力する。例えば、デジタルBPF4から出力されたデータ信号Dbの値が順に「2」,「6」であるとき、対応する各データda,dbは、「−2」及び「2」をそれぞれ示す。オフセット回路31は、データdaを、立ち上がり検出回路32、立ち下がり検出回路33、各乗算器M0,M1、及び加算器Ad0にそれぞれ出力し、データdbを、立ち上がり検出回路32、立ち下がり検出回路33、乗算器M0、及び加算器Ad0にそれぞれ出力する。立ち上がり検出回路32及び立ち下がり検出回路33は、入力された各データda,dbの符号ビットに応じて、対応する各信号Sr,Sdをそれぞれ出力する。例えば、立ち上がり検出回路32は、各データda,dbの符号ビットがそれぞれ「1」及び「0」である場合に、立ち上がり検出信号Srとして2ビット信号[1,0]を出力し、その他の場合には2ビット信号[0,0]を出力する。また、立ち下がり検出回路33は、各データda,dbの符号ビットがそれぞれ「0」及び「1」である場合に、立ち下がり検出信号Srとして2ビット信号[0,1]を出力し、その他の場合には2ビット信号[0,0]を出力する。なお、上述の説明において、データの符号ビットが「0」であるときとは、そのデータが0又は正の値を示すときであり、「1」であるときとは、そのデータが負の値を示すときである。なお、立ち上がり検出回路32、及び立ち下がり検出回路33は、エッジ判別回路部をなす。
【0051】
乗算器M0は、2つのデータda,dbを乗算して、その乗算結果を出力する。CMP1は、乗算結果の値と値「0」とを比較してその比較結果を信号RefとしてMUX34に出力する。さらに、2つのデータda,dbは、加算器Ad0によってその絶対値「a」,「b」が加算されて、その加算結果が信号Addとして各乗算器M2〜M9にそれぞれ出力される。各乗算器M2〜M9は、入力された信号Addの値を1〜8倍して、対応する各比較器CMP2〜CMP9にそれぞれ出力する。一方、乗算器M1は、データdaの絶対値を8倍して比較器CMP2〜CMP9にそれぞれ出力する。各比較器CMP2〜CMP9は、乗算器M1から出力された信号の値である8×aと対応する各乗算器M1〜M9の出力信号の値である(a+b)〜8×(a+b)とをそれぞれ比較して、その比較結果を示す信号phase[0]〜phase[7]をそれぞれ出力する。ここで、任意のphase[k](k=0〜7)を例に挙げて説明すると、信号phase[k]は、(k+1)×(a+b)>8×aが成り立つ場合は「1」であり、成り立たない場合は「0」である。
【0052】
MUX34には、比較器CMP1の出力信号Ref、8ビット信号[00000000]、及び各比較器CMP2〜CMP9の出力信号phase[0]〜phase[7]がそれぞれ入力される。MUX34は、信号Refによって乗算器M0による乗算結果の値が0より大きいことが示されると、8ビット信号[00000000]を出力し、該乗算結果の値が0以下、すなわち0又は負であることが示されると、8つの1ビット信号phase[0]〜phase[7]から8ビット信号EDを生成して出力する。例えば、乗算結果の値が0以下であって、(a+b)<8a<2(a+b)が成り立つとき、MUX34は、8ビット信号EDとして[01000000]を出力する。上述の構成によれば、ゼロクロス検出回路5は、データ信号Dbのゼロクロス点をT/8の時間分解能単位で検出することができる。
【0053】
次に、FRQ制御回路6について説明する。図7は、FRQ制御回路6の構成例を示す回路図である。図7に示されるように、FRQ制御回路6は、4つの比較器CMP11〜CMP14と、2つのアップカウンタ35,36と、イネーブル付きDフリップフロップ37と、データ変換回路38とを備えている。なお、アップカウンタ36は、第1のカウンタをなし、アップカウンタ35は、第2のカウンタをなす。また、比較器CMP14は、第1の比較回路部をなし、データ変換回路38は、周波数差信号生成回路部をなす。
【0054】
比較器CMP11は、エッジ位置信号EFparaCKの値と「0([00000000])」とを比較し、その比較結果をアップカウンタ35に出力する。アップカウンタ35は、エッジ位置信号EFparaCKの値が0でない、すなわちエッジ位置信号EFparaCKを構成するいずれかのビットデータが「1」である回数をカウントする。一方、比較器CMP12は、立ち上がり信号Srの値と値「0([0,0])」とを比較し、その比較結果をアップカウンタ36に出力する。アップカウンタ36は、ゼロクロス検出回路5から出力された立ち上がり検出信号Srの値が0でない、すなわち立ち上がり検出信号Srが[1,0]となった回数をカウントする。なお、立ち上がり検出信号Srが[1,0]になるときとは、ゼロクロス検出回路5が立ち上がりエッジのゼロクロス点を検出したとき、すなわちゼロクロス検出回路5がウォブル信号Wbの立ち上がりエッジを検出したときである。
【0055】
比較器CMP13は、アップカウンタ36によるカウント値と、第1の所定値とを比較する。この第1の所定値は、例えば255である。ここで、カウント値は0〜255で示されるので、カウント値が255に等しくなる場合とは、ゼロクロス検出回路5が立ち上がりエッジのゼロクロス点を256回検出した場合に等しい。比較器CMP13は、アップカウンタ36によるカウント値が255に達すると、Dフリップフロップ37をイネーブルすると共に、アップカウンタ35をリセットする。Dフリップフロップ37は、イネーブルされると、アップカウンタ36によるカウント値が0から255に達するまでにアップカウンタ35によってカウントされたカウント値を出力する。CMP14は、アップカウンタ35によるカウント値と第2の所定値Lとを比較する。例えば、DVD+Rでは、書き込み用基準クロック信号が1ウォブルに対して32クロックとなるように定められているので、K=256×32と設定することができる。この場合、立ち上がりエッジのゼロクロス点が256回検出される、すなわち、256ウォブル検出される間に、エッジ位置信号EFparaCKから書き込み用基準クロック信号の立ち上がりエッジがK=256×32個検出されるならば、書き込み用基準クロック信号の周波数が所望の周波数に一致しているとみなすことができる。なお、第2の所定値Lの値は、256×32の値を中心にある程度の幅をもつように定められてもよい。その場合には、アップカウンタ35によるカウント値が所定の範囲内にあるとき、書き込み用基準クロック信号の周波数が所望の周波数に一致しているとみなしてもよい。
【0056】
CMP14は、Dフリップフロップ37から出力されたカウント値が第2の所定値Lより小さい場合は、信号FRQUPを生成してデータ変換回路38に出力する。また、CMP14は、Dフリップフロップ37から出力されたカウント値が第2の所定値Lより大きい場合は、信号FRQDNを生成してデータ変換回路38に出力する。データ変換回路38は、入力された信号に応じて値の異なる周波数差信号FRQOUTを出力する。具体的に、データ変換回路38は、CMP14から信号FRQUPが入力されると、正の定数+Fcntを示す周波数差信号FRQOUTを出力し、信号FRQDNが入力されると、負の定数−Fcntを示す周波数差信号FRQOUTを出力する。ここで、MUX8が、VCO14に対して、入力された周波数差信号FRQOUTを選択して出力するとき、周波数信号FRQOUTが正の定数+Fcntを示している場合には、VCO14は、書き込み用基準クロック信号の周波数がより高くなるように、クロックデータDIVCNT0〜DIVCNT7及びエッジ位置信号EFparaCKを生成し、周波数信号FRQOUTが負の定数−Fcntを示している場合には、書き込み用基準クロック信号の周波数がより低くなるように、クロックデータDIVCNT0〜DIVCNT7及びエッジ位置EFparaCKを生成する。具体的に、VCO14は、周波数信号FRQOUTが正の定数+Fcntを示している場合には、エッジ位置信号EFparaCKを、より周波数の高い書き込み用基準クロック信号のエッジ位置を示すように生成し、周波数信号FRQOUTが負の定数−Fcntを示している場合には、エッジ位置信号EFparaCKを、より周波数の低い書き込み用基準クロック信号のエッジ位置を示すように生成する。
【0057】
一方、Dフリップフロップ37から出力されたカウント値が第2の所定値Lに等しい場合、比較器CMP14は、所定の信号FRQEVを出力する。ここで、図1を参照すると、制御回路17は、MUX8に制御信号FRQMODEを出力する。制御回路17は、FRQ制御回路6から信号FRQEVが出力されているか否かに応じて、制御信号FRQMODEを変化させる。例えば、制御回路17は、FRQ制御回路6から信号FRQEVが出力されると、制御信号FRQMODEを、L(Low)レベルからH(High)レベルに変化させる。MUX8は、Lレベルの制御信号FRQMODEが入力されると、FRQ制御回路6から出力された周波数差信号FRQOUTを選択して出力するが、Hレベルの制御信号FRQMODEが入力されると、PD回路7から出力された位相差信号PDOUTを選択して出力する。すなわち、MUX8は、光ディスク装置1が起動してからHレベルの制御信号FRQMODEが入力されるまでは、周波数差信号FRQOUTを選択して出力し、Hレベルの制御信号FRQMODEが入力されてからは、位相差信号PDOUTを選択して出力する。
【0058】
上述したように、本実施の形態1による光ディスク装置1においては、VCO14に対して最初に周波数差信号FRQOUTが入力され、その後、位相差信号PDOUTが入力される。すなわち、光ディスク装置1は、FRQ制御回路6によって最初に周波数引き込みを行った後、PD回路7によって位相引き込みを行う。これにより、VCO14が所望の周波数の整数倍の周波数でロックされてしまうという誤動作を回避することができる。
【0059】
MUX8から周波数差信号FRQOUT又は位相差信号PDOUTが出力されると、ゲイン調整回路9は、その出力信号に、制御回路17から入力された信号SKsysが示す値Ksysを乗算し、その乗算結果を信号gaとしてゲート回路10に出力する。ゲート回路10は、制御回路17から入力された制御信号HLDMODEに応じて、信号gaをそのまま出力するか、又はその出力を停止する。例えば、制御信号HLDMODEがHレベルのときは信号gaの出力を停止し、Lレベルのときは信号gaをそのまま出力する。ゲート回路10の出力信号Sgは、加算器12に入力されると共に、ループ帯域設定回路11に入力される。なお、ゲイン調整回路9によって乗算される値Ksysは、制御回路17のレジスタ21に予め記憶されている。また、制御回路17は、FRQ制御回路6から所定の信号FRQEVが出力されている場合とそうでない場合、すなわち、MUX8がゲイン調整回路9に対して周波数差信号FRQOUTを出力している場合と位相差信号PDOUTを出力している場合とによって異なる値Ksysを示す信号SKsysを出力してもよい。
【0060】
ここで、ゲート回路10は、光ディスク装置1を光ディスクドライブ装置に用いる場合に有効であり、ディスク上の傷や欠陥などが検出されたとき、制御信号HLDMODEをHレベルにすることによって、位相比較動作を無効にし、書き込み基準用クロック信号の乱れを防止することができる。これにより、本実施の形態1による光ディスク装置1は、書き込み用基準クロック信号をより安定に生成することができる。
【0061】
ループ帯域設定回路11は、ゲート回路10の出力信号Sgを、VCO14から出力されたエッジ位置信号EFparaCKに基づいて、書き込み用基準クロック信号の周期に応じた周期で積分し、信号Sintとして出力する。加算器12は、ゲート回路10の出力信号Sgとループ帯域設定回路11の出力信号Sintとを加算して、その加算結果をオフセット解除回路13に出力する。オフセット解除回路13は、ゼロクロス検出回路15のオフセット回路31によるオフセットを解除するために設けられる。具体的に、オフセット回路13は、加算器12の出力信号に2(8−1)を加算して、信号VCOINとしてVCO14に出力する。ループ帯域設定回路11の構成及び動作については、後に詳細に説明する。
【0062】
次に、VCO14の構成及び動作について説明する。図8は、本実施の形態1によるVCO14の構成例を示した回路図である。図8に示されるように、VCO14は、8つの乗算器Mo0〜Mo7と、16個の加算器Ado0〜Ado7,AD0〜AD7と、8個のデータ記憶回路DM0〜DM7と、2個のDフリップフロップFF21,FF22と、8個の比較器CMPa0〜CMPa7とを備えている。ここで、各データ記憶回路DM0〜DM7は、固定クロック信号VCKに基づいて、入力されたデータを記憶すると共に、そのデータの桁あふれの回数を検出し、その検出結果を示す桁あふれ信号をそれぞれ出力する。なお、各乗算器Mo0〜Mo7は、乗算回路をそれぞれなし、各データ記憶回路DM0〜DM7は、第1データ記憶回路をそれぞれなす。また、各加算器Ado0〜Ado7は、第1加算回路をそれぞれなし、DフリップフロップFF21は、第2データ記憶回路をなし、各加算器AD0〜AD7は、第2加算回路をそれぞれなす。
【0063】
図8に示されるように、オフセット解除回路13の出力信号VCOINは、各乗算器Mo0〜Mo7にそれぞれ入力される。ここで、任意の乗算器Mok、加算器Adok、データ記憶回路DMk、及び加算器ADkを例に挙げて説明すると、乗算器Mokは、入力された信号VCOINが示すデータを(k+1)倍して、加算器Adokに出力する。加算器Adokは、乗算器Mokから出力されたデータとデータ記憶回路DM8に記憶されているデータとを加算し、その加算結果をデータ記憶回路DMkに出力する。さらに、データ記憶回路DMkは、入力されたデータの桁あふれの回数を検出して、その検出結果を示す桁あふれ信号を加算器ADkに出力する。加算器ADkは、データ記憶回路DMkから出力された桁あふれ信号が示すデータと、DフリップフロップFF21に記憶されているデータとを加算して、その加算結果をクロックデータDIVCNTkとして出力する。なお、DフリップフロップFF21には、固定クロック信号VCKに基づいて、加算器AD7から出力されたクロックデータDIVCNT7が入力される。なお、各加算器AD0〜AD7及びDフリップフロップFF21は、分周器を構成する。この分周器は、各データ記憶回路DM0〜DM7の出力データからなる信号の周波数を、書き込み用基準クロック信号に適した周波数に変換すると共に、PD回路7に入力される各クロックデータDIVCNT0〜DIVCNT7を生成するために設けられている。
【0064】
さらに、任意の比較器CMPakを例に挙げて説明すると、比較器CMPakには、2つのクロックデータDIVCNT(k−1),DIVCNTkがそれぞれ入力される。比較器CMPakは、入力されたクロックデータDIVCNT(k−1)の上位5ビットが示す値div(k−1)と、DIVCNTkの上位5ビットが示す値divkとを比較する。比較器CMPakは、divk>div(k−1)が成り立つ場合には、データEFparaCK[k]としてデータ「1」を出力し、divk≦div(k−1)が成り立つ場合には、データEFparaCK[k]としてデータ「0」を出力する。なお、比較器CMPa0だけは、クロックデータDIVCNT0とDフリップフロップ22の出力データとを入力とし、クロックデータDIVCNT0の上位5ビットが示す値と、Dフリップフロップ22の出力データの上位5ビットが示す値とを比較する。比較器CMPa0は、クロックデータDIVCNT0の上位5ビットによって示される値が、DフリップフロップFF22の出力データの上位5ビットによって示される値よりも大きい場合には、データEFparaCK[0]としてデータ「1」を出力し、クロックデータDIVCNT0の上位5ビットによって示される値が、DフリップフロップFF22の出力データの上位5ビットによって示される値以下の場合には、データEFparaCK[0]としてデータ「0」を出力する。なお、Dフリップフロップ22には、固定クロック信号VCKに基づいて、加算器AD7から出力されたクロックデータDIVCNT7が入力される。
【0065】
ここで、データEFparaCK[0]〜EFparaCK[7]からなる信号EFparaCK[7:0]、すなわちエッジ位置信号EFparaCKの周波数fvcockは、入力信号VCOINが示すデータ値vcoinと、固定クロック信号VCKの周波数fvckとを用いて、fvcock=(8×fvck/28)×vcoinと表される。すなわち、VCO14の動作クロックの周波数をfvckに保ったままで、VCO14の出力信号EFparaCKのビット幅、すなわち書き込み用基準クロック信号のエッジ位置を表現するビット幅を大きくすることにより、書き込み用基準クロック信号の時間分解能を拡張することができる。
【0066】
次に、PD回路7について説明する。図9は、PD回路7の構成例を示した回路図である。図9に示されるように、PD回路7は、選択回路50と、2つのMUX51,52と、2つの比較器CMP31,CMP32と、2つのイネーブル付きDフリップフロップ53,54と、2つのデータ変換回路55,56と、加算器Ad21とを備えている。なお、選択回路50、各MUX51、52、各比較器CMP31,CMP32、及び各Dフリップフロップ53,54は、(第1の)選択回路部をなし、各データ変換回路55,56、及び加算器Ad21は、位相差信号生成回路部をなす。
【0067】
選択回路50には、ゼロクロス検出回路5から出力された立ち上がり検出信号Sr、立ち下がり検出信号Sd、及び位置検出信号EDがそれぞれ入力される。選択回路50は、入力された立ち上がり検出信号Srが[1,0]になると、位置検出信号EDをMUX51及び比較器CMP31にそれぞれ出力し、入力された立ち下がり検出信号Sdが[0,1]になると、位置検出信号EDをMUX52及び比較器CMP32にそれぞれ出力する。まず、例として、立ち上がり検出信号Srが[1,0]になった場合について説明する。MUX51には、VCO14における各加算器AD0〜AD7の出力クロックデータDIVCNT0〜DIVCNT7がそれぞれ入力されている。MUX51は、入力された位置検出信号EDから、各クロックデータDIVCNT0〜DIVCNT7のうち対応する1つのクロックデータを選択してDフリップフロップ53に出力する。一方、比較器CMP31は、入力された位置検出信号EDが[00000000]でない場合、Dフリップフロップ53をイネーブルする。Dフリップフロップ53は、イネーブルされると、その時点でMUX51から出力されているクロックデータをデータRPD1として出力する。
【0068】
図10は、図9のPD回路7において、MUX51に入力された各クロックデータDIVCNT0〜DIVCNT7とDフリップフロップ53から出力されたデータRPD1との関係を示した図である。MUX51には、周期T毎に、VCO14から各クロックデータDIVCNT0〜DIVCNT7が入力される。図10に示された各期間P11,P12,P13,P21,P22,P23は、1周期Tをそれぞれ示している。図10に示されるように、各期間P11〜P13,P21〜P23にそれぞれ入力されたクロックデータDIVCNT0〜DIVCNT7の値は、DIVCNT0からDIVCNT7まで1ずつ増加している。また、ある期間に入力されたクロックデータDIVCNT0の値は、1つ前の期間に入力されたクロックデータDIVCNT7の値よりも1大きい。例えば、期間P12に入力されたクロックデータDIVCNT0の値は、期間P11に入力されたクロックデータDIVCNT7の値よりも1大きい。このようにして、各期間におけるクロックデータDIVCNT0〜DIVCNT7の値は0から255まで1ずつ増加し、255に達すると再び0から1ずつ増加し始める。なお、ここでは、クロックデータDIVCNT0〜DIVCNT7の値が1ずつ増加する場合を例に挙げて説明したが、必ずしもこのように変化するわけではない。各期間における任意のクロックデータDIVCNTk(k=0〜7)を例にして説明すると、クロックデータDIVCNTkの値は、クロックデータDIVCNT(k−1)の値に等しい、若しくは該クロックデータDIVCNT(k−1)の値よりも1大きくなる。なお、ある期間におけるクロックデータDIVCNT0の値は、1つ前の期間におけるクロックデータDIVCNT7の値に等しい、若しくは該クロックデータDIVCNT7の値よりも1大きくなる。
【0069】
ここで、各クロックデータDIVCNT0〜DIVCNT7は、固定クロック信号VCKの周期Tを8分割した各時間T/8にそれぞれ対応している。MUX51は、0でない位置検出信号EDが入力されることにより、ウォブル信号の立ち上がりエッジを検出すると、その検出したタイミングに対応する1つのデジタルクロックデータを選択して出力する。例えば、図10に示されように、位置検出信号ED[00100000]が入力されると、MUX51は、クロックデータDIVCNT2を選択して出力する。Dフリップフロップ53は、入力されたクロックデータDIVCNT2をデータRPD1として出力する。また、MUX51は、位置検出信号ED[00001000]が入力されると、クロックデータDIVCNT4を選択し、Dフリップフロップ53に対して、そのクロックデータDIVCNT4を出力する。Dフリップフロップ53は、入力されたクロックデータDIVCNT4をデータRPD1として出力する。
【0070】
再び図9を参照すると、Dフリップフロップ53から出力されたデータRPD1は、データ変換回路55に入力される。データ変換回路55は、所定の第1のテーブルを用いて、入力されたデータRPD1をデータRPD2に変換して出力する。ここで、表1は、該第1のテーブルに対応するものであり、変換前のデータRPD1と変換後のデータRPD2の関係を示している。
【0071】
【表1】
【0072】
表1に示されるように、データ変換回路55は、入力された値0〜63のデータRPD1を、対応する0〜63の値のデータRPD2に変換して出力し、値192〜255のデータRPD1を、対応する−64〜−1の値のデータRPD2に変換して出力する。また、データ変換回路55は、入力された値64〜191のデータRPD1を、値0のデータRPD2に変換して出力する。
【0073】
一方、立ち下がり検出信号Sdが[0,1]になった場合についても同様のことがいえる。その場合は、位置検出信号EDが、MUX52及び比較器CMP32にそれぞれ入力される。MUX52は、位置検出信号EDからウォブル信号の立ち下がりエッジを検出すると、入力された各クロックデータDIVCNT0〜DIVCNT7のうち、その検出したタイミングに対応する1つのクロックデータを選択して、Dフリップフロップ54に出力する。また、比較器CMP32は、入力された位置検出信号EDが「0」でない場合に、Dフリップフロップ54をイネーブルする。Dフリップフロップ54は、イネーブルされると、イネーブルされた時点でMUX52から出力されているクロックデータをデータFPD1として出力する。そして、データ変換回路56は、所定の第2のテーブルを用いて、入力されたデータFPD1をデータFPD2に変換して出力する。ここで、表2は、該第2のテーブルに対応するものであり、変換前のデータFPD1と変換後のデータFPD2の関係を示している。
【0074】
【表2】
【0075】
表2に示されるように、データ変換回路56は、入力された値64〜191のデータFPD1を、対応する−64〜63の値のデータFPD2に変換して出力する。また、データ変換回路56は、入力された値0〜63、192〜255のデータFPD1を、値0のデータFPD2に変換して出力する。
【0076】
加算器Ad21は、対応する各データ変換回路55,56からそれぞれ出力された各データRPD2,FPD2を加算し、その加算結果を位相差信号PDOUTとして出力する。ここで、位相差信号PDOUTの値がq(qは正の整数)の場合とは、書き込み用基準クロック信号がウォブル信号Wbよりも位相qだけ進んでいる場合であり、位相差PDOUTの値が−qの場合とは、書き込み用基準クロック信号がウォブル信号Wbよりも位相qだけ遅れている場合である。すなわち、各データ変換回路55,56によってデータを変換することにより、書き込み用基準クロック信号がウォブル信号Wbよりも進んでいるのか遅れているのかを明確にすることができる。
【0077】
図11は、表1及び表2の関係を分かりやすく示したグラフである。具体的に、図11のグラフは、値aのデータRPD1が入力された場合のデータ変換回路55の出力データRPD2の値、及び同じ値aのデータFPD1が入力された場合のデータ変換回路56の出力データFPD2の値をそれぞれ示している。
【0078】
図12は、ループ帯域設定回路11の構成例を示した回路図である。図12に示されるように、ループ帯域設定回路11は、MUX18、積分回路19、及び積分周期設定回路20を備えている。積分回路19は、加算器57と、加算器57の出力信号をラッチするイネーブル付きDフリップフロップ58とを備えている。また、積分周期設定回路20は、2つの比較器CMP51,CMP52と、アップカウンタ59とを備えている。なお、MUX18は、第2(第3)の選択回路部をなし、アップカウンタ59は、(第3の)カウンタをなし、比較器CMP52は、第2の比較回路部をなす。また、加算器57及びDフリップフロップ58は、第2の加算回路部をなす。
【0079】
比較器CMP51は、エッジ位置信号EFparaCKと値「0」とを比較し、その比較結果をアップカウンタ59に出力する。比較器CMP51は、VCO14から出力されたエッジ位置信号EFparaCKから、書き込み用基準クロック信号における立ち上がりエッジ又は立ち下がりエッジを検出する。アップカウンタ59は、固定クロック信号VCKに基づいて、比較器CMP51による比較結果から、信号EFparaCKが0でない回数、すなわち書き込み用基準クロック信号の立ち上がりエッジ又は立ち下がりエッジの個数をカウントし、そのカウント値を比較器CMP52に出力する。比較器CMP52は、アップカウンタ59によるカウント値と制御回路17から入力された信号SKloopが示す所定の分周係数Kloopとを比較してそれらが一致すると、アップカウンタ59をリセットすると共に、積分回路19のDフリップフロップ58をイネーブルする。例えば、分周係数Kloop=2の場合、アップカウンタ59によるカウント値が2になる毎に、積分回路19によって、MUX28の出力信号に対して積分が行われる。具体的には、アップカウンタ59によるカウント値が2になる毎に、加算器57が、Dフリップフロップ58の出力信号とMUX18の出力信号とを加算し、Dフリップフロップ58は、その加算結果を信号Sintとして出力する。
【0080】
ここで、制御回路17から入力される信号SKloopは、MUX18に入力された信号Sgが周波数差信号FRQOUT及び位相差信号PDOUTのいずれであるかによって異なる分周係数Kloopを示してもよい。それらの分周係数Kloopは、制御回路17内のレジスタ21に予め記憶されている。なお、制御回路17は、MUX18に入力された信号の種類を制御信号FRQEVが入力されているか否かによって判断し、その判断結果に応じた分周係数Kloopを示す信号SKloopを出力することができる。
【0081】
また、MUX18は、制御回路17から入力された制御信号INIMODEに応じて、ゲート回路10から入力された信号Sg及び制御回路17から入力された信号Sloopのいずれかを選択し出力する。例えば、MUX18は、制御信号INIMODEがHレベルのとき、ゲート回路10から入力された信号Sgを選択して出力し、制御信号INIMODEがLレベルのとき、制御回路17から入力された信号Sloopを選択して出力する。ここで、信号Sloopの値loopinidatを積分の初期値として設定し、制御信号INIMODEを用いて、MUX8によって信号Sgが選択される前に信号Sloopが選択されるようにすると、予めディスクから再生されるウォブルの周波数がわかっている、すなわち生成する書き込み用基準クロック信号の周波数がわかっているような場合に、その生成する書き込み用基準クロック信号の周波数に適した値を積分の初期値とすることができる。これにより、本実施の形態1による光ディスク装置1では、周波数引き込みに時間を費やすことなく、直ちに位相引き込みに移ることができることから、ロック時間を短くすることができる。
【0082】
図13は、パラシリ変換回路15の構成例を示した回路図である。図13に示されるように、パラシリ変換回路15は、複数のDフリップフロップFF34〜FF37,FF40〜FF47と、複数のAND回路And0〜And7と、OR回路Or0とを備えている。各DフリップフロップFF34〜FF37には、対応する各データEFparaCK[4]〜EFparaCK[7]がそれぞれ入力されると共に、クロック信号Ph4がそれぞれ入力される。また、各DフリップフロップFF44〜FF47には、対応する各DフリップフロップFF34〜FF37の出力データがそれぞれ入力されると共に、対応する各クロック信号Ph4〜Ph7がそれぞれ反転されて入力される。さらに、各DフリップフロップFF40〜FF43には、VCO14から出力された対応する各データEFparaCK[0]〜EFparaCK[3]がそれぞれ入力されると共に、対応する各クロック信号Ph0〜Ph3がそれぞれ反転されて入力される。
【0083】
各AND回路And0〜And7の一方の入力端には、対応する各クロック信号Ph0〜Ph7がそれぞれ入力され、他方の入力端には対応する各DフリップフロップFF40〜FF47の出力データがそれぞれ入力される。各AND回路And0〜And7の出力信号は、OR回路Or1にそれぞれ入力される。
【0084】
図14は、パラシリ変換回路15の動作を説明するための波形図である。図14に示されるように、パラシリ変換回路15は、固定クロック信号VCKの1周期T毎に入力されたエッジ位置信号EFparaCKが示すエッジの位置に応じて、対応するクロック信号Ph0〜Ph7と同じ波形の信号を出力する。
【0085】
本実施の形態1による光ディスク装置1は、2値のウォブル信号Wbを、T/Nの時間分解能単位時間ずつ位相の異なるN相クロック信号により各々サンプリングした後、固定クロック信号の1周期T毎にデータを処理するデジタル回路で構成されているので、周波数1/Tで動作するデジタル回路を用いて、周波数N/Tで動作する回路と同等の時間分解能を有するDPLL回路を実現することができる。また、光ディスク装置1は全てデジタル回路で構成され、それらのデジタル回路のうち、位相の異なるN相クロック信号で動作する回路が、簡単な回路で構成される高速サンプル回路3とパラシリ変換回路15とだけであることから、光ディスク装置1を設計する際にデジタル回路の同期設計手法を用いることができる。これにより、本実施の形態1による光ディスク装置1は、設計が容易で、LSI化に適したDPLL回路を実現することができる。なお、以上の説明では、N=8として説明したが、時間分解能をより高くするために、N=16やN=32としてもよい。
【0086】
図15は、本実施の形態1による光ディスク装置1を伝達関数で表現した場合のブロック図である。図15に示されるように、本実施の形態1による光ディスク装置1は、従来のDPLL回路と同様に、伝達関数で表現することができる。図15から、一巡伝達関数G(s)は、以下の式(1)で表される。ここで、定数Kpd及びKvcoは、PD回路7及びVCO14の利得をそれぞれ示している。
【0087】
【数1】
ここで、式(1)を簡単にするために、K=Kpd×Ksys×Kvco,a=Kloopとすると、
【0088】
【数2】
が成り立つ。
【0089】
また、閉ループ伝達関数H(s)は、
【0090】
【数3】
となる。ここで、K=2×ξ×ωn,K×a=ωn2とすると、
【0091】
【数4】
となり、よく知られた完全積分2次制御系の一般式となる。ここで、ξは応答の減衰率(ダンピング定数)、ωnは固有周波数と呼ばれるものである。また、式(1),(2)より、以下の式(5)が成り立つ。
【0092】
【数5】
すなわち、K及びaを適切に選択することにより、安定なフィードバックループを構成することができる。
【0093】
本実施の形態1による光ディスク装置1においては、位相差信号を生成する書き込み用基準クロック信号の周期に応じた周期で積分した積分結果と位相差信号に所定の値を乗算した乗算結果とを加算した値をVCO14の入力信号とするフィードバックループが形成されているので、制御ループとして安定なDPLL回路を実現することができる。
【0094】
また、本実施の形態1による光ディスク装置1においては、位相差信号を書き込み用基準クロック信号の周期に応じた周期で積算する際に用いられる分周係数Kloopや、位相差信号に乗算する所定値Ksysを変更することが可能であるため、ループ帯域を低く設定するほうが良い場合やループ帯域を比較的高く設定するほうが良い場合等、各々の場合に最適なループ帯域を設定することができる。従って、本実施の形態1によるDPLL回路は、より特性の優れたDPLL回路を実現することができる。
【0095】
さらに、最適なループ帯域が設定可能であることは、光ディスク装置1を光ディスク装置に用いる場合に特に有効である。例えば、その光ディスク装置によって実際に書込み動作を行っている場合には、生成される書き込み用基準クロック信号の周波数の変動がジッタとなって書込み品質の劣化につながることを防ぐために、光ディスク装置1のループ帯域を低く設定することができる。また、その一方で、光ディスク装置が書込み動作を行っていない場合には、速やかにウォブル信号Wbにロックすると共に、外乱などでロックが外れることを防止するために、光ディスク装置1のループ帯域を比較的高く設定することができる。
【図面の簡単な説明】
【0096】
【図1】本発明の実施の形態1による光ディスク装置の構成例を示したブロック図である。
【図2】高速サンプル回路3の構成例を示した回路図である。
【図3】高速サンプル回路3の動作例を示したタイミングチャートである。
【図4】デジタルBPF4及びゼロクロス検出回路5のそれぞれの動作を説明するための図である。
【図5】ゼロクロス検出回路5によるゼロクロス点の検出動作を具体的に説明するための図である。
【図6】ゼロクロス検出回路5の構成例を示したブロック図である。
【図7】FRQ制御回路6の構成例を示す回路図である。
【図8】VCO14の構成例を示した回路図である。
【図9】PD回路7の構成例を示した回路図である。
【図10】PD回路7の動作を説明するための図である。
【図11】値aのデータRPD1が入力された場合のデータ変換回路55の出力データRPD2の値、及び同じ値aのデータFPD1が入力された場合のデータ変換回路56の出力データFPD2の値を示したグラフである。
【図12】ループ帯域設定回路11の構成例を示した回路図である。
【図13】パラシリ変換回路15の構成例を示した回路図である。
【図14】パラシリ変換回路15の動作を説明するための波形図である。
【図15】本実施の形態1による光ディスク装置1を伝達関数で表現したブロック図である。
【符号の説明】
【0097】
1 光ディスク装置
2 二値化回路
3 高速サンプル回路
4 デジタルBPF
5 ゼロクロス検出回路
6 FRQ制御回路
7 PD回路
8,18 MUX
9 ゲイン調整回路
10 ゲート回路
11 ループ帯域設定回路
12 加算器
13 オフセット解除回路
14 VCO
15 パラシリ変換回路
16 固定クロック発振回路
17 制御回路
19 積分回路
20 積分周期設定回路
21 レジスタ
【技術分野】
【0001】
本発明は、デジタルPLL回路及びそのデジタルPLL回路を備えた光ディスク装置に関する。
【背景技術】
【0002】
CD−R/RW、DVD+R/RW、及びDVD−R/RWといった記録可能な光ディスクには、物理アドレス情報がウォブルと呼ばれる蛇行溝を用いて予め埋め込まれている。ウォブルは、グルーブトラック生成時にそのトラックを半径方向にウォブリングさせたものであり、物理アドレス情報は、CD−R/RWに適用されるウォブルの周波数の変調、DVD+R/RWに適用される位相の変調、又はDVD−R/RWに適用されるウォブルの不連続点等の種々の変調方式で表される。そして、ウォブルのキャリア周波数は、書き込み用基準クロック信号の周波数と比例関係にあるように定められている。
【0003】
書き込み用基準クロック信号は、上記ウォブルに基づいて検出されたウォブル信号の周波数(以下、「ウォブル周波数」という。)を比較周波数としたPLL(Phase Lock Loop:位相変調同期ループ)回路により生成する。ウォブル周波数を比較周波数とするPLL回路で書き込み用基準クロック信号を生成する上では、いかに安定で低ジッタのクロック信号を生成するかが重要になる。
【0004】
PLL回路は、一般に、VCO(Voltage Controled Oscillator:電圧制御発振器)を備えたアナログ回路で実現される。アナログVCOは、環境温度や電源電圧の変動によってその自走周波数が変動しやすいため、PLL回路の引き込み時間が長くなる、及び外乱等でロックが外れやすくなるといった影響が出やすい。そこで、近年、完全にデジタル化されたPLL回路であるデジタルPLL(DPLL:Digital PLL)回路が求められている。
【0005】
例えば、従来のDPLL回路には、位相比較器の出力信号を積分する積分回路を設け、該積分回路及び位相比較器のそれぞれの出力信号を時分割的に切り替えてループフィルタに加えるものがあった(例えば、特許文献1参照。)。
【0006】
また、従来の別のDPLL回路には、デジタルVCOにおいて、時間分解能の低い発振クロック信号と本来あるべき時間分解能の高いクロック信号との位相差を検出した後、その位相差情報に基づいてデジタルVCOの出力信号を位相変調し、次段の周波数帯域制限手段に供給して、基本周波数成分のみを出力させるものがあった(例えば、特許文献2参照。)。
【0007】
さらに、従来の別のDPLL回路には、異なった位相で積算するp(pは2以上の整数)段のシーケンシャルループフィルタと、該p段シーケンシャルループフィルタに位相の異なったp相のクロック信号を与える多相クロック発生回路と、p段シーケンシャルループフィルタから出力されるp個の積算信号を加算して可変分周器に与える加算器と、多相クロック信号の中から最適なクロック信号を選択して出力する選択回路とを具備するものがあった(例えば、特許文献3参照。)。
【0008】
なお、従来のデジタル位相同期ループフィルタには、入力信号と出力信号との位相差をカウントしてそのカウント値を出力するカウンタと、クロック信号の周期で該カウント値を定められた値を法として積算し、桁あふれが生じる毎に桁あふれ信号を出力する積算器とを備えるものがあった(例えば、特許文献4参照。)。
【特許文献1】特開昭60−245312号公報
【特許文献2】特開2003−209468号公報
【特許文献3】特開平8−274628号公報
【特許文献4】特開昭63−155824号公報
【発明の開示】
【発明が解決しようとする課題】
【0009】
しかし、従来のDPLL回路では、DPLL回路から出力されるクロック信号の時間分解能を高めようとすると、DPLL回路内部の動作クロック信号として、高い周波数のクロック信号が必要となる。近年は、CDドライブやDVDドライブの記録速度及び再生速度が飛躍的に高速化してきており、DPLL回路において、内部の動作クロックの周波数を非常に高くする必要がある。このように、動作クロックの周波数が高くなると、従来のDPLL回路では、回路の動作周波数の限界を超え、動作不能となる場合が生じるという課題があった。
【0010】
また、従来のDPLL回路には、比較的低い周波数で動作するデジタル回路を用いて時間分解能の高いクロック信号を出力するVCOを実現するものがあったが、次段の周波数帯域制限手段としてアナログPLL回路又はアナログバンドパスフィルタが必要であり、完全にデジタル化されたDPLL回路とはいえなかった。よって、このようなDPLL回路を1つのICに集積しようとすると、アナログ回路とデジタル回路とが混載されたミックスシグナルICとなり、製造プロセスが複雑になると共に、コストがかかるという課題があった。
【0011】
さらに、従来のDPLL回路では、シーケンシャルループフィルタや可変分周器といった複雑なロジック回路を各々位相差の異なる多相クロックで動作させる必要があり、デジタル回路で用いられる同期設計手法を使用することが困難であった。また、このような従来のDPLL回路は、基本的には、入力信号と出力信号の位相差の検出結果に基づいて、位相が進んでいる場合には1パルスを付加し、位相が遅れている場合には1パルスを除去するというものであった。このことから、従来のPLL回路は、応答特性やループ帯域といった特性を自由に設定変更することが困難であり、その結果、設計することが困難であるという課題があった。
【0012】
本発明は、上記課題を解決するためになされたものであり、動作周波数が低く、安価にIC化を行うことができ、設計が容易なデジタル回路を用いて時間分解能の高いクロック信号を生成することができるデジタルPLL回路、及びそのようなデジタルPLL回路を備えた光ディスク装置を提供することを目的とする。
【課題を解決するための手段】
【0013】
本発明に係る光ディスク装置は、光ディスクにデータの記録を行う際のデータの書き込みタイミングを得るために使用する書き込みタイミング信号を生成して出力する光ディスク装置であって、外部から入力されたウォブル信号を二値化して、基準デジタル信号を生成し出力する二値化回路部と、入力された前記の基準デジタル信号に基づいて、所定周波数のデジタルクロック信号に同期したタイミングを示す前記の書き込みタイミング信号を生成して出力するデジタルPLL回路部とを有する。前記のデジタルPLL回路部は、前記の基準デジタル信号の立ち上がりエッジ及び立ち下がりエッジを、基準クロック信号の1周期をN(Nは2以上の整数)分割した時間分解能単位でそれぞれ検出し、その検出結果を示すエッジ検出信号を前記の1周期毎に出力するエッジ検出回路部と、前記の1周期毎に、入力された位相差信号が示す位相差に比例した周波数の前記のデジタルクロック信号に対応する前記の書き込みタイミング信号を生成するためのデジタルクロックデータを生成して出力するクロックデータ生成回路部と、前記のエッジ検出信号から前記の立ち上がりエッジ及び立ち下がりエッジが検出されたときの前記のデジタルクロックデータから、前記の基準デジタル信号とデジタルクロック信号との位相差を検出し、その位相差を示す前記の位相差信号を出力する位相差検出回路部とを備え、前記のタイミング信号生成回路部は、前記の1周期毎に、前記のデジタルクロックデータから、前記のデジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの有無を前記の時間分解能単位で示した前記の書き込みタイミング信号を生成して出力する。以下、この光ディスク装置を、「第1の光ディスク装置」という。
【0014】
好ましくは、第1の光ディスク装置において、前記のエッジ検出回路部は、
前記の基準デジタル信号を前記の時間分解能単位ずつ位相が異なるN相クロック信号でサンプリングするサンプリング回路部と、前記の1周期毎に、前記のサンプリングにより得られたNビットデータの各ビットデータを加算し、その加算結果を示すビット加算データを出力するビットデータ加算回路部と、前記の1周期毎に出力された前記のビット加算データからなる信号のゼロクロス点を所定の方法により前記の時間分解能単位で検出し、その検出結果を前記のエッジ検出信号として該1周期毎に出力するゼロクロス検出回路部とを備える。以下、この光ディスク装置を、「第2の光ディスク装置」という。
【0015】
好ましくは、第2の光ディスク装置において、前記のゼロクロス検出回路部は、入力された前記のビット加算データからなる信号に対して所定の周波数帯域の信号のみを通過させるデジタルフィルタと、該デジタルフィルタの出力信号のゼロクロス点を前記の時間分解能単位で検出するゼロクロス検出回路とを備える。以下、この光ディスク装置を、「第3の光ディスク装置」という。
【0016】
好ましくは、第1から第3のいずれかの光ディスク装置は、前記の書き込みタイミング信号と前記の基準デジタル信号とから、前記のデジタルクロック信号と前記の基準デジタル信号との周波数差を検出し、その検出結果を示す周波数差信号を出力する周波数差検出回路部と、前記の位相差信号と周波数差信号とを入力とし、外部から入力された第1の制御信号に応じて、前記のクロックデータ生成回路部に対して該位相差信号又は周波数差信号を排他的に出力する第1の選択回路部とを備える。前記のエッジ検出回路部は、前記の基準デジタル信号の立ち上がりエッジ又は立ち下がりエッジをそれぞれ判別し、その判別結果を示すエッジ判別信号を出力するエッジ判別回路部を備える。前記の周波数差検出回路部は、該エッジ判別信号によって示された前記の基準デジタル信号の立ち上がりエッジ又は立ち下がりエッジと、前記の書き込みタイミング信号によって示された前記のデジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジとから、前記の周波数差を検出し、前記のクロックデータ生成回路部は、前記の第1の選択回路部から出力された位相差信号が示す位相差又は周波数差信号が示す周波数差に応じた周波数の前記のデジタルクロック信号に対応する前記の書き込みタイミング信号を生成するための前記のデジタルクロックデータを生成する。以下、この光ディスク装置を、「第4の光ディスク装置」という。
【0017】
好ましくは、第4の光ディスク装置は、前記の第1の選択回路部から出力された位相差信号又は周波数差信号のゲインを調整して、その調整結果を示すゲイン調整信号を出力するゲイン調整回路部と、入力された前記の書き込みタイミング信号に基づいて、入力された前記のゲイン調整信号を前記のデジタルクロック信号の周期に比例した周期で積分し、その積分結果を示す積分信号を出力する積分回路部と、入力された前記のゲイン調整信号と該積分信号とを加算して、その加算結果を示す加算信号を前記のクロックデータ生成回路部に出力する第1の加算回路部とを備える。前記のクロックデータ生成回路部は、前記の加算信号が示す位相差又は周波数差に応じた周波数の前記のデジタルクロック信号に対応する前記の書き込みタイミング信号を生成するための前記のデジタルクロックデータを生成する。以下、この光ディスク装置を、「第5の光ディスク装置」という。
【0018】
好ましくは、第5の光ディスク装置において、前記の積分回路部は、入力された前記のエッジ位置信号に基づいて、前記のデジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの個数をカウントするカウンタと、前記のカウンタによるカウント値と所定値とを比較して、該カウンタによるカウント値が所定値に等しくなると該カウンタをリセットする比較回路部と、前記のカウンタによるカウント値が所定値に等しくなる毎に、出力信号と入力されている前記のゲイン調整信号とを加算し、その加算結果を前記の積分信号として出力する第2の加算回路部とを備える。前記の所定値は、外部から設定可能である。以下、この光ディスク装置を、「第6の光ディスク装置」という。
【0019】
好ましくは、第6の光ディスク装置において、前記の積分回路部は、外部から入力された第2の制御信号に応じて、入力された前記のゲイン調整信号と外部から入力された第1の所定信号のいずれかを選択して出力する第2の選択回路部を備える。前記の第2の加算回路部は、前記のカウンタによるカウント値が前記の所定値に等しくなる毎に、出力信号と前記の第2の選択回路部から出力されている信号とを加算する。以下、この光ディスク装置を、「第7の光ディスク装置」という。
【0020】
好ましくは、第5から第7のいずれかの光ディスク装置において、前記のゲイン調整回路部は、前記の第1の選択回路部の出力信号に外部から入力された第2の所定信号を積算し、その積算結果を前記のゲイン調整信号として出力する。以下、この光ディスク装置を、「第8の光ディスク装置」という。
【0021】
好ましくは、第4から第8のいずれかの光ディスク装置は、前記の第1の選択回路部と前記のクロックデータ生成回路部との間に接続され、外部から入力された第3の制御信号に応じて、前記の第1の選択回路部の出力信号を前記のクロックデータ生成回路部に出力するゲート回路部を備える。以下、この光ディスク装置を、「第9の光ディスク装置」という。
【0022】
好ましくは、第2から第9のいずれかの光ディスク装置は、前記のN相クロック信号を用いて、パラレル信号である前記の書き込みタイミング信号からシリアルクロック信号を生成するパラシリ変換回路部を備える。
【0023】
本発明に係るデジタルPLL回路は、入力された基準デジタル信号に基づいて所定周波数のデジタルクロック信号を生成するためのデジタルクロックデータを生成し出力するデジタルPLL回路であって、前記の基準デジタル信号の立ち上がりエッジ及び立ち下がりエッジを、基準クロック信号の1周期をN(Nは2以上の整数)分割した時間分解能単位でそれぞれ検出し、その検出結果を示すエッジ検出信号を前記の1周期毎に出力するエッジ検出回路部と、該エッジ検出信号から前記の立ち上がりエッジ及び立ち下がりエッジが検出されたときの前記のデジタルクロックデータから、前記の基準デジタル信号とデジタルクロック信号との位相差を検出し、その位相差を示す位相差信号を出力する位相差検出回路部と、前記の1周期毎に、該位相差信号が示す位相差に比例した周波数の前記のデジタルクロック信号を生成するための前記のデジタルクロックデータを生成し出力するクロックデータ生成回路部とを備える。前記のエッジ検出回路部は、前記の基準デジタル信号を前記の時間分解能単位ずつ位相が異なるN相クロック信号でサンプリングするサンプリング回路部と、前記の1周期毎に、前記のサンプリングにより得られたNビットデータの各ビットデータを加算し、その加算結果を示すビット加算データを出力するビットデータ加算回路部と、前記の1周期毎に出力された前記のビット加算データからなる信号のゼロクロス点を所定の方法により前記の時間分解能単位で検出し、その検出結果を前記のエッジ検出信号として該1周期毎に出力するゼロクロス検出回路部とを備える。以下、このデジタルPLL回路を「第1のデジタルPLL回路」という。
【0024】
好ましくは、第1のデジタルPLL回路において、前記のゼロクロス検出回路部は、入力された前記のビット加算データからなる信号に対して所定の周波数帯域の信号のみを通過させるデジタルフィルタと、該デジタルフィルタの出力信号のゼロクロス点を前記の時間分解能単位で検出するゼロクロス検出回路とを備える。以下、このデジタルPLL回路を「第2のデジタルPLL回路」という。
【0025】
好ましくは、第1又は第2のデジタルPLL回路において、前記のクロックデータ生成回路部は、前記の位相差信号が示す位相差に1からNまでの対応する各値をそれぞれ乗算して出力するN個の乗算回路と、前記の1周期毎に入力されたデジタルデータを記憶すると共に、該デジタルデータの桁あふれの回数を検出し、その検出結果を示す桁あふれ信号をそれぞれ出力するN個の第1データ記憶回路と、前記のN個の第1データ記憶回路のうち所定の1つに記憶されているデジタルデータと対応する前記の各乗算回路からそれぞれ出力されたデジタルデータとを加算し、その加算結果を対応する前記の各第1データ記憶回路にそれぞれ出力するN個の第1加算回路と、前記の1周期毎に入力されたデジタルデータを記憶する第2データ記憶回路と、対応する前記の各第1データ記憶回路からそれぞれ出力された桁あふれ信号が示すデジタルデータと前記の第2データ記憶回路に記憶されているデジタルデータとをそれぞれ加算し、その加算結果を前記のデジタルクロックデータとしてそれぞれ出力するN個の第2加算回路とを備える。前記の第2データ記憶回路は、前記のN個の第2加算回路のうち所定の1つから出力されたデジタルデータを入力とする。以下、このデジタルPLL回路を「第3のデジタルPLL回路」という。
【0026】
好ましくは、第3のデジタルPLL回路において、前記のN個の第2加算回路は、前記のN個のデジタルクロックデータを、前記の位相差検出回路部に対して前記の1周期内の時間分解能単位に対応させてそれぞれ出力する。前記の位相差検出回路部は、前記のエッジ検出信号から前記の基準デジタル信号の立ち上がりエッジ及び立ち下がりエッジを検出すると、入力された前記のN個のデジタルクロックデータのうち、その検出したタイミングに対応する1つのデジタルクロックデータを選択して出力する第1の選択回路部と、該第1の選択回路部より出力されたデジタルクロックデータから、前記の基準デジタル信号とデジタルクロック信号との位相差を検出し、その位相差を示す前記の位相差信号を生成して出力する位相差信号生成回路部とを備える。前記の位相差信号生成回路部は、前記のデジタルクロックデータと該デジタルクロックデータに対応する位相差とを示したテーブルを用いて、前記の第1の選択回路部から出力されたデジタルデータを位相差に変換し、その位相差を示す前記の位相差信号を生成する。以下、このデジタルPLL回路を「第4のデジタルPLL回路」という。
【0027】
好ましくは、第1から第4のいずれかのデジタルPLL回路において、前記のクロックデータ生成回路部は、前記の1周期毎に、前記の各デジタルクロックデータから、前記のデジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの有無を前記の時間分解能単位で示したエッジ位置信号を生成し出力する。以下、このデジタルPLL回路を「第5のデジタルPLL回路」という。
【0028】
好ましくは、第5のデジタルPLL回路は、前記の基準デジタル信号とデジタルクロック信号との周波数差を検出し、その検出結果を示す周波数差信号を出力する周波数差検出回路部と、前記の位相差信号と周波数差信号とを入力とし、外部から入力された第1の制御信号に応じて、前記のクロックデータ生成回路部に対して該位相差信号又は周波数差信号を排他的に出力する第2の選択回路部とを備える。前記のエッジ検出回路部は、前記の基準デジタル信号の立ち上がりエッジ又は立ち下がりエッジをそれぞれ判別し、その判別結果を示すエッジ判別信号を出力するエッジ判別回路部を備える。前記の周波数差検出回路部は、該エッジ判別信号によって示された前記の基準デジタル信号の立ち上がりエッジ又は立ち下がりエッジと、前記のエッジ位置信号によって示された前記のデジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジとから、前記の周波数差を検出する。前記のクロックデータ生成回路部は、前記の第2の選択回路部から出力された位相差信号が示す位相差又は周波数差信号が示す周波数差に応じた周波数の前記のデジタルクロック信号を生成するための前記のデジタルクロックデータを生成する。以下、このデジタルPLL回路を「第6のデジタルPLL回路」という。
【0029】
好ましくは、第6のデジタルPLL回路において、前記の周波数差検出回路部は、前記の基準デジタル信号の立ち上がりエッジ又は立ち下がりエッジの個数をカウントする第1のカウンタと、該第1のカウンタによるカウント値が第1の所定値に達するまで、前記のエッジ位置信号から前記のデジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの個数をカウントする第2のカウンタと、該第2のカウンタによるカウント値と第2の所定値とを比較する第1の比較回路部と、該第1の比較回路部による比較結果に基づいて前記の周波数差信号を生成し出力する周波数差信号生成回路部とを備える。前記のクロックデータ生成回路部は、前記の第2の選択回路部によって前記の周波数差信号が出力されると、該周波数差信号が前記の第2のカウンタによるカウント値が第2の所定値よりも小さいことを示している場合は、前記のデジタルクロック信号の周波数をより高くするように前記のデジタルクロックデータを生成し、前記の周波数差信号が該第2のカウンタによるカウント値が第2の所定値よりも大きいことを示している場合は、前記のデジタルクロック信号の周波数をより低くするように前記のデジタルクロックデータを生成する。以下、このデジタルPLL回路を「第7のデジタルPLL回路」という。
【0030】
好ましくは、第6又は第7のデジタルPLL回路は、前記の第2の選択回路部から出力された位相差信号又は周波数差信号のゲインを調整して、その調整結果を示すゲイン調整信号を出力するゲイン調整回路部と、入力された前記のエッジ位置信号に基づいて、入力された前記のゲイン調整信号を前記のデジタルクロック信号の周期に比例した周期で積分し、その積分結果を示す積分信号を出力する積分回路部と、入力された前記のゲイン調整信号と積分信号とを加算して、その加算結果を示す加算信号を前記のクロックデータ生成回路部に出力する第1の加算回路部とを備える。前記のクロックデータ生成回路部は、前記の加算信号が示す位相差又は周波数差に応じた周波数の前記のデジタルクロック信号を生成するための前記の各デジタルクロックデータを生成する。以下、このデジタルPLL回路を「第8のデジタルPLL回路」という。
【0031】
好ましくは、第8のデジタルPLL回路において、前記の積分回路部は、入力された前記のエッジ位置信号に基づいて、前記のデジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの個数をカウントする第3のカウンタと、前記の第3のカウンタによるカウント値と第3の所定値とを比較して、該第3のカウンタによるカウント値が第3の所定値に等しくなると該第3のカウンタをリセットする第2の比較回路部と、前記の第3のカウンタによるカウント値が第3の所定値に等しくなる毎に、出力信号と入力されている前記のゲイン調整信号とを加算し、その加算結果を前記の積分信号として出力する第2の加算回路部とを備える。前記の第3の所定値は、外部から設定可能である。以下、このデジタルPLL回路を「第9のデジタルPLL回路」という。
【0032】
好ましくは、第9のデジタルPLL回路において、前記の積分回路部は、外部から入力された第2の制御信号に応じて、入力された前記のゲイン調整信号と外部から入力された第1の所定信号のいずれかを選択して出力する第3の選択回路部を備える。前記の第2の加算回路部は、前記の第3のカウンタによるカウント値が第3の所定値に等しくなる毎に、出力信号と前記の第3の選択回路部から出力されている信号とを加算する。以下、このデジタルPLL回路を「第10のデジタルPLL回路」という。
【0033】
好ましくは、第8から第10のいずれかのデジタルPLL回路において、前記のゲイン調整回路部は、前記の第2の選択回路部の出力信号に外部から入力された第2の所定信号を積算し、その積算結果を前記のゲイン調整信号として出力する。以下、このデジタルPLL回路を「第11のデジタルPLL回路」という。
【0034】
好ましくは、第6又は第7のデジタルPLL回路は、前記の第2の選択回路部とクロックデータ生成回路部との間に接続され、外部から入力された第3の制御信号に応じて、前記の第2の選択回路部の出力信号を前記のクロックデータ生成回路部に出力するゲート回路部を備える。以下、このデジタルPLL回路を「第12のデジタルPLL回路」という。
【0035】
好ましくは、第5から第12のいずれかのデジタルPLL回路は、前記のN相クロック信号を用いて、パラレル信号である前記のエッジ位置信号からシリアルクロック信号を生成するパラシリ変換回路部を備える。
【発明の効果】
【0036】
本発明によるデジタルPLL回路によれば、設計が容易であり、かつ安価にIC化を行うことができると共に、入力された基準デジタル信号の立ち上がりエッジ及び立ち下がりエッジを、基準クロック信号の1周期をN(Nは2以上の整数)分割した時間分解能単位でそれぞれ検出し、その検出結果と出力データであるデジタルクロックデータとを用いて、前記の基準デジタル信号とデジタルクロック信号との位相差を検出し、該位相差に比例した周波数のデジタルクロック信号を生成するためのデジタルクロックデータを生成することから、基準クロック信号の周波数という比較的低い動作周波数で、時間分解能の高いデジタルクロック信号を生成することができる。
【発明を実施するための最良の形態】
【0037】
以下に、添付の図面を参照して、本発明の実施の形態について説明する。
(実施の形態1)
図1は、本発明の実施の形態1による光ディスク装置の構成例を示したブロック図である。図1に示されるように、本実施の形態1による光ディスク装置1は、二値化回路2、高速サンプル回路3、デジタルバンドパスフィルタ(以下、「デジタルBPF」という。)4、ゼロクロス検出回路5、周波数制御回路(以下、「FRQ制御回路」という。)6、位相比較回路(以下、「PD回路」という。)7、マルチプレクサ(以下、「MUX」という。)8、ゲイン調整回路9、ゲート回路10、ループ帯域設定回路11、加算器12、オフセット解除回路13、VCO14、パラシリ変換回路15、固定クロック発振回路16、及び制御回路17を備えている。ループ帯域設定回路11は、MUX18、積分回路19、及び積分周期設定回路20を備えている。また、制御回路17は、レジスタ21を備えている。制御回路17は、3つの制御信号FRQMODE,HLDMODE,INIMODEと、それぞれ定数を示す各信号SKsys,Sloop,SKloopを出力する。各信号SKsys,Sloop,SKloopが示す定数は、レジスタ21にそれぞれ記憶されている。さらに、固定クロック発振回路16は、固定クロック信号VCKとN(Nは2以上の整数)相クロック信号Ph0〜Ph(N−1)とを出力する。光ディスク装置1の各構成要素は、高速サンプル回路3とパラシリ変換回路15を除いて、固定クロック信号VCKに基づいて動作する。なお、高速サンプル回路3、デジタルBPF4及びゼロクロス検出回路5は、エッジ検出回路部をなし、デジタルBPF4及びゼロクロス検出回路5は、ゼロクロス検出回路部をなす。また、PD回路7は、位相差検出回路部をなし、VCO14は、クロックデータ生成回路部をなす。さらに、FRQ制御回路6、MUX8、ゲイン調整回路9、及びゲート回路10は、周波数差検出回路部、第1(第2)の選択回路部、ゲイン調整回路部、及びゲート回路部をそれぞれなす。ループ帯域設定回路11は、積分回路部をなし、加算器12は、第1の加算回路部をなす。また、パラシリ変換回路15は、パラシリ変換回路部をなす。上記光ディスク装置1の構成要素のうち、二値化回路2を除く構成要素は、デジタルPLL回路を構成する。また、制御信号FRQMODE、制御信号INIMODE、及び制御信号HLDMODEは、第1の制御信号、第2の制御信号、及び第3の制御信号にそれぞれ対応する。信号Sloop、及び信号Sksysは、第1及び第2の各所定信号にそれぞれ対応する。
【0038】
以下に、光ディスク装置1の動作を簡単に説明する。まず、二値化回路2は、光ディスクから再生された信号を二値化することによりウォブル信号Wbを生成して出力する。高速サンプル回路3は、入力されたウォブル信号Wbを、各相の周期がTであり各相の位相差がT/NであるN相クロック信号でサンプリングする。高速サンプル回路3は、固定クロック信号VCKの1周期T毎に、該サンプリングによって得られたN個のデータからNビットデータを生成し、該Nビットデータの各ビットデータを加算して、その加算結果をビット加算データとして出力する。なお、以下の説明では、上記各ビット加算データからなる信号を、データ信号Daという。
【0039】
デジタルBPF4は、入力されたデータ信号Daをフィルタ処理してデータ信号Dbとして出力する。ゼロクロス検出回路5は、入力されたデータ信号Dbのゼロクロス点を検出する。具体的に、ゼロクロス検出回路5は、固定クロック信号VCKの1周期TをN分割した時間分解能単位でデータ信号Dbのゼロクロス点を検出し、その検出結果を示したNビットのゼロクロス検出信号EDを上記1周期T毎に出力する。ここで、ゼロクロス検出回路5は、データ信号Dbの値が負から正へ変化するときのゼロクロス点を立ち上がりエッジのゼロクロス点と判別し、正から負へ変化するときのゼロクロス点を立ち下がりエッジのゼロクロス点と判別し、それらの判別結果を示す立ち上がり検出信号Sr及び立ち下がり検出信号Sdをそれぞれ出力する。なお、これらの動作により、ゼロクロス検出回路5は、ウォブル信号Wbの立ち上がりエッジ及び立ち下がりエッジをそれぞれ検出している。FRQ制御回路6は、入力された立ち上がり検出信号SrとVCO14の出力信号EFparaCKとから、ウォブル信号Wbと書き込み用基準クロック信号との周波数差を検出する。ここで、VCO14の出力信号EFparaCKは、書き込み用基準クロック信号の立ち上がりエッジ又は立ち下がりエッジの有無を時間分解能単位T/Nで示したエッジ位置信号である。なお、以下では、エッジ位置信号EFparaCKが、書き込み用基準クロック信号の立ち上がりエッジの有無を上記時間分解能単位T/Nで示している場合を例に挙げて説明する。また、このエッジ位置信号は、書き込みタイミング信号をなす。FRQ制御回路6は、上記周波数差が予め決められた範囲内にある場合は、所定の信号FRQEVを制御回路17に出力し、予め決められた範囲内にない場合は周波数差信号FRQOUTをMUX8に出力する。PD回路7は、ゼロクロス検出回路5から出力されたゼロクロス検出信号ED及びVCO14から出力された各クロックデータDIVCNT0〜DIVCNT7から、ウォブル信号Wbと書き込み用基準クロック信号との位相差を検出し、その検出結果を示す位相差信号PDOUTをMUX8に出力する。
【0040】
MUX8は、制御回路17から出力された制御信号FRQMODに応じて、周波数差信号FRQOUT及び位相差信号PDOUTのいずれかを選択し出力する。制御回路17は、FRQ制御回路6から所定の信号FRQEVが出力されているか否かに応じて制御信号FRQMODEを変化させる。結果として、MUX8は、ウォブル信号Wbと書き込み用基準クロック信号との周波数差が所定の範囲内にあるときのみ、位相差信号PDOUTを選択して出力する。これは、光ディスク装置1が、最初に周波数引き込みを行い、その後位相引き込みに移行することを可能にする。
【0041】
MUX8の出力信号は、ゲイン調整回路9によってゲイン調整された後、信号gaとしてゲート回路10に入力される。ゲート回路10は、制御回路17から入力された制御信号HLDMODEに応じて、ゲイン調整回路9から入力された信号gaをそのまま出力するか、又はその出力を停止する。このゲート回路10の機能は、光ディスク上の傷や欠陥などが検出されたときに、上記位相比較結果を無効にする場合等に用いることができる。
【0042】
ループ帯域設定回路11は、入力されたゲート回路10の出力信号Sgを、書き込み用基準クロック信号の周期に応じた周期で積分し、信号Sintとして出力する。加算器12は、ゲート回路10の出力信号Sgとループ帯域設定回路11の出力信号Sintとを加算し、その加算結果をオフセット解除回路13に出力する。オフセット解除回路13は、ゼロクロス検出回路15で行われたオフセットを解除するために設けられている。
【0043】
VCO14には、オフセット解除回路13の出力信号VCOINが入力される。VCO14は、入力された信号VCOINに応じて、周期T毎にNビットのエッジ位置信号EFparaCKを生成し出力する。パラシリ変換回路15は、N相クロック信号Ph0〜PhNを用いて、パラレル信号である該エッジ位置信号EFparaCKをシリアルクロック信号EFCKに変換して出力する。
【0044】
以下に、光ディスク装置1の各構成要素について詳細に説明する。なお、以下では、例として、N=8の場合を説明する。また、二値化回路2は、従来から用いられている周知の回路でよいため、ここでは、高速サンプル回路3から説明する。図2は、高速サンプル回路3の構成例を示した回路図である。図2に示されるように、高速サンプル回路3は、16個のDフリップフロップFF1〜FF16とビット加算器30とを備えている。各DフリップフロップFF1〜FF8には、二値化回路2により2値化されたウォブル信号Wbがそれぞれ入力されると共に、固定クロック発振回路16から対応する各クロック信号Ph0〜Ph7がそれぞれ入力される。また、各DフリップフロップFF9〜FF16には、対応する各DフリップフロップFF1〜FF8から出力された信号s0〜s7がそれぞれ入力されると共に、固定クロック発振回路16から出力された固定クロック信号VCKがそれぞれ入力される。ここで、固定クロック信号VCK及びクロック信号Ph0は、周波数及び位相とも同一である。対応する各DフリップフロップFF9〜FF16からそれぞれ出力された各信号p[7]〜p[0]は、ビット加算器30にそれぞれ入力される。ビット加算器30は、入力された各信号p[7]〜p[0]からなるNビットデータの各ビットデータを加算して出力する。なお、DフリップフロップFF1〜FF16は、サンプリング回路部をなし、ビット加算器30は、ビットデータ加算回路部をなす。
【0045】
図3は、図2の高速サンプル回路3の動作例を示したタイミングチャートである。図3に示されるように、ウォブル信号Wbは、各相の周期がTであり各相の位相差がT/8である8相クロック信号Ph0〜Ph7によってサンプリングされる。ウォブル信号Wbをサンプリングすることにより得られた各信号s0〜s7は、対応する各フリップフリップFF9〜FF16にそれぞれ入力され、各DフリップフロップFF9〜FF16の出力信号p[7]〜p[0]は、8ビット幅のパラレルデータp[7:0]を構成する。ビット加算器30は、パラレルデータp[7:0]における各ビットデータを加算して、その加算結果を出力する。これにより、ビット加算器30は、パラレルデータp[7:0]におけるビットデータ「1」の個数に比例した値、すなわち、ウォブル信号WbがHレベルで保持された期間に比例した値を、周期T毎に出力することができる。なお、ここでは、ビット加算器30は、パラレルデータp[7:0]の各ビットデータを加算して出力するだけであるが、例えば該加算によって得られた値をさらに移動平均して出力してもよい。
【0046】
図1に示されるように、高速サンプル回路3から出力されたデータ信号Daは、狭帯域のデジタルBPF4でフィルタリングすることにより、ノイズ成分が除去されたデータ信号Dbとなる。このデータ信号Dbは、ゼロクロス検出回路5に入力される。なお、本実施の形態1による光ディスク装置1では、デジタルBPF4によって、所定の周波数帯域のみを通過させるので、ウォブル信号Wbの基本周波数成分のみを抽出することができ、より特性の良いDPLL回路を実現することができる。
【0047】
図4は、デジタルBPF4及びゼロクロス検出回路5のそれぞれの動作を説明するための図である。図4では、デジタルBPF4及びゼロクロス検出回路5の動作をわかりやすくするために、対応する高速サンプル回路3及びデジタルBPF4からそれぞれ出力された各データ信号Da,Dbをアナログ信号の波形DaW,DbWでそれぞれ示している。図4に示されるように、デジタルBPF4は、入力された波形DaWに対してフィルタ処理を行い、その処理結果を波形DbWとして出力する。また、ゼロクロス検出回路5は、T/8の時間分解能単位でデジタルBPF4から出力された波形DbWのゼロクロス点を検出する。
【0048】
以下に、ゼロクロス検出回路5によるゼロクロス点の検出動作について説明する。図5は、ゼロクロス検出回路5によるゼロクロス点の検出動作を具体的に説明するための図である。図5(a)に示されるように、ゼロクロス点は、デジタルBPF4から出力されたデータ信号Dbを直線補間することにより求めることができる。ゼロクロス検出回路5は、データ信号Dbにおける周期T毎のゼロクロス点Pの位置を、その周期Tが始まってから該ゼロクロス点Pが検出されるまでの時間xを求めることによって検出する。
【0049】
ここで、上記「x」については、図5(a),(b)に示されるように、a:x=(a+b):8の関係が成り立つ。この関係から「x」は、x=8a/(a+b)という式で表される。
【0050】
図6は、上記「x」の値を求めるゼロクロス検出回路5の構成例を示したブロック図である。図6に示されるように、ゼロクロス検出回路5は、オフセット回路31、立ち上がり検出回路32、立ち下がり検出回路33、乗算器M0〜M9、比較器CMP1〜CMP9、加算器Ad0、及びマルチプレクサ34を備えている。オフセット回路31は、デジタルBPF4から出力されたデータ信号Dbの連続する2つの値から0〜8の中心値である4をそれぞれ減算して、その減算結果を各データda,dbとしてそれぞれ出力する。例えば、デジタルBPF4から出力されたデータ信号Dbの値が順に「2」,「6」であるとき、対応する各データda,dbは、「−2」及び「2」をそれぞれ示す。オフセット回路31は、データdaを、立ち上がり検出回路32、立ち下がり検出回路33、各乗算器M0,M1、及び加算器Ad0にそれぞれ出力し、データdbを、立ち上がり検出回路32、立ち下がり検出回路33、乗算器M0、及び加算器Ad0にそれぞれ出力する。立ち上がり検出回路32及び立ち下がり検出回路33は、入力された各データda,dbの符号ビットに応じて、対応する各信号Sr,Sdをそれぞれ出力する。例えば、立ち上がり検出回路32は、各データda,dbの符号ビットがそれぞれ「1」及び「0」である場合に、立ち上がり検出信号Srとして2ビット信号[1,0]を出力し、その他の場合には2ビット信号[0,0]を出力する。また、立ち下がり検出回路33は、各データda,dbの符号ビットがそれぞれ「0」及び「1」である場合に、立ち下がり検出信号Srとして2ビット信号[0,1]を出力し、その他の場合には2ビット信号[0,0]を出力する。なお、上述の説明において、データの符号ビットが「0」であるときとは、そのデータが0又は正の値を示すときであり、「1」であるときとは、そのデータが負の値を示すときである。なお、立ち上がり検出回路32、及び立ち下がり検出回路33は、エッジ判別回路部をなす。
【0051】
乗算器M0は、2つのデータda,dbを乗算して、その乗算結果を出力する。CMP1は、乗算結果の値と値「0」とを比較してその比較結果を信号RefとしてMUX34に出力する。さらに、2つのデータda,dbは、加算器Ad0によってその絶対値「a」,「b」が加算されて、その加算結果が信号Addとして各乗算器M2〜M9にそれぞれ出力される。各乗算器M2〜M9は、入力された信号Addの値を1〜8倍して、対応する各比較器CMP2〜CMP9にそれぞれ出力する。一方、乗算器M1は、データdaの絶対値を8倍して比較器CMP2〜CMP9にそれぞれ出力する。各比較器CMP2〜CMP9は、乗算器M1から出力された信号の値である8×aと対応する各乗算器M1〜M9の出力信号の値である(a+b)〜8×(a+b)とをそれぞれ比較して、その比較結果を示す信号phase[0]〜phase[7]をそれぞれ出力する。ここで、任意のphase[k](k=0〜7)を例に挙げて説明すると、信号phase[k]は、(k+1)×(a+b)>8×aが成り立つ場合は「1」であり、成り立たない場合は「0」である。
【0052】
MUX34には、比較器CMP1の出力信号Ref、8ビット信号[00000000]、及び各比較器CMP2〜CMP9の出力信号phase[0]〜phase[7]がそれぞれ入力される。MUX34は、信号Refによって乗算器M0による乗算結果の値が0より大きいことが示されると、8ビット信号[00000000]を出力し、該乗算結果の値が0以下、すなわち0又は負であることが示されると、8つの1ビット信号phase[0]〜phase[7]から8ビット信号EDを生成して出力する。例えば、乗算結果の値が0以下であって、(a+b)<8a<2(a+b)が成り立つとき、MUX34は、8ビット信号EDとして[01000000]を出力する。上述の構成によれば、ゼロクロス検出回路5は、データ信号Dbのゼロクロス点をT/8の時間分解能単位で検出することができる。
【0053】
次に、FRQ制御回路6について説明する。図7は、FRQ制御回路6の構成例を示す回路図である。図7に示されるように、FRQ制御回路6は、4つの比較器CMP11〜CMP14と、2つのアップカウンタ35,36と、イネーブル付きDフリップフロップ37と、データ変換回路38とを備えている。なお、アップカウンタ36は、第1のカウンタをなし、アップカウンタ35は、第2のカウンタをなす。また、比較器CMP14は、第1の比較回路部をなし、データ変換回路38は、周波数差信号生成回路部をなす。
【0054】
比較器CMP11は、エッジ位置信号EFparaCKの値と「0([00000000])」とを比較し、その比較結果をアップカウンタ35に出力する。アップカウンタ35は、エッジ位置信号EFparaCKの値が0でない、すなわちエッジ位置信号EFparaCKを構成するいずれかのビットデータが「1」である回数をカウントする。一方、比較器CMP12は、立ち上がり信号Srの値と値「0([0,0])」とを比較し、その比較結果をアップカウンタ36に出力する。アップカウンタ36は、ゼロクロス検出回路5から出力された立ち上がり検出信号Srの値が0でない、すなわち立ち上がり検出信号Srが[1,0]となった回数をカウントする。なお、立ち上がり検出信号Srが[1,0]になるときとは、ゼロクロス検出回路5が立ち上がりエッジのゼロクロス点を検出したとき、すなわちゼロクロス検出回路5がウォブル信号Wbの立ち上がりエッジを検出したときである。
【0055】
比較器CMP13は、アップカウンタ36によるカウント値と、第1の所定値とを比較する。この第1の所定値は、例えば255である。ここで、カウント値は0〜255で示されるので、カウント値が255に等しくなる場合とは、ゼロクロス検出回路5が立ち上がりエッジのゼロクロス点を256回検出した場合に等しい。比較器CMP13は、アップカウンタ36によるカウント値が255に達すると、Dフリップフロップ37をイネーブルすると共に、アップカウンタ35をリセットする。Dフリップフロップ37は、イネーブルされると、アップカウンタ36によるカウント値が0から255に達するまでにアップカウンタ35によってカウントされたカウント値を出力する。CMP14は、アップカウンタ35によるカウント値と第2の所定値Lとを比較する。例えば、DVD+Rでは、書き込み用基準クロック信号が1ウォブルに対して32クロックとなるように定められているので、K=256×32と設定することができる。この場合、立ち上がりエッジのゼロクロス点が256回検出される、すなわち、256ウォブル検出される間に、エッジ位置信号EFparaCKから書き込み用基準クロック信号の立ち上がりエッジがK=256×32個検出されるならば、書き込み用基準クロック信号の周波数が所望の周波数に一致しているとみなすことができる。なお、第2の所定値Lの値は、256×32の値を中心にある程度の幅をもつように定められてもよい。その場合には、アップカウンタ35によるカウント値が所定の範囲内にあるとき、書き込み用基準クロック信号の周波数が所望の周波数に一致しているとみなしてもよい。
【0056】
CMP14は、Dフリップフロップ37から出力されたカウント値が第2の所定値Lより小さい場合は、信号FRQUPを生成してデータ変換回路38に出力する。また、CMP14は、Dフリップフロップ37から出力されたカウント値が第2の所定値Lより大きい場合は、信号FRQDNを生成してデータ変換回路38に出力する。データ変換回路38は、入力された信号に応じて値の異なる周波数差信号FRQOUTを出力する。具体的に、データ変換回路38は、CMP14から信号FRQUPが入力されると、正の定数+Fcntを示す周波数差信号FRQOUTを出力し、信号FRQDNが入力されると、負の定数−Fcntを示す周波数差信号FRQOUTを出力する。ここで、MUX8が、VCO14に対して、入力された周波数差信号FRQOUTを選択して出力するとき、周波数信号FRQOUTが正の定数+Fcntを示している場合には、VCO14は、書き込み用基準クロック信号の周波数がより高くなるように、クロックデータDIVCNT0〜DIVCNT7及びエッジ位置信号EFparaCKを生成し、周波数信号FRQOUTが負の定数−Fcntを示している場合には、書き込み用基準クロック信号の周波数がより低くなるように、クロックデータDIVCNT0〜DIVCNT7及びエッジ位置EFparaCKを生成する。具体的に、VCO14は、周波数信号FRQOUTが正の定数+Fcntを示している場合には、エッジ位置信号EFparaCKを、より周波数の高い書き込み用基準クロック信号のエッジ位置を示すように生成し、周波数信号FRQOUTが負の定数−Fcntを示している場合には、エッジ位置信号EFparaCKを、より周波数の低い書き込み用基準クロック信号のエッジ位置を示すように生成する。
【0057】
一方、Dフリップフロップ37から出力されたカウント値が第2の所定値Lに等しい場合、比較器CMP14は、所定の信号FRQEVを出力する。ここで、図1を参照すると、制御回路17は、MUX8に制御信号FRQMODEを出力する。制御回路17は、FRQ制御回路6から信号FRQEVが出力されているか否かに応じて、制御信号FRQMODEを変化させる。例えば、制御回路17は、FRQ制御回路6から信号FRQEVが出力されると、制御信号FRQMODEを、L(Low)レベルからH(High)レベルに変化させる。MUX8は、Lレベルの制御信号FRQMODEが入力されると、FRQ制御回路6から出力された周波数差信号FRQOUTを選択して出力するが、Hレベルの制御信号FRQMODEが入力されると、PD回路7から出力された位相差信号PDOUTを選択して出力する。すなわち、MUX8は、光ディスク装置1が起動してからHレベルの制御信号FRQMODEが入力されるまでは、周波数差信号FRQOUTを選択して出力し、Hレベルの制御信号FRQMODEが入力されてからは、位相差信号PDOUTを選択して出力する。
【0058】
上述したように、本実施の形態1による光ディスク装置1においては、VCO14に対して最初に周波数差信号FRQOUTが入力され、その後、位相差信号PDOUTが入力される。すなわち、光ディスク装置1は、FRQ制御回路6によって最初に周波数引き込みを行った後、PD回路7によって位相引き込みを行う。これにより、VCO14が所望の周波数の整数倍の周波数でロックされてしまうという誤動作を回避することができる。
【0059】
MUX8から周波数差信号FRQOUT又は位相差信号PDOUTが出力されると、ゲイン調整回路9は、その出力信号に、制御回路17から入力された信号SKsysが示す値Ksysを乗算し、その乗算結果を信号gaとしてゲート回路10に出力する。ゲート回路10は、制御回路17から入力された制御信号HLDMODEに応じて、信号gaをそのまま出力するか、又はその出力を停止する。例えば、制御信号HLDMODEがHレベルのときは信号gaの出力を停止し、Lレベルのときは信号gaをそのまま出力する。ゲート回路10の出力信号Sgは、加算器12に入力されると共に、ループ帯域設定回路11に入力される。なお、ゲイン調整回路9によって乗算される値Ksysは、制御回路17のレジスタ21に予め記憶されている。また、制御回路17は、FRQ制御回路6から所定の信号FRQEVが出力されている場合とそうでない場合、すなわち、MUX8がゲイン調整回路9に対して周波数差信号FRQOUTを出力している場合と位相差信号PDOUTを出力している場合とによって異なる値Ksysを示す信号SKsysを出力してもよい。
【0060】
ここで、ゲート回路10は、光ディスク装置1を光ディスクドライブ装置に用いる場合に有効であり、ディスク上の傷や欠陥などが検出されたとき、制御信号HLDMODEをHレベルにすることによって、位相比較動作を無効にし、書き込み基準用クロック信号の乱れを防止することができる。これにより、本実施の形態1による光ディスク装置1は、書き込み用基準クロック信号をより安定に生成することができる。
【0061】
ループ帯域設定回路11は、ゲート回路10の出力信号Sgを、VCO14から出力されたエッジ位置信号EFparaCKに基づいて、書き込み用基準クロック信号の周期に応じた周期で積分し、信号Sintとして出力する。加算器12は、ゲート回路10の出力信号Sgとループ帯域設定回路11の出力信号Sintとを加算して、その加算結果をオフセット解除回路13に出力する。オフセット解除回路13は、ゼロクロス検出回路15のオフセット回路31によるオフセットを解除するために設けられる。具体的に、オフセット回路13は、加算器12の出力信号に2(8−1)を加算して、信号VCOINとしてVCO14に出力する。ループ帯域設定回路11の構成及び動作については、後に詳細に説明する。
【0062】
次に、VCO14の構成及び動作について説明する。図8は、本実施の形態1によるVCO14の構成例を示した回路図である。図8に示されるように、VCO14は、8つの乗算器Mo0〜Mo7と、16個の加算器Ado0〜Ado7,AD0〜AD7と、8個のデータ記憶回路DM0〜DM7と、2個のDフリップフロップFF21,FF22と、8個の比較器CMPa0〜CMPa7とを備えている。ここで、各データ記憶回路DM0〜DM7は、固定クロック信号VCKに基づいて、入力されたデータを記憶すると共に、そのデータの桁あふれの回数を検出し、その検出結果を示す桁あふれ信号をそれぞれ出力する。なお、各乗算器Mo0〜Mo7は、乗算回路をそれぞれなし、各データ記憶回路DM0〜DM7は、第1データ記憶回路をそれぞれなす。また、各加算器Ado0〜Ado7は、第1加算回路をそれぞれなし、DフリップフロップFF21は、第2データ記憶回路をなし、各加算器AD0〜AD7は、第2加算回路をそれぞれなす。
【0063】
図8に示されるように、オフセット解除回路13の出力信号VCOINは、各乗算器Mo0〜Mo7にそれぞれ入力される。ここで、任意の乗算器Mok、加算器Adok、データ記憶回路DMk、及び加算器ADkを例に挙げて説明すると、乗算器Mokは、入力された信号VCOINが示すデータを(k+1)倍して、加算器Adokに出力する。加算器Adokは、乗算器Mokから出力されたデータとデータ記憶回路DM8に記憶されているデータとを加算し、その加算結果をデータ記憶回路DMkに出力する。さらに、データ記憶回路DMkは、入力されたデータの桁あふれの回数を検出して、その検出結果を示す桁あふれ信号を加算器ADkに出力する。加算器ADkは、データ記憶回路DMkから出力された桁あふれ信号が示すデータと、DフリップフロップFF21に記憶されているデータとを加算して、その加算結果をクロックデータDIVCNTkとして出力する。なお、DフリップフロップFF21には、固定クロック信号VCKに基づいて、加算器AD7から出力されたクロックデータDIVCNT7が入力される。なお、各加算器AD0〜AD7及びDフリップフロップFF21は、分周器を構成する。この分周器は、各データ記憶回路DM0〜DM7の出力データからなる信号の周波数を、書き込み用基準クロック信号に適した周波数に変換すると共に、PD回路7に入力される各クロックデータDIVCNT0〜DIVCNT7を生成するために設けられている。
【0064】
さらに、任意の比較器CMPakを例に挙げて説明すると、比較器CMPakには、2つのクロックデータDIVCNT(k−1),DIVCNTkがそれぞれ入力される。比較器CMPakは、入力されたクロックデータDIVCNT(k−1)の上位5ビットが示す値div(k−1)と、DIVCNTkの上位5ビットが示す値divkとを比較する。比較器CMPakは、divk>div(k−1)が成り立つ場合には、データEFparaCK[k]としてデータ「1」を出力し、divk≦div(k−1)が成り立つ場合には、データEFparaCK[k]としてデータ「0」を出力する。なお、比較器CMPa0だけは、クロックデータDIVCNT0とDフリップフロップ22の出力データとを入力とし、クロックデータDIVCNT0の上位5ビットが示す値と、Dフリップフロップ22の出力データの上位5ビットが示す値とを比較する。比較器CMPa0は、クロックデータDIVCNT0の上位5ビットによって示される値が、DフリップフロップFF22の出力データの上位5ビットによって示される値よりも大きい場合には、データEFparaCK[0]としてデータ「1」を出力し、クロックデータDIVCNT0の上位5ビットによって示される値が、DフリップフロップFF22の出力データの上位5ビットによって示される値以下の場合には、データEFparaCK[0]としてデータ「0」を出力する。なお、Dフリップフロップ22には、固定クロック信号VCKに基づいて、加算器AD7から出力されたクロックデータDIVCNT7が入力される。
【0065】
ここで、データEFparaCK[0]〜EFparaCK[7]からなる信号EFparaCK[7:0]、すなわちエッジ位置信号EFparaCKの周波数fvcockは、入力信号VCOINが示すデータ値vcoinと、固定クロック信号VCKの周波数fvckとを用いて、fvcock=(8×fvck/28)×vcoinと表される。すなわち、VCO14の動作クロックの周波数をfvckに保ったままで、VCO14の出力信号EFparaCKのビット幅、すなわち書き込み用基準クロック信号のエッジ位置を表現するビット幅を大きくすることにより、書き込み用基準クロック信号の時間分解能を拡張することができる。
【0066】
次に、PD回路7について説明する。図9は、PD回路7の構成例を示した回路図である。図9に示されるように、PD回路7は、選択回路50と、2つのMUX51,52と、2つの比較器CMP31,CMP32と、2つのイネーブル付きDフリップフロップ53,54と、2つのデータ変換回路55,56と、加算器Ad21とを備えている。なお、選択回路50、各MUX51、52、各比較器CMP31,CMP32、及び各Dフリップフロップ53,54は、(第1の)選択回路部をなし、各データ変換回路55,56、及び加算器Ad21は、位相差信号生成回路部をなす。
【0067】
選択回路50には、ゼロクロス検出回路5から出力された立ち上がり検出信号Sr、立ち下がり検出信号Sd、及び位置検出信号EDがそれぞれ入力される。選択回路50は、入力された立ち上がり検出信号Srが[1,0]になると、位置検出信号EDをMUX51及び比較器CMP31にそれぞれ出力し、入力された立ち下がり検出信号Sdが[0,1]になると、位置検出信号EDをMUX52及び比較器CMP32にそれぞれ出力する。まず、例として、立ち上がり検出信号Srが[1,0]になった場合について説明する。MUX51には、VCO14における各加算器AD0〜AD7の出力クロックデータDIVCNT0〜DIVCNT7がそれぞれ入力されている。MUX51は、入力された位置検出信号EDから、各クロックデータDIVCNT0〜DIVCNT7のうち対応する1つのクロックデータを選択してDフリップフロップ53に出力する。一方、比較器CMP31は、入力された位置検出信号EDが[00000000]でない場合、Dフリップフロップ53をイネーブルする。Dフリップフロップ53は、イネーブルされると、その時点でMUX51から出力されているクロックデータをデータRPD1として出力する。
【0068】
図10は、図9のPD回路7において、MUX51に入力された各クロックデータDIVCNT0〜DIVCNT7とDフリップフロップ53から出力されたデータRPD1との関係を示した図である。MUX51には、周期T毎に、VCO14から各クロックデータDIVCNT0〜DIVCNT7が入力される。図10に示された各期間P11,P12,P13,P21,P22,P23は、1周期Tをそれぞれ示している。図10に示されるように、各期間P11〜P13,P21〜P23にそれぞれ入力されたクロックデータDIVCNT0〜DIVCNT7の値は、DIVCNT0からDIVCNT7まで1ずつ増加している。また、ある期間に入力されたクロックデータDIVCNT0の値は、1つ前の期間に入力されたクロックデータDIVCNT7の値よりも1大きい。例えば、期間P12に入力されたクロックデータDIVCNT0の値は、期間P11に入力されたクロックデータDIVCNT7の値よりも1大きい。このようにして、各期間におけるクロックデータDIVCNT0〜DIVCNT7の値は0から255まで1ずつ増加し、255に達すると再び0から1ずつ増加し始める。なお、ここでは、クロックデータDIVCNT0〜DIVCNT7の値が1ずつ増加する場合を例に挙げて説明したが、必ずしもこのように変化するわけではない。各期間における任意のクロックデータDIVCNTk(k=0〜7)を例にして説明すると、クロックデータDIVCNTkの値は、クロックデータDIVCNT(k−1)の値に等しい、若しくは該クロックデータDIVCNT(k−1)の値よりも1大きくなる。なお、ある期間におけるクロックデータDIVCNT0の値は、1つ前の期間におけるクロックデータDIVCNT7の値に等しい、若しくは該クロックデータDIVCNT7の値よりも1大きくなる。
【0069】
ここで、各クロックデータDIVCNT0〜DIVCNT7は、固定クロック信号VCKの周期Tを8分割した各時間T/8にそれぞれ対応している。MUX51は、0でない位置検出信号EDが入力されることにより、ウォブル信号の立ち上がりエッジを検出すると、その検出したタイミングに対応する1つのデジタルクロックデータを選択して出力する。例えば、図10に示されように、位置検出信号ED[00100000]が入力されると、MUX51は、クロックデータDIVCNT2を選択して出力する。Dフリップフロップ53は、入力されたクロックデータDIVCNT2をデータRPD1として出力する。また、MUX51は、位置検出信号ED[00001000]が入力されると、クロックデータDIVCNT4を選択し、Dフリップフロップ53に対して、そのクロックデータDIVCNT4を出力する。Dフリップフロップ53は、入力されたクロックデータDIVCNT4をデータRPD1として出力する。
【0070】
再び図9を参照すると、Dフリップフロップ53から出力されたデータRPD1は、データ変換回路55に入力される。データ変換回路55は、所定の第1のテーブルを用いて、入力されたデータRPD1をデータRPD2に変換して出力する。ここで、表1は、該第1のテーブルに対応するものであり、変換前のデータRPD1と変換後のデータRPD2の関係を示している。
【0071】
【表1】
【0072】
表1に示されるように、データ変換回路55は、入力された値0〜63のデータRPD1を、対応する0〜63の値のデータRPD2に変換して出力し、値192〜255のデータRPD1を、対応する−64〜−1の値のデータRPD2に変換して出力する。また、データ変換回路55は、入力された値64〜191のデータRPD1を、値0のデータRPD2に変換して出力する。
【0073】
一方、立ち下がり検出信号Sdが[0,1]になった場合についても同様のことがいえる。その場合は、位置検出信号EDが、MUX52及び比較器CMP32にそれぞれ入力される。MUX52は、位置検出信号EDからウォブル信号の立ち下がりエッジを検出すると、入力された各クロックデータDIVCNT0〜DIVCNT7のうち、その検出したタイミングに対応する1つのクロックデータを選択して、Dフリップフロップ54に出力する。また、比較器CMP32は、入力された位置検出信号EDが「0」でない場合に、Dフリップフロップ54をイネーブルする。Dフリップフロップ54は、イネーブルされると、イネーブルされた時点でMUX52から出力されているクロックデータをデータFPD1として出力する。そして、データ変換回路56は、所定の第2のテーブルを用いて、入力されたデータFPD1をデータFPD2に変換して出力する。ここで、表2は、該第2のテーブルに対応するものであり、変換前のデータFPD1と変換後のデータFPD2の関係を示している。
【0074】
【表2】
【0075】
表2に示されるように、データ変換回路56は、入力された値64〜191のデータFPD1を、対応する−64〜63の値のデータFPD2に変換して出力する。また、データ変換回路56は、入力された値0〜63、192〜255のデータFPD1を、値0のデータFPD2に変換して出力する。
【0076】
加算器Ad21は、対応する各データ変換回路55,56からそれぞれ出力された各データRPD2,FPD2を加算し、その加算結果を位相差信号PDOUTとして出力する。ここで、位相差信号PDOUTの値がq(qは正の整数)の場合とは、書き込み用基準クロック信号がウォブル信号Wbよりも位相qだけ進んでいる場合であり、位相差PDOUTの値が−qの場合とは、書き込み用基準クロック信号がウォブル信号Wbよりも位相qだけ遅れている場合である。すなわち、各データ変換回路55,56によってデータを変換することにより、書き込み用基準クロック信号がウォブル信号Wbよりも進んでいるのか遅れているのかを明確にすることができる。
【0077】
図11は、表1及び表2の関係を分かりやすく示したグラフである。具体的に、図11のグラフは、値aのデータRPD1が入力された場合のデータ変換回路55の出力データRPD2の値、及び同じ値aのデータFPD1が入力された場合のデータ変換回路56の出力データFPD2の値をそれぞれ示している。
【0078】
図12は、ループ帯域設定回路11の構成例を示した回路図である。図12に示されるように、ループ帯域設定回路11は、MUX18、積分回路19、及び積分周期設定回路20を備えている。積分回路19は、加算器57と、加算器57の出力信号をラッチするイネーブル付きDフリップフロップ58とを備えている。また、積分周期設定回路20は、2つの比較器CMP51,CMP52と、アップカウンタ59とを備えている。なお、MUX18は、第2(第3)の選択回路部をなし、アップカウンタ59は、(第3の)カウンタをなし、比較器CMP52は、第2の比較回路部をなす。また、加算器57及びDフリップフロップ58は、第2の加算回路部をなす。
【0079】
比較器CMP51は、エッジ位置信号EFparaCKと値「0」とを比較し、その比較結果をアップカウンタ59に出力する。比較器CMP51は、VCO14から出力されたエッジ位置信号EFparaCKから、書き込み用基準クロック信号における立ち上がりエッジ又は立ち下がりエッジを検出する。アップカウンタ59は、固定クロック信号VCKに基づいて、比較器CMP51による比較結果から、信号EFparaCKが0でない回数、すなわち書き込み用基準クロック信号の立ち上がりエッジ又は立ち下がりエッジの個数をカウントし、そのカウント値を比較器CMP52に出力する。比較器CMP52は、アップカウンタ59によるカウント値と制御回路17から入力された信号SKloopが示す所定の分周係数Kloopとを比較してそれらが一致すると、アップカウンタ59をリセットすると共に、積分回路19のDフリップフロップ58をイネーブルする。例えば、分周係数Kloop=2の場合、アップカウンタ59によるカウント値が2になる毎に、積分回路19によって、MUX28の出力信号に対して積分が行われる。具体的には、アップカウンタ59によるカウント値が2になる毎に、加算器57が、Dフリップフロップ58の出力信号とMUX18の出力信号とを加算し、Dフリップフロップ58は、その加算結果を信号Sintとして出力する。
【0080】
ここで、制御回路17から入力される信号SKloopは、MUX18に入力された信号Sgが周波数差信号FRQOUT及び位相差信号PDOUTのいずれであるかによって異なる分周係数Kloopを示してもよい。それらの分周係数Kloopは、制御回路17内のレジスタ21に予め記憶されている。なお、制御回路17は、MUX18に入力された信号の種類を制御信号FRQEVが入力されているか否かによって判断し、その判断結果に応じた分周係数Kloopを示す信号SKloopを出力することができる。
【0081】
また、MUX18は、制御回路17から入力された制御信号INIMODEに応じて、ゲート回路10から入力された信号Sg及び制御回路17から入力された信号Sloopのいずれかを選択し出力する。例えば、MUX18は、制御信号INIMODEがHレベルのとき、ゲート回路10から入力された信号Sgを選択して出力し、制御信号INIMODEがLレベルのとき、制御回路17から入力された信号Sloopを選択して出力する。ここで、信号Sloopの値loopinidatを積分の初期値として設定し、制御信号INIMODEを用いて、MUX8によって信号Sgが選択される前に信号Sloopが選択されるようにすると、予めディスクから再生されるウォブルの周波数がわかっている、すなわち生成する書き込み用基準クロック信号の周波数がわかっているような場合に、その生成する書き込み用基準クロック信号の周波数に適した値を積分の初期値とすることができる。これにより、本実施の形態1による光ディスク装置1では、周波数引き込みに時間を費やすことなく、直ちに位相引き込みに移ることができることから、ロック時間を短くすることができる。
【0082】
図13は、パラシリ変換回路15の構成例を示した回路図である。図13に示されるように、パラシリ変換回路15は、複数のDフリップフロップFF34〜FF37,FF40〜FF47と、複数のAND回路And0〜And7と、OR回路Or0とを備えている。各DフリップフロップFF34〜FF37には、対応する各データEFparaCK[4]〜EFparaCK[7]がそれぞれ入力されると共に、クロック信号Ph4がそれぞれ入力される。また、各DフリップフロップFF44〜FF47には、対応する各DフリップフロップFF34〜FF37の出力データがそれぞれ入力されると共に、対応する各クロック信号Ph4〜Ph7がそれぞれ反転されて入力される。さらに、各DフリップフロップFF40〜FF43には、VCO14から出力された対応する各データEFparaCK[0]〜EFparaCK[3]がそれぞれ入力されると共に、対応する各クロック信号Ph0〜Ph3がそれぞれ反転されて入力される。
【0083】
各AND回路And0〜And7の一方の入力端には、対応する各クロック信号Ph0〜Ph7がそれぞれ入力され、他方の入力端には対応する各DフリップフロップFF40〜FF47の出力データがそれぞれ入力される。各AND回路And0〜And7の出力信号は、OR回路Or1にそれぞれ入力される。
【0084】
図14は、パラシリ変換回路15の動作を説明するための波形図である。図14に示されるように、パラシリ変換回路15は、固定クロック信号VCKの1周期T毎に入力されたエッジ位置信号EFparaCKが示すエッジの位置に応じて、対応するクロック信号Ph0〜Ph7と同じ波形の信号を出力する。
【0085】
本実施の形態1による光ディスク装置1は、2値のウォブル信号Wbを、T/Nの時間分解能単位時間ずつ位相の異なるN相クロック信号により各々サンプリングした後、固定クロック信号の1周期T毎にデータを処理するデジタル回路で構成されているので、周波数1/Tで動作するデジタル回路を用いて、周波数N/Tで動作する回路と同等の時間分解能を有するDPLL回路を実現することができる。また、光ディスク装置1は全てデジタル回路で構成され、それらのデジタル回路のうち、位相の異なるN相クロック信号で動作する回路が、簡単な回路で構成される高速サンプル回路3とパラシリ変換回路15とだけであることから、光ディスク装置1を設計する際にデジタル回路の同期設計手法を用いることができる。これにより、本実施の形態1による光ディスク装置1は、設計が容易で、LSI化に適したDPLL回路を実現することができる。なお、以上の説明では、N=8として説明したが、時間分解能をより高くするために、N=16やN=32としてもよい。
【0086】
図15は、本実施の形態1による光ディスク装置1を伝達関数で表現した場合のブロック図である。図15に示されるように、本実施の形態1による光ディスク装置1は、従来のDPLL回路と同様に、伝達関数で表現することができる。図15から、一巡伝達関数G(s)は、以下の式(1)で表される。ここで、定数Kpd及びKvcoは、PD回路7及びVCO14の利得をそれぞれ示している。
【0087】
【数1】
ここで、式(1)を簡単にするために、K=Kpd×Ksys×Kvco,a=Kloopとすると、
【0088】
【数2】
が成り立つ。
【0089】
また、閉ループ伝達関数H(s)は、
【0090】
【数3】
となる。ここで、K=2×ξ×ωn,K×a=ωn2とすると、
【0091】
【数4】
となり、よく知られた完全積分2次制御系の一般式となる。ここで、ξは応答の減衰率(ダンピング定数)、ωnは固有周波数と呼ばれるものである。また、式(1),(2)より、以下の式(5)が成り立つ。
【0092】
【数5】
すなわち、K及びaを適切に選択することにより、安定なフィードバックループを構成することができる。
【0093】
本実施の形態1による光ディスク装置1においては、位相差信号を生成する書き込み用基準クロック信号の周期に応じた周期で積分した積分結果と位相差信号に所定の値を乗算した乗算結果とを加算した値をVCO14の入力信号とするフィードバックループが形成されているので、制御ループとして安定なDPLL回路を実現することができる。
【0094】
また、本実施の形態1による光ディスク装置1においては、位相差信号を書き込み用基準クロック信号の周期に応じた周期で積算する際に用いられる分周係数Kloopや、位相差信号に乗算する所定値Ksysを変更することが可能であるため、ループ帯域を低く設定するほうが良い場合やループ帯域を比較的高く設定するほうが良い場合等、各々の場合に最適なループ帯域を設定することができる。従って、本実施の形態1によるDPLL回路は、より特性の優れたDPLL回路を実現することができる。
【0095】
さらに、最適なループ帯域が設定可能であることは、光ディスク装置1を光ディスク装置に用いる場合に特に有効である。例えば、その光ディスク装置によって実際に書込み動作を行っている場合には、生成される書き込み用基準クロック信号の周波数の変動がジッタとなって書込み品質の劣化につながることを防ぐために、光ディスク装置1のループ帯域を低く設定することができる。また、その一方で、光ディスク装置が書込み動作を行っていない場合には、速やかにウォブル信号Wbにロックすると共に、外乱などでロックが外れることを防止するために、光ディスク装置1のループ帯域を比較的高く設定することができる。
【図面の簡単な説明】
【0096】
【図1】本発明の実施の形態1による光ディスク装置の構成例を示したブロック図である。
【図2】高速サンプル回路3の構成例を示した回路図である。
【図3】高速サンプル回路3の動作例を示したタイミングチャートである。
【図4】デジタルBPF4及びゼロクロス検出回路5のそれぞれの動作を説明するための図である。
【図5】ゼロクロス検出回路5によるゼロクロス点の検出動作を具体的に説明するための図である。
【図6】ゼロクロス検出回路5の構成例を示したブロック図である。
【図7】FRQ制御回路6の構成例を示す回路図である。
【図8】VCO14の構成例を示した回路図である。
【図9】PD回路7の構成例を示した回路図である。
【図10】PD回路7の動作を説明するための図である。
【図11】値aのデータRPD1が入力された場合のデータ変換回路55の出力データRPD2の値、及び同じ値aのデータFPD1が入力された場合のデータ変換回路56の出力データFPD2の値を示したグラフである。
【図12】ループ帯域設定回路11の構成例を示した回路図である。
【図13】パラシリ変換回路15の構成例を示した回路図である。
【図14】パラシリ変換回路15の動作を説明するための波形図である。
【図15】本実施の形態1による光ディスク装置1を伝達関数で表現したブロック図である。
【符号の説明】
【0097】
1 光ディスク装置
2 二値化回路
3 高速サンプル回路
4 デジタルBPF
5 ゼロクロス検出回路
6 FRQ制御回路
7 PD回路
8,18 MUX
9 ゲイン調整回路
10 ゲート回路
11 ループ帯域設定回路
12 加算器
13 オフセット解除回路
14 VCO
15 パラシリ変換回路
16 固定クロック発振回路
17 制御回路
19 積分回路
20 積分周期設定回路
21 レジスタ
【特許請求の範囲】
【請求項1】
光ディスクにデータの記録を行う際のデータの書き込みタイミングを得るために使用する書き込みタイミング信号を生成して出力する光ディスク装置であって、
外部から入力されたウォブル信号を二値化して、基準デジタル信号を生成し出力する二値化回路部と、
入力された前記基準デジタル信号に基づいて、所定周波数のデジタルクロック信号に同期したタイミングを示す前記書き込みタイミング信号を生成して出力するデジタルPLL回路部と
を有し、
前記デジタルPLL回路部は、
前記基準デジタル信号の立ち上がりエッジ及び立ち下がりエッジを、基準クロック信号の1周期をN(Nは2以上の整数)分割した時間分解能単位でそれぞれ検出し、その検出結果を示すエッジ検出信号を前記1周期毎に出力するエッジ検出回路部と、
前記1周期毎に、入力された位相差信号が示す位相差に比例した周波数の前記デジタルクロック信号に対応する前記書き込みタイミング信号を生成するためのデジタルクロックデータを生成して出力するクロックデータ生成回路部と、
前記エッジ検出信号から前記立ち上がりエッジ及び立ち下がりエッジが検出されたときの前記デジタルクロックデータから、前記基準デジタル信号とデジタルクロック信号との位相差を検出し、その位相差を示す前記位相差信号を出力する位相差検出回路部と
を備え、
前記タイミング信号生成回路部は、前記1周期毎に、前記デジタルクロックデータから、前記デジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの有無を前記時間分解能単位で示した前記書き込みタイミング信号を生成して出力することを特徴とする光ディスク装置。
【請求項2】
前記エッジ検出回路部は、
前記基準デジタル信号を前記時間分解能単位ずつ位相が異なるN相クロック信号でサンプリングするサンプリング回路部と、
前記1周期毎に、前記サンプリングにより得られたNビットデータの各ビットデータを加算し、その加算結果を示すビット加算データを出力するビットデータ加算回路部と、
前記1周期毎に出力された前記ビット加算データからなる信号のゼロクロス点を所定の方法により前記時間分解能単位で検出し、その検出結果を前記エッジ検出信号として該1周期毎に出力するゼロクロス検出回路部と
を備えることを特徴とする請求項1に記載の光ディスク装置。
【請求項3】
前記ゼロクロス検出回路部は、
入力された前記ビット加算データからなる信号に対して所定の周波数帯域の信号のみを通過させるデジタルフィルタと、
該デジタルフィルタの出力信号のゼロクロス点を前記時間分解能単位で検出するゼロクロス検出回路と
を備えることを特徴とする請求項2に記載の光ディスク装置。
【請求項4】
前記書き込みタイミング信号と前記基準デジタル信号とから、前記デジタルクロック信号と前記基準デジタル信号との周波数差を検出し、その検出結果を示す周波数差信号を出力する周波数差検出回路部と、
前記位相差信号と周波数差信号とを入力とし、外部から入力された第1の制御信号に応じて、前記クロックデータ生成回路部に対して該位相差信号又は周波数差信号を排他的に出力する第1の選択回路部と
を備え、
前記エッジ検出回路部は、前記基準デジタル信号の立ち上がりエッジ又は立ち下がりエッジをそれぞれ判別し、その判別結果を示すエッジ判別信号を出力するエッジ判別回路部を備え、
前記周波数差検出回路部は、該エッジ判別信号によって示された前記基準デジタル信号の立ち上がりエッジ又は立ち下がりエッジと、前記書き込みタイミング信号によって示された前記デジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジとから、前記周波数差を検出し、
前記クロックデータ生成回路部は、前記第1の選択回路部から出力された位相差信号が示す位相差又は周波数差信号が示す周波数差に応じた周波数の前記デジタルクロック信号に対応する前記書き込みタイミング信号を生成するための前記デジタルクロックデータを生成することを特徴とする請求項1から3のいずれかに記載の光ディスク装置。
【請求項5】
前記第1の選択回路部から出力された位相差信号又は周波数差信号のゲインを調整して、その調整結果を示すゲイン調整信号を出力するゲイン調整回路部と、
入力された前記書き込みタイミング信号に基づいて、入力された前記ゲイン調整信号を前記デジタルクロック信号の周期に比例した周期で積分し、その積分結果を示す積分信号を出力する積分回路部と、
入力された前記ゲイン調整信号と該積分信号とを加算して、その加算結果を示す加算信号を前記クロックデータ生成回路部に出力する第1の加算回路部と
を備え、
前記クロックデータ生成回路部は、前記加算信号が示す位相差又は周波数差に応じた周波数の前記デジタルクロック信号に対応する前記書き込みタイミング信号を生成するための前記デジタルクロックデータを生成することを特徴とする請求項4に記載の光ディスク装置。
【請求項6】
前記積分回路部は、
入力された前記エッジ位置信号に基づいて、前記デジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの個数をカウントするカウンタと、
前記カウンタによるカウント値と所定値とを比較して、該カウンタによるカウント値が所定値に等しくなると該カウンタをリセットする比較回路部と、
前記カウンタによるカウント値が所定値に等しくなる毎に、出力信号と入力されている前記ゲイン調整信号とを加算し、その加算結果を前記積分信号として出力する第2の加算回路部と
を備え、
前記所定値は、外部から設定可能であることを特徴とする請求項5に記載の光ディスク装置。
【請求項7】
前記積分回路部は、外部から入力された第2の制御信号に応じて、入力された前記ゲイン調整信号と外部から入力された第1の所定信号のいずれかを選択して出力する第2の選択回路部を備え、
前記第2の加算回路部は、前記カウンタによるカウント値が前記所定値に等しくなる毎に、出力信号と前記第2の選択回路部から出力されている信号とを加算することを特徴とする請求項6に記載の光ディスク装置。
【請求項8】
前記ゲイン調整回路部は、前記第1の選択回路部の出力信号に外部から入力された第2の所定信号を積算し、その積算結果を前記ゲイン調整信号として出力することを特徴とする請求項5から7のいずれかに記載の光ディスク装置。
【請求項9】
前記第1の選択回路部と前記クロックデータ生成回路部との間に接続され、外部から入力された第3の制御信号に応じて、前記第1の選択回路部の出力信号を前記クロックデータ生成回路部に出力するゲート回路部を備えることを特徴とする請求項4から8のいずれかに記載の光ディスク装置。
【請求項10】
前記N相クロック信号を用いて、パラレル信号である前記書き込みタイミング信号からシリアルクロック信号を生成するパラシリ変換回路部を備えることを特徴とする請求項2から9のいずれかに記載の光ディスク装置。
【請求項11】
入力された基準デジタル信号に基づいて所定周波数のデジタルクロック信号を生成するためのデジタルクロックデータを生成し出力するデジタルPLL回路であって、
前記基準デジタル信号の立ち上がりエッジ及び立ち下がりエッジを、基準クロック信号の1周期をN(Nは2以上の整数)分割した時間分解能単位でそれぞれ検出し、その検出結果を示すエッジ検出信号を前記1周期毎に出力するエッジ検出回路部と、
該エッジ検出信号から前記立ち上がりエッジ及び立ち下がりエッジが検出されたときの前記デジタルクロックデータから、前記基準デジタル信号とデジタルクロック信号との位相差を検出し、その位相差を示す位相差信号を出力する位相差検出回路部と、
前記1周期毎に、該位相差信号が示す位相差に比例した周波数の前記デジタルクロック信号を生成するための前記デジタルクロックデータを生成し出力するクロックデータ生成回路部と
を備え、
前記エッジ検出回路部は、
前記基準デジタル信号を前記時間分解能単位ずつ位相が異なるN相クロック信号でサンプリングするサンプリング回路部と、
前記1周期毎に、前記サンプリングにより得られたNビットデータの各ビットデータを加算し、その加算結果を示すビット加算データを出力するビットデータ加算回路部と、
前記1周期毎に出力された前記ビット加算データからなる信号のゼロクロス点を所定の方法により前記時間分解能単位で検出し、その検出結果を前記エッジ検出信号として該1周期毎に出力するゼロクロス検出回路部と
を備えることを特徴とするデジタルPLL回路。
【請求項12】
前記ゼロクロス検出回路部は、
入力された前記ビット加算データからなる信号に対して所定の周波数帯域の信号のみを通過させるデジタルフィルタと、
該デジタルフィルタの出力信号のゼロクロス点を前記時間分解能単位で検出するゼロクロス検出回路と
を備えることを特徴とする請求項11に記載のデジタルPLL回路。
【請求項13】
前記クロックデータ生成回路部は、
前記位相差信号が示す位相差に1からNまでの対応する各値をそれぞれ乗算して出力するN個の乗算回路と、
前記1周期毎に入力されたデジタルデータを記憶すると共に、該デジタルデータの桁あふれの回数を検出し、その検出結果を示す桁あふれ信号をそれぞれ出力するN個の第1データ記憶回路と、
前記N個の第1データ記憶回路のうち所定の1つに記憶されているデジタルデータと対応する前記各乗算回路からそれぞれ出力されたデジタルデータとを加算し、その加算結果を対応する前記各第1データ記憶回路にそれぞれ出力するN個の第1加算回路と、
前記1周期毎に入力されたデジタルデータを記憶する第2データ記憶回路と、
対応する前記各第1データ記憶回路からそれぞれ出力された桁あふれ信号が示すデジタルデータと前記第2データ記憶回路に記憶されているデジタルデータとをそれぞれ加算し、その加算結果を前記デジタルクロックデータとしてそれぞれ出力するN個の第2加算回路と
を備え、
前記第2データ記憶回路は、前記N個の第2加算回路のうち所定の1つから出力されたデジタルデータを入力とすることを特徴とする請求項11又は12に記載のデジタルPLL回路。
【請求項14】
前記N個の第2加算回路は、前記N個のデジタルクロックデータを、前記位相差検出回路部に対して前記1周期内の時間分解能単位に対応させてそれぞれ出力し、
前記位相差検出回路部は、
前記エッジ検出信号から前記基準デジタル信号の立ち上がりエッジ及び立ち下がりエッジを検出すると、入力された前記N個のデジタルクロックデータのうち、その検出したタイミングに対応する1つのデジタルクロックデータを選択して出力する第1の選択回路部と、
該第1の選択回路部より出力されたデジタルクロックデータから、前記基準デジタル信号とデジタルクロック信号との位相差を検出し、その位相差を示す前記位相差信号を生成して出力する位相差信号生成回路部と
を備え、
前記位相差信号生成回路部は、前記デジタルクロックデータと該デジタルクロックデータに対応する位相差とを示したテーブルを用いて、前記第1の選択回路部から出力されたデジタルデータを位相差に変換し、その位相差を示す前記位相差信号を生成することを特徴とする請求項13に記載のデジタルPLL回路。
【請求項15】
前記クロックデータ生成回路部は、前記1周期毎に、前記各デジタルクロックデータから、前記デジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの有無を前記時間分解能単位で示したエッジ位置信号を生成し出力することを特徴とする請求項11から14のいずれかに記載のデジタルPLL回路。
【請求項16】
前記基準デジタル信号とデジタルクロック信号との周波数差を検出し、その検出結果を示す周波数差信号を出力する周波数差検出回路部と、
前記位相差信号と周波数差信号とを入力とし、外部から入力された第1の制御信号に応じて、前記クロックデータ生成回路部に対して該位相差信号又は周波数差信号を排他的に出力する第2の選択回路部と
を備え、
前記エッジ検出回路部は、前記基準デジタル信号の立ち上がりエッジ又は立ち下がりエッジをそれぞれ判別し、その判別結果を示すエッジ判別信号を出力するエッジ判別回路部を備え、
前記周波数差検出回路部は、該エッジ判別信号によって示された前記基準デジタル信号の立ち上がりエッジ又は立ち下がりエッジと、前記エッジ位置信号によって示された前記デジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジとから、前記周波数差を検出し、
前記クロックデータ生成回路部は、前記第2の選択回路部から出力された位相差信号が示す位相差又は周波数差信号が示す周波数差に応じた周波数の前記デジタルクロック信号を生成するための前記デジタルクロックデータを生成することを特徴とする請求項15に記載のデジタルPLL回路。
【請求項17】
前記周波数差検出回路部は、
前記基準デジタル信号の立ち上がりエッジ又は立ち下がりエッジの個数をカウントする第1のカウンタと、
該第1のカウンタによるカウント値が第1の所定値に達するまで、前記エッジ位置信号から前記デジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの個数をカウントする第2のカウンタと、
該第2のカウンタによるカウント値と第2の所定値とを比較する第1の比較回路部と、
該第1の比較回路部による比較結果に基づいて前記周波数差信号を生成し出力する周波数差信号生成回路部と
を備え、
前記クロックデータ生成回路部は、前記第2の選択回路部によって前記周波数差信号が出力されると、該周波数差信号が前記第2のカウンタによるカウント値が第2の所定値よりも小さいことを示している場合は、前記デジタルクロック信号の周波数をより高くするように前記デジタルクロックデータを生成し、前記周波数差信号が該第2のカウンタによるカウント値が第2の所定値よりも大きいことを示している場合は、前記デジタルクロック信号の周波数をより低くするように前記デジタルクロックデータを生成することを特徴とする請求項16に記載のデジタルPLL回路。
【請求項18】
前記第2の選択回路部から出力された位相差信号又は周波数差信号のゲインを調整して、その調整結果を示すゲイン調整信号を出力するゲイン調整回路部と、
入力された前記エッジ位置信号に基づいて、入力された前記ゲイン調整信号を前記デジタルクロック信号の周期に比例した周期で積分し、その積分結果を示す積分信号を出力する積分回路部と、
入力された前記ゲイン調整信号と積分信号とを加算して、その加算結果を示す加算信号を前記クロックデータ生成回路部に出力する第1の加算回路部と
を備え、
前記クロックデータ生成回路部は、前記加算信号が示す位相差又は周波数差に応じた周波数の前記デジタルクロック信号を生成するための前記各デジタルクロックデータを生成することを特徴とする請求項16又は17に記載のデジタルPLL回路。
【請求項19】
前記積分回路部は、
入力された前記エッジ位置信号に基づいて、前記デジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの個数をカウントする第3のカウンタと、
前記第3のカウンタによるカウント値と第3の所定値とを比較して、該第3のカウンタによるカウント値が第3の所定値に等しくなると該第3のカウンタをリセットする第2の比較回路部と、
前記第3のカウンタによるカウント値が第3の所定値に等しくなる毎に、出力信号と入力されている前記ゲイン調整信号とを加算し、その加算結果を前記積分信号として出力する第2の加算回路部と
を備え、
前記第3の所定値は、外部から設定可能であることを特徴とする請求項18に記載のデジタルPLL回路。
【請求項20】
前記積分回路部は、外部から入力された第2の制御信号に応じて、入力された前記ゲイン調整信号と外部から入力された第1の所定信号のいずれかを選択して出力する第3の選択回路部を備え、
前記第2の加算回路部は、前記第3のカウンタによるカウント値が第3の所定値に等しくなる毎に、出力信号と前記第3の選択回路部から出力されている信号とを加算することを特徴とする請求項19に記載のデジタルPLL回路。
【請求項21】
前記ゲイン調整回路部は、前記第2の選択回路部の出力信号に外部から入力された第2の所定信号を積算し、その積算結果を前記ゲイン調整信号として出力することを特徴とする請求項18から20のいずれかに記載のデジタルPLL回路。
【請求項22】
前記第2の選択回路部とクロックデータ生成回路部との間に接続され、外部から入力された第3の制御信号に応じて、前記第2の選択回路部の出力信号を前記クロックデータ生成回路部に出力するゲート回路部を備えることを特徴とする請求項16又は17に記載のデジタルPLL回路。
【請求項23】
前記N相クロック信号を用いて、パラレル信号である前記エッジ位置信号からシリアルクロック信号を生成するパラシリ変換回路部を備えることを特徴とする請求項15から22のいずれかに記載のデジタルPLL回路。
【請求項1】
光ディスクにデータの記録を行う際のデータの書き込みタイミングを得るために使用する書き込みタイミング信号を生成して出力する光ディスク装置であって、
外部から入力されたウォブル信号を二値化して、基準デジタル信号を生成し出力する二値化回路部と、
入力された前記基準デジタル信号に基づいて、所定周波数のデジタルクロック信号に同期したタイミングを示す前記書き込みタイミング信号を生成して出力するデジタルPLL回路部と
を有し、
前記デジタルPLL回路部は、
前記基準デジタル信号の立ち上がりエッジ及び立ち下がりエッジを、基準クロック信号の1周期をN(Nは2以上の整数)分割した時間分解能単位でそれぞれ検出し、その検出結果を示すエッジ検出信号を前記1周期毎に出力するエッジ検出回路部と、
前記1周期毎に、入力された位相差信号が示す位相差に比例した周波数の前記デジタルクロック信号に対応する前記書き込みタイミング信号を生成するためのデジタルクロックデータを生成して出力するクロックデータ生成回路部と、
前記エッジ検出信号から前記立ち上がりエッジ及び立ち下がりエッジが検出されたときの前記デジタルクロックデータから、前記基準デジタル信号とデジタルクロック信号との位相差を検出し、その位相差を示す前記位相差信号を出力する位相差検出回路部と
を備え、
前記タイミング信号生成回路部は、前記1周期毎に、前記デジタルクロックデータから、前記デジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの有無を前記時間分解能単位で示した前記書き込みタイミング信号を生成して出力することを特徴とする光ディスク装置。
【請求項2】
前記エッジ検出回路部は、
前記基準デジタル信号を前記時間分解能単位ずつ位相が異なるN相クロック信号でサンプリングするサンプリング回路部と、
前記1周期毎に、前記サンプリングにより得られたNビットデータの各ビットデータを加算し、その加算結果を示すビット加算データを出力するビットデータ加算回路部と、
前記1周期毎に出力された前記ビット加算データからなる信号のゼロクロス点を所定の方法により前記時間分解能単位で検出し、その検出結果を前記エッジ検出信号として該1周期毎に出力するゼロクロス検出回路部と
を備えることを特徴とする請求項1に記載の光ディスク装置。
【請求項3】
前記ゼロクロス検出回路部は、
入力された前記ビット加算データからなる信号に対して所定の周波数帯域の信号のみを通過させるデジタルフィルタと、
該デジタルフィルタの出力信号のゼロクロス点を前記時間分解能単位で検出するゼロクロス検出回路と
を備えることを特徴とする請求項2に記載の光ディスク装置。
【請求項4】
前記書き込みタイミング信号と前記基準デジタル信号とから、前記デジタルクロック信号と前記基準デジタル信号との周波数差を検出し、その検出結果を示す周波数差信号を出力する周波数差検出回路部と、
前記位相差信号と周波数差信号とを入力とし、外部から入力された第1の制御信号に応じて、前記クロックデータ生成回路部に対して該位相差信号又は周波数差信号を排他的に出力する第1の選択回路部と
を備え、
前記エッジ検出回路部は、前記基準デジタル信号の立ち上がりエッジ又は立ち下がりエッジをそれぞれ判別し、その判別結果を示すエッジ判別信号を出力するエッジ判別回路部を備え、
前記周波数差検出回路部は、該エッジ判別信号によって示された前記基準デジタル信号の立ち上がりエッジ又は立ち下がりエッジと、前記書き込みタイミング信号によって示された前記デジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジとから、前記周波数差を検出し、
前記クロックデータ生成回路部は、前記第1の選択回路部から出力された位相差信号が示す位相差又は周波数差信号が示す周波数差に応じた周波数の前記デジタルクロック信号に対応する前記書き込みタイミング信号を生成するための前記デジタルクロックデータを生成することを特徴とする請求項1から3のいずれかに記載の光ディスク装置。
【請求項5】
前記第1の選択回路部から出力された位相差信号又は周波数差信号のゲインを調整して、その調整結果を示すゲイン調整信号を出力するゲイン調整回路部と、
入力された前記書き込みタイミング信号に基づいて、入力された前記ゲイン調整信号を前記デジタルクロック信号の周期に比例した周期で積分し、その積分結果を示す積分信号を出力する積分回路部と、
入力された前記ゲイン調整信号と該積分信号とを加算して、その加算結果を示す加算信号を前記クロックデータ生成回路部に出力する第1の加算回路部と
を備え、
前記クロックデータ生成回路部は、前記加算信号が示す位相差又は周波数差に応じた周波数の前記デジタルクロック信号に対応する前記書き込みタイミング信号を生成するための前記デジタルクロックデータを生成することを特徴とする請求項4に記載の光ディスク装置。
【請求項6】
前記積分回路部は、
入力された前記エッジ位置信号に基づいて、前記デジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの個数をカウントするカウンタと、
前記カウンタによるカウント値と所定値とを比較して、該カウンタによるカウント値が所定値に等しくなると該カウンタをリセットする比較回路部と、
前記カウンタによるカウント値が所定値に等しくなる毎に、出力信号と入力されている前記ゲイン調整信号とを加算し、その加算結果を前記積分信号として出力する第2の加算回路部と
を備え、
前記所定値は、外部から設定可能であることを特徴とする請求項5に記載の光ディスク装置。
【請求項7】
前記積分回路部は、外部から入力された第2の制御信号に応じて、入力された前記ゲイン調整信号と外部から入力された第1の所定信号のいずれかを選択して出力する第2の選択回路部を備え、
前記第2の加算回路部は、前記カウンタによるカウント値が前記所定値に等しくなる毎に、出力信号と前記第2の選択回路部から出力されている信号とを加算することを特徴とする請求項6に記載の光ディスク装置。
【請求項8】
前記ゲイン調整回路部は、前記第1の選択回路部の出力信号に外部から入力された第2の所定信号を積算し、その積算結果を前記ゲイン調整信号として出力することを特徴とする請求項5から7のいずれかに記載の光ディスク装置。
【請求項9】
前記第1の選択回路部と前記クロックデータ生成回路部との間に接続され、外部から入力された第3の制御信号に応じて、前記第1の選択回路部の出力信号を前記クロックデータ生成回路部に出力するゲート回路部を備えることを特徴とする請求項4から8のいずれかに記載の光ディスク装置。
【請求項10】
前記N相クロック信号を用いて、パラレル信号である前記書き込みタイミング信号からシリアルクロック信号を生成するパラシリ変換回路部を備えることを特徴とする請求項2から9のいずれかに記載の光ディスク装置。
【請求項11】
入力された基準デジタル信号に基づいて所定周波数のデジタルクロック信号を生成するためのデジタルクロックデータを生成し出力するデジタルPLL回路であって、
前記基準デジタル信号の立ち上がりエッジ及び立ち下がりエッジを、基準クロック信号の1周期をN(Nは2以上の整数)分割した時間分解能単位でそれぞれ検出し、その検出結果を示すエッジ検出信号を前記1周期毎に出力するエッジ検出回路部と、
該エッジ検出信号から前記立ち上がりエッジ及び立ち下がりエッジが検出されたときの前記デジタルクロックデータから、前記基準デジタル信号とデジタルクロック信号との位相差を検出し、その位相差を示す位相差信号を出力する位相差検出回路部と、
前記1周期毎に、該位相差信号が示す位相差に比例した周波数の前記デジタルクロック信号を生成するための前記デジタルクロックデータを生成し出力するクロックデータ生成回路部と
を備え、
前記エッジ検出回路部は、
前記基準デジタル信号を前記時間分解能単位ずつ位相が異なるN相クロック信号でサンプリングするサンプリング回路部と、
前記1周期毎に、前記サンプリングにより得られたNビットデータの各ビットデータを加算し、その加算結果を示すビット加算データを出力するビットデータ加算回路部と、
前記1周期毎に出力された前記ビット加算データからなる信号のゼロクロス点を所定の方法により前記時間分解能単位で検出し、その検出結果を前記エッジ検出信号として該1周期毎に出力するゼロクロス検出回路部と
を備えることを特徴とするデジタルPLL回路。
【請求項12】
前記ゼロクロス検出回路部は、
入力された前記ビット加算データからなる信号に対して所定の周波数帯域の信号のみを通過させるデジタルフィルタと、
該デジタルフィルタの出力信号のゼロクロス点を前記時間分解能単位で検出するゼロクロス検出回路と
を備えることを特徴とする請求項11に記載のデジタルPLL回路。
【請求項13】
前記クロックデータ生成回路部は、
前記位相差信号が示す位相差に1からNまでの対応する各値をそれぞれ乗算して出力するN個の乗算回路と、
前記1周期毎に入力されたデジタルデータを記憶すると共に、該デジタルデータの桁あふれの回数を検出し、その検出結果を示す桁あふれ信号をそれぞれ出力するN個の第1データ記憶回路と、
前記N個の第1データ記憶回路のうち所定の1つに記憶されているデジタルデータと対応する前記各乗算回路からそれぞれ出力されたデジタルデータとを加算し、その加算結果を対応する前記各第1データ記憶回路にそれぞれ出力するN個の第1加算回路と、
前記1周期毎に入力されたデジタルデータを記憶する第2データ記憶回路と、
対応する前記各第1データ記憶回路からそれぞれ出力された桁あふれ信号が示すデジタルデータと前記第2データ記憶回路に記憶されているデジタルデータとをそれぞれ加算し、その加算結果を前記デジタルクロックデータとしてそれぞれ出力するN個の第2加算回路と
を備え、
前記第2データ記憶回路は、前記N個の第2加算回路のうち所定の1つから出力されたデジタルデータを入力とすることを特徴とする請求項11又は12に記載のデジタルPLL回路。
【請求項14】
前記N個の第2加算回路は、前記N個のデジタルクロックデータを、前記位相差検出回路部に対して前記1周期内の時間分解能単位に対応させてそれぞれ出力し、
前記位相差検出回路部は、
前記エッジ検出信号から前記基準デジタル信号の立ち上がりエッジ及び立ち下がりエッジを検出すると、入力された前記N個のデジタルクロックデータのうち、その検出したタイミングに対応する1つのデジタルクロックデータを選択して出力する第1の選択回路部と、
該第1の選択回路部より出力されたデジタルクロックデータから、前記基準デジタル信号とデジタルクロック信号との位相差を検出し、その位相差を示す前記位相差信号を生成して出力する位相差信号生成回路部と
を備え、
前記位相差信号生成回路部は、前記デジタルクロックデータと該デジタルクロックデータに対応する位相差とを示したテーブルを用いて、前記第1の選択回路部から出力されたデジタルデータを位相差に変換し、その位相差を示す前記位相差信号を生成することを特徴とする請求項13に記載のデジタルPLL回路。
【請求項15】
前記クロックデータ生成回路部は、前記1周期毎に、前記各デジタルクロックデータから、前記デジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの有無を前記時間分解能単位で示したエッジ位置信号を生成し出力することを特徴とする請求項11から14のいずれかに記載のデジタルPLL回路。
【請求項16】
前記基準デジタル信号とデジタルクロック信号との周波数差を検出し、その検出結果を示す周波数差信号を出力する周波数差検出回路部と、
前記位相差信号と周波数差信号とを入力とし、外部から入力された第1の制御信号に応じて、前記クロックデータ生成回路部に対して該位相差信号又は周波数差信号を排他的に出力する第2の選択回路部と
を備え、
前記エッジ検出回路部は、前記基準デジタル信号の立ち上がりエッジ又は立ち下がりエッジをそれぞれ判別し、その判別結果を示すエッジ判別信号を出力するエッジ判別回路部を備え、
前記周波数差検出回路部は、該エッジ判別信号によって示された前記基準デジタル信号の立ち上がりエッジ又は立ち下がりエッジと、前記エッジ位置信号によって示された前記デジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジとから、前記周波数差を検出し、
前記クロックデータ生成回路部は、前記第2の選択回路部から出力された位相差信号が示す位相差又は周波数差信号が示す周波数差に応じた周波数の前記デジタルクロック信号を生成するための前記デジタルクロックデータを生成することを特徴とする請求項15に記載のデジタルPLL回路。
【請求項17】
前記周波数差検出回路部は、
前記基準デジタル信号の立ち上がりエッジ又は立ち下がりエッジの個数をカウントする第1のカウンタと、
該第1のカウンタによるカウント値が第1の所定値に達するまで、前記エッジ位置信号から前記デジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの個数をカウントする第2のカウンタと、
該第2のカウンタによるカウント値と第2の所定値とを比較する第1の比較回路部と、
該第1の比較回路部による比較結果に基づいて前記周波数差信号を生成し出力する周波数差信号生成回路部と
を備え、
前記クロックデータ生成回路部は、前記第2の選択回路部によって前記周波数差信号が出力されると、該周波数差信号が前記第2のカウンタによるカウント値が第2の所定値よりも小さいことを示している場合は、前記デジタルクロック信号の周波数をより高くするように前記デジタルクロックデータを生成し、前記周波数差信号が該第2のカウンタによるカウント値が第2の所定値よりも大きいことを示している場合は、前記デジタルクロック信号の周波数をより低くするように前記デジタルクロックデータを生成することを特徴とする請求項16に記載のデジタルPLL回路。
【請求項18】
前記第2の選択回路部から出力された位相差信号又は周波数差信号のゲインを調整して、その調整結果を示すゲイン調整信号を出力するゲイン調整回路部と、
入力された前記エッジ位置信号に基づいて、入力された前記ゲイン調整信号を前記デジタルクロック信号の周期に比例した周期で積分し、その積分結果を示す積分信号を出力する積分回路部と、
入力された前記ゲイン調整信号と積分信号とを加算して、その加算結果を示す加算信号を前記クロックデータ生成回路部に出力する第1の加算回路部と
を備え、
前記クロックデータ生成回路部は、前記加算信号が示す位相差又は周波数差に応じた周波数の前記デジタルクロック信号を生成するための前記各デジタルクロックデータを生成することを特徴とする請求項16又は17に記載のデジタルPLL回路。
【請求項19】
前記積分回路部は、
入力された前記エッジ位置信号に基づいて、前記デジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの個数をカウントする第3のカウンタと、
前記第3のカウンタによるカウント値と第3の所定値とを比較して、該第3のカウンタによるカウント値が第3の所定値に等しくなると該第3のカウンタをリセットする第2の比較回路部と、
前記第3のカウンタによるカウント値が第3の所定値に等しくなる毎に、出力信号と入力されている前記ゲイン調整信号とを加算し、その加算結果を前記積分信号として出力する第2の加算回路部と
を備え、
前記第3の所定値は、外部から設定可能であることを特徴とする請求項18に記載のデジタルPLL回路。
【請求項20】
前記積分回路部は、外部から入力された第2の制御信号に応じて、入力された前記ゲイン調整信号と外部から入力された第1の所定信号のいずれかを選択して出力する第3の選択回路部を備え、
前記第2の加算回路部は、前記第3のカウンタによるカウント値が第3の所定値に等しくなる毎に、出力信号と前記第3の選択回路部から出力されている信号とを加算することを特徴とする請求項19に記載のデジタルPLL回路。
【請求項21】
前記ゲイン調整回路部は、前記第2の選択回路部の出力信号に外部から入力された第2の所定信号を積算し、その積算結果を前記ゲイン調整信号として出力することを特徴とする請求項18から20のいずれかに記載のデジタルPLL回路。
【請求項22】
前記第2の選択回路部とクロックデータ生成回路部との間に接続され、外部から入力された第3の制御信号に応じて、前記第2の選択回路部の出力信号を前記クロックデータ生成回路部に出力するゲート回路部を備えることを特徴とする請求項16又は17に記載のデジタルPLL回路。
【請求項23】
前記N相クロック信号を用いて、パラレル信号である前記エッジ位置信号からシリアルクロック信号を生成するパラシリ変換回路部を備えることを特徴とする請求項15から22のいずれかに記載のデジタルPLL回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
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【図14】
【図15】
【公開番号】特開2007−189601(P2007−189601A)
【公開日】平成19年7月26日(2007.7.26)
【国際特許分類】
【出願番号】特願2006−7462(P2006−7462)
【出願日】平成18年1月16日(2006.1.16)
【出願人】(000006747)株式会社リコー (37,907)
【Fターム(参考)】
【公開日】平成19年7月26日(2007.7.26)
【国際特許分類】
【出願日】平成18年1月16日(2006.1.16)
【出願人】(000006747)株式会社リコー (37,907)
【Fターム(参考)】
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