クロックアンドデータリカバリ回路
【課題】クロックアンドデータリカバリ回路において、周波数追従ループのジッタ耐性を向上させる。
【解決手段】位相検出器２１０は、同期クロック信号とシリアルデータの位相を比較して比較結果に応じた位相誤差信号を出力する。積分器２３０は、位相誤差信号を積分してシリアルデータの位相変動に追従するための位相補正制御信号を得る。積分器２４０は、所定の長さの平滑期間毎に位相誤差信号を積分して平滑誤差信号を得る。パターン発生器２５０は、所定の長さのパターン発生期間毎に、平滑誤差信号に応じた頻度で同期クロック信号の位相を変更するパターンを発生して周波数補正制御信号として出力する。積分器２４０は、周波数補正制御信号がフィードバックされ、該周波数補正制御信号における頻度の変動方向に応じて、平滑化期間の長さを変更する。
【解決手段】位相検出器２１０は、同期クロック信号とシリアルデータの位相を比較して比較結果に応じた位相誤差信号を出力する。積分器２３０は、位相誤差信号を積分してシリアルデータの位相変動に追従するための位相補正制御信号を得る。積分器２４０は、所定の長さの平滑期間毎に位相誤差信号を積分して平滑誤差信号を得る。パターン発生器２５０は、所定の長さのパターン発生期間毎に、平滑誤差信号に応じた頻度で同期クロック信号の位相を変更するパターンを発生して周波数補正制御信号として出力する。積分器２４０は、周波数補正制御信号がフィードバックされ、該周波数補正制御信号における頻度の変動方向に応じて、平滑化期間の長さを変更する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ間をシリアルでデータを伝送する際に、受信側ＬＳＩにおいて、入力データからクロック信号を抽出する技術に関する。
【背景技術】
【０００２】
半導体技術の進歩に伴い、近年、ＬＳＩ間のデータ伝送をシリアル化することが行われている。シリアルでデータ伝送する際に、ＥＭＩ（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ Ｉｎｔｅｒｆａｃｅ）を低減するために、送信ＬＳＩにおいてスペクトラム拡散クロック（Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ）を用いて周波数変調をかけ、受信ＬＳＩにおいて、クロックアンドデータリカバリ回路によって周波数変調されたシリアルデータからクロックを抽出する手法が知られている。
【０００３】
図７は特許文献１の図１であり、特許文献１に開示されたクロックアンドデータリカバリ回路を示す。このクロックアンドデータリカバリ回路は、位相検出器１０１、積分器１０２、積分器１０３、パターン発生器１０４、混合器１０５、位相補間器１０６を備える。位相検出器１０１は、入力されるシリアルデータと、位相補間器１０６が出力した同期クロック信号の位相を比較して、比較結果を出力する。この比較結果に基づいて、積分器１０３とパターン発生器１０４から構成される周波数追従ループは低い周波数の位相変動すなわち周波数変動に追従し、積分器１０２から構成される位相追従ループは周波数追従ループが追従できない高い周波数の位相変動に追従する。混合器１０５は、周波数追従ループと位相追従ループの結果を混合する回路であり、混合した結果に基づいて位相補間器１０６が出力する同期クロック信号の位相を制御することにより、シリアルデータのクロックを抽出する。
【０００４】
位相検出器１０１は、シリアルデータと同期クロック信号の位相の差異を検出して、この差異を示すアップ信号ＵＰ１またはダウン信号ＤＯＷＮ１を比較結果として出力する。積分器１０２と積分器１０３は、この比較結果を平滑して得たＵＰ２／ＤＯＷＮ２とＵＰ３／ＤＯＷＮ３をそれぞれ制御信号として出力するアップダウンカウンタであり、それぞれ所定のカウント幅を有する。パターン発生器１０４は、積分器１０３から出力された制御信号ＵＰ３／ＤＯＷＮ３に基づいて、同期クロック信号の周波数を補正する制御信号ＵＰ４／ＤＯＷＮ４を生成する。
【０００５】
位相検出器１０１が、例えば、同期クロック信号の位相を進めるべきであるときにアップ信号に「１」を出力し、同期クロック信号を遅らせるべきであるときにダウン信号ＤＯＷＮ１に「１」を出力する。
【０００６】
位相追従ループは高い周波数の位相変動を追従するものであり、周波数追従ループは周波数変動すなわち低い周波数の変動を追従するものであるため、通常、積分器１０２のカウント幅は積分器１０３のカウント幅より小さく設定される。カウント幅が異なる点を除き、積分器１０２と積分器１０３が同様の動作をするので、ここで積分器１０３のみについて説明する。
【０００７】
積分器１０３が「−ｍ」〜「＋ｍ」までカウントするものとし、そのカウント幅が「ｍ＋１」（ｍ：整数）である。積分器１０３は、ＵＰ１が「１」であるときにカウントアップし、ＤＯＷＮが「１」であるときにカウントダウンする。積分器１０３は、カウント値が「＋ｍ」になり、ＵＰ１が「１」であるときにＵＰ３に「１」を出力すると共に、カウント値を０に戻すクリア動作をする。また、カウント値が「−ｍ」になり、ＤＯＷＮ１が「１」であるときにＤＯＷＮ３に「１」を出力すると共に、ＤＯＷＮ３に「１」を出力すると共にカウント値を０に戻すクリア動作をする。
【０００８】
このように、ＵＰ１とＤＯＷＮ１は、積分器１０３により平滑される。なお、積分器１０３のカウント幅が大きいほど、ＵＰ１とＤＯＷＮ１が平滑される期間の長さが長くなるので、積分器１０３のカウント幅は、平滑化期間ともいえる。
【０００９】
積分器１０３から出力されるＵＰ３／ＤＯＷＮ３は、パターン発生器１０４に入力される。
【００１０】
図８は特許文献１の図７であり、パターン発生器１０４の構成を示す。パターン発生器１０４は、クロック信号を入力し、クロックに同期して０から所定の上限値までの値を繰り返しカウントするカウンタ１４１と、積分器１０３からの制御信号ＵＰ３／ＤＯＷＮ３、およびクロック信号を入力してカウントアップまたはカウントダウンするアップダウンカウンタ１４２と、カウンタ１４１とアップダウンカウンタ１４２のそれぞれのカウント値を入力してデコードし、周波数追従ループの結果として出力するデコーダ１４３を備える。
【００１１】
パターン発生器１０４は、クロック数またはサイクル数により表わされる所定の長さの期間毎に、クロック信号の位相を進めることを示すＵＰ４に「１」を数回出力するか、クロック信号の位相を遅らせることを示すＤＯＷＮ４に「１」を数回出力する。各期間内にＵＰ４に「１」を出力する頻度またはＤＯＷＮ４に「１」を出力する頻度は、積分器１０３からのＵＰ３／ＤＯＷＮ３の態様で決まる。具体的には、パターン発生器１０４は、「１」となるＵＰ３が連続すると、ＵＰ４に「１」を出力する頻度が多くなるかまたはＤＯＷＮ４に「１」を出力する頻度が少なくなり、「１」となるＤＯＷＮ３が連続すると、ＤＯＷＮ４に「１」を出力する頻度が多くなるかまたはＵＰ４に「１」を出力する頻度が少なくなる。
【００１２】
上記サイクル数により表わされる長さは、パターン発生器１０４のパターン長と呼ばれる。パターン発生器１０４のパターン長は、カウンタ１４１のカウント幅で決まる。アップダウンカウンタ１４２のカウント幅とカウンタ１４１のカウント幅は通常等しい。たとえば、カウンタ１４１は「０」〜「ｋ」（ｋ：整数）をカウントし、カウント幅が「ｋ＋１」である場合には、アップダウンカウンタ１４２は通常「−ｋ」〜「＋ｋ」をカウントし、片側のカウント幅が「Ｋ＋１」となる。そして、パターン発生器１０４のパターン長は「ｋ＋１」である。なお、アップダウンカウンタ１４２のカウンタ幅はカウンタ１４１のカウント幅と異なる場合もある。
【００１３】
図９は特許文献１の図１０であり、特許文献１に開示された別のクロックアンドデータリカバリ回路を示す。このクロックアンドデータリカバリ回路は、図７に示すクロックアンドデータリカバリ回路に対して、周波数追従ループと位相追従ループが積分器１０２を共有するようにしたものである。
【特許文献１】特開２００５−５９９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上記説明から分かるように、図７に示すクロックアンドデータリカバリ回路の周波数追従ループにおいて、積分器１０３のカウント幅が大きいほど平滑化期間が長くなり、周波数追従ループはシリアルデータの位相変動に鈍くなる。そのため、クロックアンドデータリカバリ回路の周波数補正効果が弱くなり、低い周波数のジッタに対する耐力特性（以下単にジッタ耐性という）が低下するという問題がある。
【００１５】
一方、積分器１０３のカウント幅が小さいほど平滑化期間が短くなり、周波数追従ループはシリアルデータの位相変動に敏感になる。本願発明者は、これについて研究した結果、特定の周波数領域でクロック信号の周波数補正の行き過ぎが生じ、ジッタ耐性が悪くなることを知見した。これは、積分器１０３のカウント幅が小さいと、周波数追従ループは、入力ジッタに対して位相が遅れてフィードバックされるためであると考えられる。
【００１６】
これは、図９に示すクロックアンドデータリカバリ回路についても同様である。
【課題を解決するための手段】
【００１７】
本発明の１つの態様は、クロックアンドデータリカバリ回路である。このクロックアンドデータリカバリ回路は、同期クロック信号を生成するクロック生成部と、該クロック生成部により得られた同期クロック信号とシリアルデータの位相を比較し比較結果に応じた位相誤差信号を得る位相検出器と、位相誤差信号に基づいてシリアルデータの位相変動を追従するための位相補正制御信号を取得する位相追従ループと、位相誤差信号に基づいてシリアルデータの周波数変動に追従するための周波数補正制御信号を取得する周波数追従ループとを備える。クロック生成部は、周波数補正制御信号と位相補正制御信号とに基づいて同期クロック信号の位相を補正する。
【００１８】
周波数追従ループは、位相検出器により得られた位相誤差信号を入力信号とし、該入力信号に対して所定の長さの平滑化期間毎に平滑化して平滑誤差信号を出力する第１の平滑部と、所定の長さのパターン発生期間毎に、平滑誤差信号に応じた頻度で同期クロック信号の位相を変更するパターンを発生して周波数補正制御信号として出力するパターン発生部とを有する。第１の平滑部は、周波数補正制御信号における上記頻度の変動方向に応じて、平滑化期間の長さを変更する。
【００１９】
なお、上記クロックアンドデータリカバリ回路を方法、装置、システムに置き換えて表現したものも、本発明の態様としては有効である。
【発明の効果】
【００２０】
本発明にかかる技術によれば、シリアルデータから同期クロック信号を抽出するクロックアンドデータリカバリ回路において、ジッタ耐性を向上させることができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照しながら、本発明の実施の形態について説明する。
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態にかかるクロックアンドデータリカバリ回路２００を示す。クロックアンドデータリカバリ回路２００は、ペクトラム拡散クロック（Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ）で周波数変調されたシリアルデータの受信装置に設けられており、受信したシリアルデータから同期クロック信号を抽出するものである。
【００２２】
クロックアンドデータリカバリ回路２００は、位相検出器２１０と、制御信号取得部２２０と、混合器２６０と、位相補間器２７０を備える。
【００２３】
位相補間器２７０は、入力クロックの位相を変更して同期クロックを得、この同期クロックを位相検出器２１０に出力する。すなわち、位相補間器２７０は、クロック生成部として機能する。
【００２４】
位相検出器２１０には、同期クロックとシリアルデータが入力される。位相検出器２１０は、シリアルデータと同期クロックの位相を比較し、比較結果として、同期クロックの位相を動かすべきことを示すキャリー信号Ｃ１および動かす方向を示すサイン信号Ｓ１を出力する。具体的には、同期クロックの位相がシリアルデータの位相より遅れているときに同期クロックの位相を進めるべく、Ｃ１に「１」、Ｓ１に「１」を出力する一方、同期クロックの位相がシリアルデータの位相より進んでいるときに同期クロックの位相を遅らせるべく、Ｃ１に「１」、Ｓ１に「０」を出力する。同期クロックの位相がシリアルデータの位相より進んでいるか遅れているかを判定できないときは同期クロックの位相を動かさないようにＣ１を「０」、Ｓ１は任意とする。 位相検出器２１０はさらにシリアルデータを同期クロックで同期をとった同期化データを、シリアルパラレル変換回路（図示せず）に出力する機能を備える。
【００２５】
制御信号取得部２２０は、位相検出器２１０からの比較結果として出力されたＣ１／Ｓ１に基づいて、シリアルデータの位相変動に追従するための位相補正制御信号と、シリアルデータ信号の周波数変動に追従するための周波数補正制御信号とを取得する。図示のように、制御信号取得部２２０は、積分器２４０と、パターン発生器２５０と、積分器２３０を有する。積分器２３０は、位相追従ループを構成し、位相補正制御信号を取得する位相補正制御信号取得部として機能する。積分器２４０とパターン発生器２５０は、周波数追従ループを構成し、周波数補正制御信号を取得する周波数補正制御信号取得部として機能する。なお、積分器２４０は請求項でいう「第１の平滑部」または「第１の積分器」に該当する。
【００２６】
混合器２６０は、積分器２３０からの位相補正制御信号Ｃ２／Ｓ２と、パターン発生器２５０からの周波数補正制御信号Ｃ４／Ｓ４を混合して混合信号Ｃ５／Ｓ５を得、位相補間器２７０を制御する信号として位相補間器２７０に出力する。
【００２７】
位相補間器２７０は、混合信号Ｃ５／Ｓ５に従って入力クロックの位相を変更する。これによって、同期クロックの位相および周波数は、シリアルデータの位相および周波数に追従し、同期クロックは、シリアルデータから抽出されたクロックとすることができる。
【００２８】
制御信号取得部２２０を詳細に説明する。まず、位相追従ループを説明する
積分器２３０は、Ｃ１／Ｓ１を積分して位相補正制御信号Ｃ２／Ｓ２を得る。Ｃ１／Ｓ１は、頻繁に値が変化する信号であるので、そのまま位相補正制御信号として位相補間器２７０の制御に使用すると、同期クロックの位相が頻繁に変化してしまう。そのため、積分器２３０は、Ｃ１／Ｓ１を平滑化するローパスフィルタとして機能し、位相補間器２７０から出力される同期クロックの位相が頻繁に変動することを防いでいる。積分器２３０は、例えばアップダウンカウンタで構成されている。高い周波数の位相変動を追従できるように、カウント幅の小さい積分器２３０を用いる必要がある。例として、積分器２３０は、「−５」〜「＋５」をカウントし、カウント幅が６である。
【００２９】
積分器２３０は、具体的には、Ｃ１＝１かつＳ１＝１のときにカウントアップし、Ｃ１＝１かつＳ１＝０のときにカウントダウンする。そして、カウント値が「＋５」であり、Ｃ１＝１かつＳ１＝１のときに、Ｃ２に「１」、Ｓ２に「１」を出力すると共に、カウント値を０にするクリア動作をする。カウント値が「−５」であり、Ｃ１＝１かつＳ１＝０のときに、Ｃ２に「１」、Ｓ２に「０」を出力すると共に、カウント値をクリアする。それ以外のときにはＣ２に「０」、Ｓ２にカウント値の符号が正のとき「１」負のとき「０」を出力する。
【００３０】
積分器２３０は、位相補正制御信号Ｃ２／Ｓ２を混合器２６０に出力する。
【００３１】
次に周波数追従ループについて説明する。
積分器２４０は、Ｃ１／Ｓ１を積分することによって平滑化しＣ３／Ｓ３を得る。ここで、積分器２４０も、アップダウンカウンタで構成されている。
【００３２】
積分器２４０は、カウント幅変更機能を有し、カウント幅が変化する。この点を除いて、積分器２４０のカウントアップ動作、カウントダウン動作、クリア動作は、積分器２３０のこれらの動作と同じである。積分器２４０のカウント幅およびカウント幅変更機能については後述する。
【００３３】
パターン発生器２５０は、所定の長さのパターン発生期間毎に、積分器２４０から出力されたＣ３／Ｓ３に応じた頻度で同期クロック信号の位相を変更するパターンＣ４／Ｓ４を発生して周波数補正制御信号として出力する。また、周波数補正制御信号が発生しない状態にあることを示す信号ＰＯを発生しＳ４と共に積分器２４０にフィードバックする。
【００３４】
図２は、パターン発生器２５０の構成を示す。パターン発生器２５０は、カウンタ２５２と、アップダウンカウンタ２５４と、デコーダ２５６を有する。本実施の形態では、例として、パターン発生器２５０のパターン長が１０である。なお、このパターン長は、パターン発生器２５０のパターン発生期間の長さになる。
【００３５】
カウンタ２５２は、パターン長に対応して、「０」〜「９」を繰り返しカウントし、カウント幅が１０である。アップダウンカウンタ２５４も、パターン長に対応して、「−１０」〜「＋１０」をカウントし、カウント幅が１１である。
【００３６】
カウンタ２５２は、クロックに同期して、「０」〜「９」を繰り返しカウントし、カウント値をデコーダ２５６に出力する。
【００３７】
アップダウンカウンタ２５４は、入力されたＣ３／Ｓ３に応じて、「−１０」〜「＋１０」の範囲で、Ｃ３＝１かつＳ３＝１のときはカウントアップし、Ｃ３＝１かつＳ３＝０のときはカウントダウンする。また、カウント値が「＋１０」であり、Ｃ３＝１かつＳ３＝１のときにはカウント値を「＋１０」に維持する。カウント値が「−１０」であり、Ｃ３＝１かつＳ３＝０のときにはカウント値を「−１０」に維持する。また、カウント値が０のときはＰＯ＝１、カウント値が０以外のときはＰＯ＝０となるＰＯを積分器２４０に出力する。さらにアップダウンカウンタ２５４は、カウント値の符号を表すＳ４を積分器２４０および混合器２６０に出力し、カウント値絶対値をデコーダ２５６に出力する。
【００３８】
デコーダ２５６は、カウンタ２５２とアップダウンカウンタ２５４のカウント値に基づいて、パターン長に対応する１０クロックにシリアルデータと入力クロックの周波数の差の大きさに比例する頻度でＣ４を出力する。
【００３９】
図３は、デコーダ２５６の具体的な処理を説明するための真理値表である。図３は、入力されるカウンタ２５２とアップダウンカウンタ２５４のカウント値絶対値に対して、デコーダ２５６の出力Ｃ４の一例を示す。図中「１」はＣ４＝１、「０」はＣ４＝０を表す。この真理値表のサイズは、カウンタ２５２のカウント幅とアップダウンカウンタ２５４のカウント幅の積１０×１１である。
【００４０】
図３に示すように、デコーダ２５６は、下記のように動作する。
１．アップダウンカウンタ２５４のカウント値が「０」であるとき、Ｃ４に「０」を出力する。
２．アップダウンカウンタ２５４のカウント値絶対値が「ｋ」（ｋ：１以上の整数）であるときに、パターン長に対応する１０クロックに、Ｃ４に「１」をｋ回出力する。
【００４１】
すなわち、アップダウンカウンタ２５４のカウント値の絶対値が大きいほど、１つのパターン発生期間においてＣ４の発生頻度が高くなっている。
【００４２】
また、図３から分かるように、各パターン発生期間において「１」となるＣ４は、ほぼ同じ間隔で発生されている。例えば、アップダウンカウンタ２５４のカウント値絶対値が「１」であるときに、カウンタ２５２のカウント値が「５」であるときにＣ４＝１が発生され、発生される間隔は１０である。アップダウンカウンタ２５４のカウント値絶対値が「２」であるときに、カウンタ２５２のカウント値が「３」、「８」であるときにＣ４＝１が発生され、発生される間隔は５である。アップダウンカウンタ２５４のカウント値絶対値が「３」であるときに、カウンタ２５２のカウント値が「２」、「５」、「８」であるときにＣ４＝１が発生され、発生される間隔は３または４である。
【００４３】
このようにすることによって、デコーダ２５６から出力されるＣ４は、ほぼ同間隔になるように設定されている。
【００４４】
本実施の形態において、パターン発生器２５０により得られたパターン信号Ｃ４／Ｓ４は混合器２６０に出力され、Ｓ４／ＰＯは積分器２４０にフィードバックされる。
【００４５】
積分器２４０は、パターン発生器２５０からフィードバックされたＳ４／ＰＯを用いて、自身のカウント幅を変更する機能を有する。これは、パターン発生期間におけるＣ４の発生頻度の変動方向に基づいてなされる。
【００４６】
以下の２つの場合のいずれかに該当するとき、Ｃ４の発生頻度が増加する方向にあると判断される。
１．積分器２４０で作られるＳ３とフィードバックされたＳ４とが同じである。
２．フィードバックされたＰＯが「１」である。
【００４７】
この２つの場合のいずれのいずれにも該当しない場合には、Ｃ４の発生頻度が減少する方向にあると判断される。
【００４８】
積分器２４０は、発生頻度が増加する方向にあるときより、減少する方向にあるときにおけるカウント幅を短く変更する。
【００４９】
本実施の形態において、例として、積分器２４０の最大カウント幅は６４である。積分器２４０は、上記発生頻度が増加する方向にあるときに積分器２４０のカウント幅を最大の６４に設定し、上記発生頻度が減少する方向にあるときにカウント幅を６４より小さい値たとえば３２に設定する。以下の説明において、発生頻度が増加する方向にあるときにおける積分器２４０のカウント幅を「ｎｕ」で示し、発生頻度が減少する方向にあるときにおける積分器２４０のカウント幅を「ｎｄ」で示す。
【００５０】
図４は、本実施の形態のクロックアンドデータリカバリ回路２００のジッタ耐性と、積分器２４０のカウント幅が固定される場合のクロックアンドデータリカバリ回路のジッタ耐性を比較する図である。
【００５１】
図４に示すように、本実施の形態のように、「ｎｕ＝６４、ｎｄ＝３２」の場合、積分器２４０のカウント幅を６４に固定した（ｎｕ＝ｎｄ＝６４）場合より１．５ＭＨｚ以下の周波数に対するジッタ耐性がよくなっており、積分器２４０のカウント幅を４８に固定した（ｎｕ＝ｎｄ＝４８）場合より１〜４ＭＨｚの範囲の周波数に対するジッタ耐性がよくなっている。
【００５２】
このように、本実施の形態のクロックアンドデータリカバリ回路２００によれば、周波数追従ループの補正効果を維持すると共に、周波数補正の行き過ぎを防ぐことができる。その結果、回路全体のジッタ耐性が良くなる。
＜第２の実施の形態＞
【００５３】
図５は、本発明の第２の実施の形態のクロックアンドデータリカバリ回路３００を示す。クロックアンドデータリカバリ回路３００は、図１に示すクロックアンドデータリカバリ回路２００における積分器２４０を、積分器３２０と積分器３４０で代替した点を除き、他の各機能ブロックは同じである。図５において、図１に示すクロックアンドデータリカバリ回路２００同様のものについて同一の符号を付与すると共に、それらの説明を省略する。
【００５４】
クロックアンドデータリカバリ回路３００において、積分器３２０と、積分器３４０と、パターン発生器２５０は、周波数追従ループを構成する。積分器３４０は請求項でいう「第１の積分器」に該当し、積分器３２０は請求項でいう「第２の積分器」に該当する。
【００５５】
積分器３２０は、例えば積分器２３０と同様の構成を有し、「−５」〜「＋５」をカウントし、カウント幅が６である。また、積分器２３０は、積分器２３０と同じようにＣ１／Ｓ１を積分して平滑化して信号Ｃ１１／Ｓ１１を得る。信号Ｃ１１／Ｓ１１は、積分器２３０により得られた位相補正制御信号Ｃ２／Ｓ２と同じである。
【００５６】
積分器３４０は、積分器３２０により得られた信号Ｃ１１／Ｓ１１をさらに平滑化して信号Ｃ３／Ｓ３を得る。積分器３４０は、図１に示すクロックアンドデータリカバリ回路２００における積分器２４０より最大カウント幅が小さい点を除き、その構成、動作は、積分器２４０と同じである。
【００５７】
このクロックアンドデータリカバリ回路３００も、図１に示すクロックアンドデータリカバリ回路２００と同じ効果を得ることができる。なお、積分器３４０について、「−１１」から「＋１１」までカウントし、最大カウント幅が１２であるとした場合、図５に示すクロックアンドデータリカバリ回路３００と図１に示すクロックアンドデータリカバリ回路２００とは、同じ性能を有することになる。
＜第３の実施の形態＞
【００５８】
図６は、本発明の第３の実施の形態のクロックアンドデータリカバリ回路４００を示す。クロックアンドデータリカバリ回路４００は、図５に示すクロックアンドデータリカバリ回路２００における積分器３２０を削除し、位相追従ループと周波数追従ループとで積分器２３０を共有する点を除き、図５に示すクロックアンドデータリカバリ回路２００と同じである。なお、クロックアンドデータリカバリ回路４００において、積分器３４０は請求項でいう「第１の積分器」に該当し、積分器２３０は請求項でいう「第２の積分器」に該当する。
【００５９】
このクロックアンドデータリカバリ回路４００も、図１に示すクロックアンドデータリカバリ回路２０、および図５に示すクロックアンドデータリカバリ回路３００と同じ効果を得ることができる。
【００６０】
以上、実施の形態をもとに本発明を説明した。実施の形態は例示であり、本発明の主旨から逸脱しない限り、上述した各実施の形態に対して、さまざまな変更、増減、組合せを行ってもよい。これらの変更、増減、組合せが行われた変形例も本発明の範囲にあることは当業者に理解されるところである。
【００６１】
例えば、上述した各実施の形態において、位相検出器２１０から出力される位相誤差信号として、クロックの位相を動かすべきことを示すＣ１＝１と位相を動かす方向を示すＳ１としているが、この組合せに限定されることがない。たとえば、背景技術のときに説明したように、同期クロックの位相を進めるべきことを示すＵＰ１＝１と位相を遅らせるべきことを示すＤＯＷＮ１＝１の組み合わせを用いてもよい。この場合、ＵＰ１は、本実施の形態で用いた「Ｃ１」と「Ｓ１」との論理積に相当し、ＤＯＷＮ１は、「Ｃ１」と「Ｓ１の反転」との論理積に相当する。また、位相誤差信号として、同期クロックの位相が遅れていることを示すＤＯＷＮ１＝１と位相が進んでいることを示すＵＰ１＝１としてもよい。さらに、クロックの位相の遅れ進みを示す上記信号以外に、次段の積分器がカウントアップすべきかカウントダウンすべきかを示す信号（たとえばＣ１とＳ１の論理積など）を加えてもよい。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施の形態にかかるクロックアンドデータリカバリ回路を示す図である。
【図２】図１に示すクロックアンドデータリカバリ回路におけるパターン発生器を示す図である。
【図３】図２に示すパターン発生器におけるデコーダが用いる真理値表の例を示す図である。
【図４】図１に示すクロックアンドデータリカバリ回路によるジッタ耐性向上の効果を示す図である。
【図５】本発明の第２の実施の形態にかかるクロックアンドデータリカバリ回路を示す図である。
【図６】本発明の第３の実施の形態にかかるクロックアンドデータリカバリ回路を示す図である。
【図７】従来のクロックアンドデータリカバリ回路を示す図である（その１）。
【図８】図７に示すクロックアンドデータリカバリ回路におけるパターン発生器を示す図である。
【図９】従来のクロックアンドデータリカバリ回路示す図である（その２）。
【符号の説明】
【００６３】
１０１ 位相検出器
１０２ 積分器
１０３ 積分器
１０４ パターン発生器
１０５ 混合器
１０６ 位相補間器
１０８ 追加積分器
１４１ カウンタ
１４２ アップダウンカウンタ
１４３ デコーダ
２００ クロックアンドデータリカバリ回路
２１０ 位相検出器
２２０ 制御信号取得部
２３０ 積分器
２４０ 積分器
２５０ パターン発生器
２５２ カウンタ
２５４ アップダウンカウンタ
２５６ デコーダ
２６０ 混合器
２７０ 位相補間器
３００ クロックアンドデータリカバリ回路
３２０ 積分器
３４０ 積分器
４００ クロックアンドデータリカバリ回路
【技術分野】
【０００１】
本発明は、ＬＳＩ間をシリアルでデータを伝送する際に、受信側ＬＳＩにおいて、入力データからクロック信号を抽出する技術に関する。
【背景技術】
【０００２】
半導体技術の進歩に伴い、近年、ＬＳＩ間のデータ伝送をシリアル化することが行われている。シリアルでデータ伝送する際に、ＥＭＩ（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ Ｉｎｔｅｒｆａｃｅ）を低減するために、送信ＬＳＩにおいてスペクトラム拡散クロック（Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ）を用いて周波数変調をかけ、受信ＬＳＩにおいて、クロックアンドデータリカバリ回路によって周波数変調されたシリアルデータからクロックを抽出する手法が知られている。
【０００３】
図７は特許文献１の図１であり、特許文献１に開示されたクロックアンドデータリカバリ回路を示す。このクロックアンドデータリカバリ回路は、位相検出器１０１、積分器１０２、積分器１０３、パターン発生器１０４、混合器１０５、位相補間器１０６を備える。位相検出器１０１は、入力されるシリアルデータと、位相補間器１０６が出力した同期クロック信号の位相を比較して、比較結果を出力する。この比較結果に基づいて、積分器１０３とパターン発生器１０４から構成される周波数追従ループは低い周波数の位相変動すなわち周波数変動に追従し、積分器１０２から構成される位相追従ループは周波数追従ループが追従できない高い周波数の位相変動に追従する。混合器１０５は、周波数追従ループと位相追従ループの結果を混合する回路であり、混合した結果に基づいて位相補間器１０６が出力する同期クロック信号の位相を制御することにより、シリアルデータのクロックを抽出する。
【０００４】
位相検出器１０１は、シリアルデータと同期クロック信号の位相の差異を検出して、この差異を示すアップ信号ＵＰ１またはダウン信号ＤＯＷＮ１を比較結果として出力する。積分器１０２と積分器１０３は、この比較結果を平滑して得たＵＰ２／ＤＯＷＮ２とＵＰ３／ＤＯＷＮ３をそれぞれ制御信号として出力するアップダウンカウンタであり、それぞれ所定のカウント幅を有する。パターン発生器１０４は、積分器１０３から出力された制御信号ＵＰ３／ＤＯＷＮ３に基づいて、同期クロック信号の周波数を補正する制御信号ＵＰ４／ＤＯＷＮ４を生成する。
【０００５】
位相検出器１０１が、例えば、同期クロック信号の位相を進めるべきであるときにアップ信号に「１」を出力し、同期クロック信号を遅らせるべきであるときにダウン信号ＤＯＷＮ１に「１」を出力する。
【０００６】
位相追従ループは高い周波数の位相変動を追従するものであり、周波数追従ループは周波数変動すなわち低い周波数の変動を追従するものであるため、通常、積分器１０２のカウント幅は積分器１０３のカウント幅より小さく設定される。カウント幅が異なる点を除き、積分器１０２と積分器１０３が同様の動作をするので、ここで積分器１０３のみについて説明する。
【０００７】
積分器１０３が「−ｍ」〜「＋ｍ」までカウントするものとし、そのカウント幅が「ｍ＋１」（ｍ：整数）である。積分器１０３は、ＵＰ１が「１」であるときにカウントアップし、ＤＯＷＮが「１」であるときにカウントダウンする。積分器１０３は、カウント値が「＋ｍ」になり、ＵＰ１が「１」であるときにＵＰ３に「１」を出力すると共に、カウント値を０に戻すクリア動作をする。また、カウント値が「−ｍ」になり、ＤＯＷＮ１が「１」であるときにＤＯＷＮ３に「１」を出力すると共に、ＤＯＷＮ３に「１」を出力すると共にカウント値を０に戻すクリア動作をする。
【０００８】
このように、ＵＰ１とＤＯＷＮ１は、積分器１０３により平滑される。なお、積分器１０３のカウント幅が大きいほど、ＵＰ１とＤＯＷＮ１が平滑される期間の長さが長くなるので、積分器１０３のカウント幅は、平滑化期間ともいえる。
【０００９】
積分器１０３から出力されるＵＰ３／ＤＯＷＮ３は、パターン発生器１０４に入力される。
【００１０】
図８は特許文献１の図７であり、パターン発生器１０４の構成を示す。パターン発生器１０４は、クロック信号を入力し、クロックに同期して０から所定の上限値までの値を繰り返しカウントするカウンタ１４１と、積分器１０３からの制御信号ＵＰ３／ＤＯＷＮ３、およびクロック信号を入力してカウントアップまたはカウントダウンするアップダウンカウンタ１４２と、カウンタ１４１とアップダウンカウンタ１４２のそれぞれのカウント値を入力してデコードし、周波数追従ループの結果として出力するデコーダ１４３を備える。
【００１１】
パターン発生器１０４は、クロック数またはサイクル数により表わされる所定の長さの期間毎に、クロック信号の位相を進めることを示すＵＰ４に「１」を数回出力するか、クロック信号の位相を遅らせることを示すＤＯＷＮ４に「１」を数回出力する。各期間内にＵＰ４に「１」を出力する頻度またはＤＯＷＮ４に「１」を出力する頻度は、積分器１０３からのＵＰ３／ＤＯＷＮ３の態様で決まる。具体的には、パターン発生器１０４は、「１」となるＵＰ３が連続すると、ＵＰ４に「１」を出力する頻度が多くなるかまたはＤＯＷＮ４に「１」を出力する頻度が少なくなり、「１」となるＤＯＷＮ３が連続すると、ＤＯＷＮ４に「１」を出力する頻度が多くなるかまたはＵＰ４に「１」を出力する頻度が少なくなる。
【００１２】
上記サイクル数により表わされる長さは、パターン発生器１０４のパターン長と呼ばれる。パターン発生器１０４のパターン長は、カウンタ１４１のカウント幅で決まる。アップダウンカウンタ１４２のカウント幅とカウンタ１４１のカウント幅は通常等しい。たとえば、カウンタ１４１は「０」〜「ｋ」（ｋ：整数）をカウントし、カウント幅が「ｋ＋１」である場合には、アップダウンカウンタ１４２は通常「−ｋ」〜「＋ｋ」をカウントし、片側のカウント幅が「Ｋ＋１」となる。そして、パターン発生器１０４のパターン長は「ｋ＋１」である。なお、アップダウンカウンタ１４２のカウンタ幅はカウンタ１４１のカウント幅と異なる場合もある。
【００１３】
図９は特許文献１の図１０であり、特許文献１に開示された別のクロックアンドデータリカバリ回路を示す。このクロックアンドデータリカバリ回路は、図７に示すクロックアンドデータリカバリ回路に対して、周波数追従ループと位相追従ループが積分器１０２を共有するようにしたものである。
【特許文献１】特開２００５−５９９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上記説明から分かるように、図７に示すクロックアンドデータリカバリ回路の周波数追従ループにおいて、積分器１０３のカウント幅が大きいほど平滑化期間が長くなり、周波数追従ループはシリアルデータの位相変動に鈍くなる。そのため、クロックアンドデータリカバリ回路の周波数補正効果が弱くなり、低い周波数のジッタに対する耐力特性（以下単にジッタ耐性という）が低下するという問題がある。
【００１５】
一方、積分器１０３のカウント幅が小さいほど平滑化期間が短くなり、周波数追従ループはシリアルデータの位相変動に敏感になる。本願発明者は、これについて研究した結果、特定の周波数領域でクロック信号の周波数補正の行き過ぎが生じ、ジッタ耐性が悪くなることを知見した。これは、積分器１０３のカウント幅が小さいと、周波数追従ループは、入力ジッタに対して位相が遅れてフィードバックされるためであると考えられる。
【００１６】
これは、図９に示すクロックアンドデータリカバリ回路についても同様である。
【課題を解決するための手段】
【００１７】
本発明の１つの態様は、クロックアンドデータリカバリ回路である。このクロックアンドデータリカバリ回路は、同期クロック信号を生成するクロック生成部と、該クロック生成部により得られた同期クロック信号とシリアルデータの位相を比較し比較結果に応じた位相誤差信号を得る位相検出器と、位相誤差信号に基づいてシリアルデータの位相変動を追従するための位相補正制御信号を取得する位相追従ループと、位相誤差信号に基づいてシリアルデータの周波数変動に追従するための周波数補正制御信号を取得する周波数追従ループとを備える。クロック生成部は、周波数補正制御信号と位相補正制御信号とに基づいて同期クロック信号の位相を補正する。
【００１８】
周波数追従ループは、位相検出器により得られた位相誤差信号を入力信号とし、該入力信号に対して所定の長さの平滑化期間毎に平滑化して平滑誤差信号を出力する第１の平滑部と、所定の長さのパターン発生期間毎に、平滑誤差信号に応じた頻度で同期クロック信号の位相を変更するパターンを発生して周波数補正制御信号として出力するパターン発生部とを有する。第１の平滑部は、周波数補正制御信号における上記頻度の変動方向に応じて、平滑化期間の長さを変更する。
【００１９】
なお、上記クロックアンドデータリカバリ回路を方法、装置、システムに置き換えて表現したものも、本発明の態様としては有効である。
【発明の効果】
【００２０】
本発明にかかる技術によれば、シリアルデータから同期クロック信号を抽出するクロックアンドデータリカバリ回路において、ジッタ耐性を向上させることができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照しながら、本発明の実施の形態について説明する。
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態にかかるクロックアンドデータリカバリ回路２００を示す。クロックアンドデータリカバリ回路２００は、ペクトラム拡散クロック（Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ）で周波数変調されたシリアルデータの受信装置に設けられており、受信したシリアルデータから同期クロック信号を抽出するものである。
【００２２】
クロックアンドデータリカバリ回路２００は、位相検出器２１０と、制御信号取得部２２０と、混合器２６０と、位相補間器２７０を備える。
【００２３】
位相補間器２７０は、入力クロックの位相を変更して同期クロックを得、この同期クロックを位相検出器２１０に出力する。すなわち、位相補間器２７０は、クロック生成部として機能する。
【００２４】
位相検出器２１０には、同期クロックとシリアルデータが入力される。位相検出器２１０は、シリアルデータと同期クロックの位相を比較し、比較結果として、同期クロックの位相を動かすべきことを示すキャリー信号Ｃ１および動かす方向を示すサイン信号Ｓ１を出力する。具体的には、同期クロックの位相がシリアルデータの位相より遅れているときに同期クロックの位相を進めるべく、Ｃ１に「１」、Ｓ１に「１」を出力する一方、同期クロックの位相がシリアルデータの位相より進んでいるときに同期クロックの位相を遅らせるべく、Ｃ１に「１」、Ｓ１に「０」を出力する。同期クロックの位相がシリアルデータの位相より進んでいるか遅れているかを判定できないときは同期クロックの位相を動かさないようにＣ１を「０」、Ｓ１は任意とする。 位相検出器２１０はさらにシリアルデータを同期クロックで同期をとった同期化データを、シリアルパラレル変換回路（図示せず）に出力する機能を備える。
【００２５】
制御信号取得部２２０は、位相検出器２１０からの比較結果として出力されたＣ１／Ｓ１に基づいて、シリアルデータの位相変動に追従するための位相補正制御信号と、シリアルデータ信号の周波数変動に追従するための周波数補正制御信号とを取得する。図示のように、制御信号取得部２２０は、積分器２４０と、パターン発生器２５０と、積分器２３０を有する。積分器２３０は、位相追従ループを構成し、位相補正制御信号を取得する位相補正制御信号取得部として機能する。積分器２４０とパターン発生器２５０は、周波数追従ループを構成し、周波数補正制御信号を取得する周波数補正制御信号取得部として機能する。なお、積分器２４０は請求項でいう「第１の平滑部」または「第１の積分器」に該当する。
【００２６】
混合器２６０は、積分器２３０からの位相補正制御信号Ｃ２／Ｓ２と、パターン発生器２５０からの周波数補正制御信号Ｃ４／Ｓ４を混合して混合信号Ｃ５／Ｓ５を得、位相補間器２７０を制御する信号として位相補間器２７０に出力する。
【００２７】
位相補間器２７０は、混合信号Ｃ５／Ｓ５に従って入力クロックの位相を変更する。これによって、同期クロックの位相および周波数は、シリアルデータの位相および周波数に追従し、同期クロックは、シリアルデータから抽出されたクロックとすることができる。
【００２８】
制御信号取得部２２０を詳細に説明する。まず、位相追従ループを説明する
積分器２３０は、Ｃ１／Ｓ１を積分して位相補正制御信号Ｃ２／Ｓ２を得る。Ｃ１／Ｓ１は、頻繁に値が変化する信号であるので、そのまま位相補正制御信号として位相補間器２７０の制御に使用すると、同期クロックの位相が頻繁に変化してしまう。そのため、積分器２３０は、Ｃ１／Ｓ１を平滑化するローパスフィルタとして機能し、位相補間器２７０から出力される同期クロックの位相が頻繁に変動することを防いでいる。積分器２３０は、例えばアップダウンカウンタで構成されている。高い周波数の位相変動を追従できるように、カウント幅の小さい積分器２３０を用いる必要がある。例として、積分器２３０は、「−５」〜「＋５」をカウントし、カウント幅が６である。
【００２９】
積分器２３０は、具体的には、Ｃ１＝１かつＳ１＝１のときにカウントアップし、Ｃ１＝１かつＳ１＝０のときにカウントダウンする。そして、カウント値が「＋５」であり、Ｃ１＝１かつＳ１＝１のときに、Ｃ２に「１」、Ｓ２に「１」を出力すると共に、カウント値を０にするクリア動作をする。カウント値が「−５」であり、Ｃ１＝１かつＳ１＝０のときに、Ｃ２に「１」、Ｓ２に「０」を出力すると共に、カウント値をクリアする。それ以外のときにはＣ２に「０」、Ｓ２にカウント値の符号が正のとき「１」負のとき「０」を出力する。
【００３０】
積分器２３０は、位相補正制御信号Ｃ２／Ｓ２を混合器２６０に出力する。
【００３１】
次に周波数追従ループについて説明する。
積分器２４０は、Ｃ１／Ｓ１を積分することによって平滑化しＣ３／Ｓ３を得る。ここで、積分器２４０も、アップダウンカウンタで構成されている。
【００３２】
積分器２４０は、カウント幅変更機能を有し、カウント幅が変化する。この点を除いて、積分器２４０のカウントアップ動作、カウントダウン動作、クリア動作は、積分器２３０のこれらの動作と同じである。積分器２４０のカウント幅およびカウント幅変更機能については後述する。
【００３３】
パターン発生器２５０は、所定の長さのパターン発生期間毎に、積分器２４０から出力されたＣ３／Ｓ３に応じた頻度で同期クロック信号の位相を変更するパターンＣ４／Ｓ４を発生して周波数補正制御信号として出力する。また、周波数補正制御信号が発生しない状態にあることを示す信号ＰＯを発生しＳ４と共に積分器２４０にフィードバックする。
【００３４】
図２は、パターン発生器２５０の構成を示す。パターン発生器２５０は、カウンタ２５２と、アップダウンカウンタ２５４と、デコーダ２５６を有する。本実施の形態では、例として、パターン発生器２５０のパターン長が１０である。なお、このパターン長は、パターン発生器２５０のパターン発生期間の長さになる。
【００３５】
カウンタ２５２は、パターン長に対応して、「０」〜「９」を繰り返しカウントし、カウント幅が１０である。アップダウンカウンタ２５４も、パターン長に対応して、「−１０」〜「＋１０」をカウントし、カウント幅が１１である。
【００３６】
カウンタ２５２は、クロックに同期して、「０」〜「９」を繰り返しカウントし、カウント値をデコーダ２５６に出力する。
【００３７】
アップダウンカウンタ２５４は、入力されたＣ３／Ｓ３に応じて、「−１０」〜「＋１０」の範囲で、Ｃ３＝１かつＳ３＝１のときはカウントアップし、Ｃ３＝１かつＳ３＝０のときはカウントダウンする。また、カウント値が「＋１０」であり、Ｃ３＝１かつＳ３＝１のときにはカウント値を「＋１０」に維持する。カウント値が「−１０」であり、Ｃ３＝１かつＳ３＝０のときにはカウント値を「−１０」に維持する。また、カウント値が０のときはＰＯ＝１、カウント値が０以外のときはＰＯ＝０となるＰＯを積分器２４０に出力する。さらにアップダウンカウンタ２５４は、カウント値の符号を表すＳ４を積分器２４０および混合器２６０に出力し、カウント値絶対値をデコーダ２５６に出力する。
【００３８】
デコーダ２５６は、カウンタ２５２とアップダウンカウンタ２５４のカウント値に基づいて、パターン長に対応する１０クロックにシリアルデータと入力クロックの周波数の差の大きさに比例する頻度でＣ４を出力する。
【００３９】
図３は、デコーダ２５６の具体的な処理を説明するための真理値表である。図３は、入力されるカウンタ２５２とアップダウンカウンタ２５４のカウント値絶対値に対して、デコーダ２５６の出力Ｃ４の一例を示す。図中「１」はＣ４＝１、「０」はＣ４＝０を表す。この真理値表のサイズは、カウンタ２５２のカウント幅とアップダウンカウンタ２５４のカウント幅の積１０×１１である。
【００４０】
図３に示すように、デコーダ２５６は、下記のように動作する。
１．アップダウンカウンタ２５４のカウント値が「０」であるとき、Ｃ４に「０」を出力する。
２．アップダウンカウンタ２５４のカウント値絶対値が「ｋ」（ｋ：１以上の整数）であるときに、パターン長に対応する１０クロックに、Ｃ４に「１」をｋ回出力する。
【００４１】
すなわち、アップダウンカウンタ２５４のカウント値の絶対値が大きいほど、１つのパターン発生期間においてＣ４の発生頻度が高くなっている。
【００４２】
また、図３から分かるように、各パターン発生期間において「１」となるＣ４は、ほぼ同じ間隔で発生されている。例えば、アップダウンカウンタ２５４のカウント値絶対値が「１」であるときに、カウンタ２５２のカウント値が「５」であるときにＣ４＝１が発生され、発生される間隔は１０である。アップダウンカウンタ２５４のカウント値絶対値が「２」であるときに、カウンタ２５２のカウント値が「３」、「８」であるときにＣ４＝１が発生され、発生される間隔は５である。アップダウンカウンタ２５４のカウント値絶対値が「３」であるときに、カウンタ２５２のカウント値が「２」、「５」、「８」であるときにＣ４＝１が発生され、発生される間隔は３または４である。
【００４３】
このようにすることによって、デコーダ２５６から出力されるＣ４は、ほぼ同間隔になるように設定されている。
【００４４】
本実施の形態において、パターン発生器２５０により得られたパターン信号Ｃ４／Ｓ４は混合器２６０に出力され、Ｓ４／ＰＯは積分器２４０にフィードバックされる。
【００４５】
積分器２４０は、パターン発生器２５０からフィードバックされたＳ４／ＰＯを用いて、自身のカウント幅を変更する機能を有する。これは、パターン発生期間におけるＣ４の発生頻度の変動方向に基づいてなされる。
【００４６】
以下の２つの場合のいずれかに該当するとき、Ｃ４の発生頻度が増加する方向にあると判断される。
１．積分器２４０で作られるＳ３とフィードバックされたＳ４とが同じである。
２．フィードバックされたＰＯが「１」である。
【００４７】
この２つの場合のいずれのいずれにも該当しない場合には、Ｃ４の発生頻度が減少する方向にあると判断される。
【００４８】
積分器２４０は、発生頻度が増加する方向にあるときより、減少する方向にあるときにおけるカウント幅を短く変更する。
【００４９】
本実施の形態において、例として、積分器２４０の最大カウント幅は６４である。積分器２４０は、上記発生頻度が増加する方向にあるときに積分器２４０のカウント幅を最大の６４に設定し、上記発生頻度が減少する方向にあるときにカウント幅を６４より小さい値たとえば３２に設定する。以下の説明において、発生頻度が増加する方向にあるときにおける積分器２４０のカウント幅を「ｎｕ」で示し、発生頻度が減少する方向にあるときにおける積分器２４０のカウント幅を「ｎｄ」で示す。
【００５０】
図４は、本実施の形態のクロックアンドデータリカバリ回路２００のジッタ耐性と、積分器２４０のカウント幅が固定される場合のクロックアンドデータリカバリ回路のジッタ耐性を比較する図である。
【００５１】
図４に示すように、本実施の形態のように、「ｎｕ＝６４、ｎｄ＝３２」の場合、積分器２４０のカウント幅を６４に固定した（ｎｕ＝ｎｄ＝６４）場合より１．５ＭＨｚ以下の周波数に対するジッタ耐性がよくなっており、積分器２４０のカウント幅を４８に固定した（ｎｕ＝ｎｄ＝４８）場合より１〜４ＭＨｚの範囲の周波数に対するジッタ耐性がよくなっている。
【００５２】
このように、本実施の形態のクロックアンドデータリカバリ回路２００によれば、周波数追従ループの補正効果を維持すると共に、周波数補正の行き過ぎを防ぐことができる。その結果、回路全体のジッタ耐性が良くなる。
＜第２の実施の形態＞
【００５３】
図５は、本発明の第２の実施の形態のクロックアンドデータリカバリ回路３００を示す。クロックアンドデータリカバリ回路３００は、図１に示すクロックアンドデータリカバリ回路２００における積分器２４０を、積分器３２０と積分器３４０で代替した点を除き、他の各機能ブロックは同じである。図５において、図１に示すクロックアンドデータリカバリ回路２００同様のものについて同一の符号を付与すると共に、それらの説明を省略する。
【００５４】
クロックアンドデータリカバリ回路３００において、積分器３２０と、積分器３４０と、パターン発生器２５０は、周波数追従ループを構成する。積分器３４０は請求項でいう「第１の積分器」に該当し、積分器３２０は請求項でいう「第２の積分器」に該当する。
【００５５】
積分器３２０は、例えば積分器２３０と同様の構成を有し、「−５」〜「＋５」をカウントし、カウント幅が６である。また、積分器２３０は、積分器２３０と同じようにＣ１／Ｓ１を積分して平滑化して信号Ｃ１１／Ｓ１１を得る。信号Ｃ１１／Ｓ１１は、積分器２３０により得られた位相補正制御信号Ｃ２／Ｓ２と同じである。
【００５６】
積分器３４０は、積分器３２０により得られた信号Ｃ１１／Ｓ１１をさらに平滑化して信号Ｃ３／Ｓ３を得る。積分器３４０は、図１に示すクロックアンドデータリカバリ回路２００における積分器２４０より最大カウント幅が小さい点を除き、その構成、動作は、積分器２４０と同じである。
【００５７】
このクロックアンドデータリカバリ回路３００も、図１に示すクロックアンドデータリカバリ回路２００と同じ効果を得ることができる。なお、積分器３４０について、「−１１」から「＋１１」までカウントし、最大カウント幅が１２であるとした場合、図５に示すクロックアンドデータリカバリ回路３００と図１に示すクロックアンドデータリカバリ回路２００とは、同じ性能を有することになる。
＜第３の実施の形態＞
【００５８】
図６は、本発明の第３の実施の形態のクロックアンドデータリカバリ回路４００を示す。クロックアンドデータリカバリ回路４００は、図５に示すクロックアンドデータリカバリ回路２００における積分器３２０を削除し、位相追従ループと周波数追従ループとで積分器２３０を共有する点を除き、図５に示すクロックアンドデータリカバリ回路２００と同じである。なお、クロックアンドデータリカバリ回路４００において、積分器３４０は請求項でいう「第１の積分器」に該当し、積分器２３０は請求項でいう「第２の積分器」に該当する。
【００５９】
このクロックアンドデータリカバリ回路４００も、図１に示すクロックアンドデータリカバリ回路２０、および図５に示すクロックアンドデータリカバリ回路３００と同じ効果を得ることができる。
【００６０】
以上、実施の形態をもとに本発明を説明した。実施の形態は例示であり、本発明の主旨から逸脱しない限り、上述した各実施の形態に対して、さまざまな変更、増減、組合せを行ってもよい。これらの変更、増減、組合せが行われた変形例も本発明の範囲にあることは当業者に理解されるところである。
【００６１】
例えば、上述した各実施の形態において、位相検出器２１０から出力される位相誤差信号として、クロックの位相を動かすべきことを示すＣ１＝１と位相を動かす方向を示すＳ１としているが、この組合せに限定されることがない。たとえば、背景技術のときに説明したように、同期クロックの位相を進めるべきことを示すＵＰ１＝１と位相を遅らせるべきことを示すＤＯＷＮ１＝１の組み合わせを用いてもよい。この場合、ＵＰ１は、本実施の形態で用いた「Ｃ１」と「Ｓ１」との論理積に相当し、ＤＯＷＮ１は、「Ｃ１」と「Ｓ１の反転」との論理積に相当する。また、位相誤差信号として、同期クロックの位相が遅れていることを示すＤＯＷＮ１＝１と位相が進んでいることを示すＵＰ１＝１としてもよい。さらに、クロックの位相の遅れ進みを示す上記信号以外に、次段の積分器がカウントアップすべきかカウントダウンすべきかを示す信号（たとえばＣ１とＳ１の論理積など）を加えてもよい。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施の形態にかかるクロックアンドデータリカバリ回路を示す図である。
【図２】図１に示すクロックアンドデータリカバリ回路におけるパターン発生器を示す図である。
【図３】図２に示すパターン発生器におけるデコーダが用いる真理値表の例を示す図である。
【図４】図１に示すクロックアンドデータリカバリ回路によるジッタ耐性向上の効果を示す図である。
【図５】本発明の第２の実施の形態にかかるクロックアンドデータリカバリ回路を示す図である。
【図６】本発明の第３の実施の形態にかかるクロックアンドデータリカバリ回路を示す図である。
【図７】従来のクロックアンドデータリカバリ回路を示す図である（その１）。
【図８】図７に示すクロックアンドデータリカバリ回路におけるパターン発生器を示す図である。
【図９】従来のクロックアンドデータリカバリ回路示す図である（その２）。
【符号の説明】
【００６３】
１０１ 位相検出器
１０２ 積分器
１０３ 積分器
１０４ パターン発生器
１０５ 混合器
１０６ 位相補間器
１０８ 追加積分器
１４１ カウンタ
１４２ アップダウンカウンタ
１４３ デコーダ
２００ クロックアンドデータリカバリ回路
２１０ 位相検出器
２２０ 制御信号取得部
２３０ 積分器
２４０ 積分器
２５０ パターン発生器
２５２ カウンタ
２５４ アップダウンカウンタ
２５６ デコーダ
２６０ 混合器
２７０ 位相補間器
３００ クロックアンドデータリカバリ回路
３２０ 積分器
３４０ 積分器
４００ クロックアンドデータリカバリ回路
【特許請求の範囲】
【請求項１】
同期クロック信号を生成するクロック生成部と、
該クロック生成部により得られた前記同期クロック信号とシリアルデータの位相を比較し比較結果に応じた位相誤差信号を得る位相検出器と、
前記位相誤差信号に基づいて前記シリアルデータの位相変動を追従するための位相補正制御信号を取得する位相追従ループと、
前記位相誤差信号に基づいて前記シリアルデータの周波数変動に追従するための周波数補正制御信号を取得する周波数追従ループとを備え、
前記クロック生成部は、前記周波数補正制御信号と前記位相補正制御信号とに基づいて前記同期クロック信号の位相を補正し、
前記周波数追従ループは、
前記位相検出器により得られた前記位相誤差信号を入力信号とし、該入力信号に対して所定の長さの平滑化期間毎に平滑化して平滑誤差信号を出力する第１の平滑部と、
所定の長さのパターン発生期間毎に、前記平滑誤差信号に応じた頻度で前記同期クロック信号の位相を変更するパターンを発生して前記周波数補正制御信号として出力するパターン発生部とを有し、
前記第１の平滑部は、前記周波数補正制御信号における前記頻度の変動方向に応じて、前記平滑化期間の長さを変更することを特徴とするクロックアンドデータリカバリ回路。
【請求項２】
前記パターン発生部は、前記パターン発生期間毎に前記パターンをほぼ等間隔に発生することを特徴とする請求項１に記載のクロックアンドデータリカバリ回路。
【請求項３】
前記第１の平滑部は、前記周波数補正制御信号における前記頻度が増加する方向にあるときより、前記頻度が減少する方向にあるときの前記平滑化期間の長さを短くすることを特徴とする請求項１または２に記載のクロックアンドデータリカバリ回路。
【請求項４】
前記第１の平滑部は、第１の積分器であり、
前記パターン発生部は、前記所定の長さのパターン期間に対応するパターン長を有し、前記第１の積分器の積分値を計数し、計数結果に基づいて前記周波数補正制御信号を生成することを特徴とする請求項１から３のいずれか１項に記載のクロックアンドデータリカバリ回路。
【請求項５】
前記第１の積分器の前記入力信号は、前記同期クロック信号の位相を動かすべきことを示すキャリー信号と、前記同期クロック信号の位相を動かす方向を示すサイン信号とを有することを特徴とする請求項４に記載のクロックアンドデータリカバリ回路。
【請求項６】
前記第１の積分器の前記入力信号は、前記同期クロック信号の位相が進んでいることを示すアップ信号と、前記同期クロック信号の位相が遅れていることを示すダウン信号とを有することを特徴とする請求項４に記載のクロックアンドデータリカバリ回路。
【請求項７】
前記第１の積分器は、前記入力信号に応じてカウントアップまたはカウントダウンするアップダウンカウンタであり、
前記周波数補正制御信号における前記頻度が増加する方向にあるときより、前記頻度が減少する方向にあるときのカウント幅を小さくすることを特徴とする請求項５または６に記載のクロックアンドデータリカバリ回路。
【請求項８】
前記周波数追従ループは、
前記位相検出器と前記第１の平滑部間に接続され、前記位相検出器により得られた前記位相誤差信号を平滑化する第２の平滑部をさらに備え、
前記第１の平滑部は、前記第２の平滑部により平滑化された前記位相誤差信号を入力信号とすることを特徴とする請求項１から７のいずれか１項に記載のクロックアンドデータリカバリ回路。
【請求項９】
前記位相追従ループは、前記第２の平滑部により平滑化された前記位相誤差信号を前記位相補正制御信号として取得することを特徴とする請求項８に記載のクロックアンドデータリカバリ回路。
【請求項１】
同期クロック信号を生成するクロック生成部と、
該クロック生成部により得られた前記同期クロック信号とシリアルデータの位相を比較し比較結果に応じた位相誤差信号を得る位相検出器と、
前記位相誤差信号に基づいて前記シリアルデータの位相変動を追従するための位相補正制御信号を取得する位相追従ループと、
前記位相誤差信号に基づいて前記シリアルデータの周波数変動に追従するための周波数補正制御信号を取得する周波数追従ループとを備え、
前記クロック生成部は、前記周波数補正制御信号と前記位相補正制御信号とに基づいて前記同期クロック信号の位相を補正し、
前記周波数追従ループは、
前記位相検出器により得られた前記位相誤差信号を入力信号とし、該入力信号に対して所定の長さの平滑化期間毎に平滑化して平滑誤差信号を出力する第１の平滑部と、
所定の長さのパターン発生期間毎に、前記平滑誤差信号に応じた頻度で前記同期クロック信号の位相を変更するパターンを発生して前記周波数補正制御信号として出力するパターン発生部とを有し、
前記第１の平滑部は、前記周波数補正制御信号における前記頻度の変動方向に応じて、前記平滑化期間の長さを変更することを特徴とするクロックアンドデータリカバリ回路。
【請求項２】
前記パターン発生部は、前記パターン発生期間毎に前記パターンをほぼ等間隔に発生することを特徴とする請求項１に記載のクロックアンドデータリカバリ回路。
【請求項３】
前記第１の平滑部は、前記周波数補正制御信号における前記頻度が増加する方向にあるときより、前記頻度が減少する方向にあるときの前記平滑化期間の長さを短くすることを特徴とする請求項１または２に記載のクロックアンドデータリカバリ回路。
【請求項４】
前記第１の平滑部は、第１の積分器であり、
前記パターン発生部は、前記所定の長さのパターン期間に対応するパターン長を有し、前記第１の積分器の積分値を計数し、計数結果に基づいて前記周波数補正制御信号を生成することを特徴とする請求項１から３のいずれか１項に記載のクロックアンドデータリカバリ回路。
【請求項５】
前記第１の積分器の前記入力信号は、前記同期クロック信号の位相を動かすべきことを示すキャリー信号と、前記同期クロック信号の位相を動かす方向を示すサイン信号とを有することを特徴とする請求項４に記載のクロックアンドデータリカバリ回路。
【請求項６】
前記第１の積分器の前記入力信号は、前記同期クロック信号の位相が進んでいることを示すアップ信号と、前記同期クロック信号の位相が遅れていることを示すダウン信号とを有することを特徴とする請求項４に記載のクロックアンドデータリカバリ回路。
【請求項７】
前記第１の積分器は、前記入力信号に応じてカウントアップまたはカウントダウンするアップダウンカウンタであり、
前記周波数補正制御信号における前記頻度が増加する方向にあるときより、前記頻度が減少する方向にあるときのカウント幅を小さくすることを特徴とする請求項５または６に記載のクロックアンドデータリカバリ回路。
【請求項８】
前記周波数追従ループは、
前記位相検出器と前記第１の平滑部間に接続され、前記位相検出器により得られた前記位相誤差信号を平滑化する第２の平滑部をさらに備え、
前記第１の平滑部は、前記第２の平滑部により平滑化された前記位相誤差信号を入力信号とすることを特徴とする請求項１から７のいずれか１項に記載のクロックアンドデータリカバリ回路。
【請求項９】
前記位相追従ループは、前記第２の平滑部により平滑化された前記位相誤差信号を前記位相補正制御信号として取得することを特徴とする請求項８に記載のクロックアンドデータリカバリ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００８−２６３５０８（Ｐ２００８−２６３５０８Ａ）
【公開日】平成２０年１０月３０日（２００８．１０．３０）
【国際特許分類】
【出願番号】特願２００７−１０５９５８（Ｐ２００７−１０５９５８）
【出願日】平成１９年４月１３日（２００７．４．１３）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２０年１０月３０日（２００８．１０．３０）
【国際特許分類】
【出願日】平成１９年４月１３日（２００７．４．１３）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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