クロックアンドデータリカバリ回路
【課題】クロックアンドデータリカバリ回路において、周波数追従ループのジッタ耐性を安定させる。
【解決手段】位相検出器２１０は、位相補間器２７０からの同期クロックとシリアルデータの位相を比較して比較結果に応じた位相誤差信号を出力する。第１の積分器２３０は、位相誤差信号を積分してシリアルデータの位相変動に追従するための位相補正制御信号を得る。第２の積分器２４０は、位相補正制御信号をさらに積分してアップ／ダウン信号を得る。パターン発生器２５０は、アップ／ダウン信号からシリアルデータの周波数変動に追従するための周波数補正制御信号を生成する。パターン発生器２５０のパターン長と第２の積分器２４０のカウント幅の積は、第１の積分器２３０のカウント幅が大きいほど大きくなる大きさの閾値以上である。
【解決手段】位相検出器２１０は、位相補間器２７０からの同期クロックとシリアルデータの位相を比較して比較結果に応じた位相誤差信号を出力する。第１の積分器２３０は、位相誤差信号を積分してシリアルデータの位相変動に追従するための位相補正制御信号を得る。第２の積分器２４０は、位相補正制御信号をさらに積分してアップ／ダウン信号を得る。パターン発生器２５０は、アップ／ダウン信号からシリアルデータの周波数変動に追従するための周波数補正制御信号を生成する。パターン発生器２５０のパターン長と第２の積分器２４０のカウント幅の積は、第１の積分器２３０のカウント幅が大きいほど大きくなる大きさの閾値以上である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ間をシリアルでデータを伝送する際に、受信側ＬＳＩにおいて、入力データから同期クロック信号を抽出する技術に関する。
【背景技術】
【０００２】
半導体技術の進歩に伴い、近年、ＬＳＩ間のデータ伝送をシリアル化することが行われている。シリアルでデータ伝送する際に、ＥＭＩ（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ Ｉｎｔｅｒｆａｃｅ）を低減するために、送信ＬＳＩにおいてスペクトラム拡散クロック（Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ）を用いて周波数変調をかけ、受信ＬＳＩにおいて、クロックアンドデータリカバリ回路によって周波数変調されたシリアルデータからクロックを抽出する手法が知られている（特許文献１、特許文献２）。
【０００３】
図１１は特許文献１の図１であり、特許文献１に開示されたクロックアンドデータリカバリ回路を示す。このクロックアンドデータリカバリ回路は、位相検出器１０１、積分器１０２、積分器１０３、パターン発生器１０４、混合器１０５、位相補間器１０６を備える。位相検出器１０１は、入力されるシリアルデータと、位相補間器１０６が出力したクロック信号の位相を比較して、比較結果を出力する。この比較結果に基づいて、積分器１０３とパターン発生器１０４から構成される周波数追従ループは低い周波数の位相変動すなわち周波数変動に追従し、積分器１０２から構成される位相追従ループは周波数追従ループが追従できない高い周波数の位相変動に追従する。混合器１０５は、周波数追従ループと位相追従ループの結果を混合する回路であり、混合した結果に基づいて位相補間器１０６が出力する同期クロック信号の位相を制御することにより、シリアルデータの同期クロックを抽出する。
【０００４】
位相検出器１０１は、シリアルデータと同期クロック信号の位相の差異を検出して、この差異を示すアップ信号またはダウン信号を比較結果として出力する。積分器１０２と積分器１０３は、この比較結果を平滑して制御信号として出力するアップダウンカウンタであり、それぞれ所定のカウント幅を有する。パターン発生器１０４は、積分器１０３から出力された制御信号ＵＰ３／ＤＯＷＮ３に基づいて、クロック信号の周波数を補正する制御信号ＵＰ４／ＤＯＷＮ４を生成する。
【０００５】
図１２は特許文献１の図１０であり、特許文献１に開示された別のクロックアンドデータリカバリ回路を示す。このクロックアンドデータリカバリ回路は、図１１に示すクロックアンドデータリカバリ回路に対して、周波数追従ループと位相追従ループが積分器１０２を共有するようにしたものである。
【０００６】
図１３は特許文献１の図７であり、上述した２つのクロックアンドデータリカバリ回路に用いられるパターン発生器１０４の構成を示す。パターン発生器１０４は、クロック信号を入力し、クロックに同期して０から所定の上限値までの値を繰り返しカウントするカウンタ１４１と、アップダウンカウンタで構成された積分器１０３からの制御信号ＵＰ３／ＤＯＷＮ３、およびクロック信号を入力してアップカウントまたはダウンカウントするアップダウンカウンタ１４２と、カウンタ１４１とアップダウンカウンタ１４２のそれぞれのカウント値を入力してデコードし、周波数追従ループの結果として出力するデコーダ１４３を備える。
【特許文献１】特開２００５−５９９９号公報
【特許文献２】特開２００６−８０９９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、本願発明者は、図１１図１２に示す回路における周波数追従ループの性能について研究した結果、下記のことを知見した。
【０００８】
図１０は、図１２の回路における積分器１０２のカウント幅ｍが５である場合に、この回路のジッタ耐力特性（以下ジッタ耐性ともいう）を示す。なお、図１０に示す例では、パターン発生器１０４のパターン長ｐは３２である。
【０００９】
図１０に示すように、この場合において、図１２に示す回路のジッタ耐性は、中間周波数帯のある周波数のジッタに対して急激な落込みを示している。
【００１０】
このような落込みの存在により、周波数追従ループの性能は安定性が欠け、シリアルデータから正しい同期クロック信号を抽出できない恐れがある。
【課題を解決するための手段】
【００１１】
本発明の１つの態様は、クロックアンドデータリカバリ回路である。クロック信号を生成するクロック生成部と、該クロック生成部により得られたクロック信号と入力シリアルデータの位相を比較し比較結果に応じた位相誤差信号を得る位相検出器と、位相誤差信号に基づいて入力シリアルデータの位相変動を追従するための位相補正制御信号を取得する位相追従ループと、位相誤差信号に基づいて入力シリアルデータの周波数変動に追従するための周波数補正制御信号を取得する周波数追従ループとを備える。
クロック生成部は、周波数補正制御信号と位相補正制御信号とに基づいてクロック信号の位相を補正する。
位相追従ループは、第１の積分器を有する。第１の積分器は、所定のカウント幅を有するアップダウンカウンタであって、位相検出器からの位相誤差信号を平滑して位相補正制御信号を得る。
周波数追従ループは、位相追従ループの第１の積分器の積分値を計数し、計数結果に基づいて周波数補正制御信号を生成するパターン発生器を有する。該パターン発生器のパターン長は、第１の積分器のカウント幅が大きいほど大きくなる大きさの閾値以上である。
【００１２】
なお、上記クロックアンドデータリカバリ回路を方法、装置、システムに置き換えて表現したものも、本発明の態様としては有効である。
【発明の効果】
【００１３】
本発明にかかる技術によれば、シリアルデータから同期クロック信号を抽出するクロックアンドデータリカバリ回路において、周波数追従ループの性能を安定させることができる。
【発明を実施するための最良の形態】
【００１４】
本発明の具体的な実施の形態を説明する前に、まず、本発明にかかる技術の原理について説明する。
【００１５】
本願発明者は、研究模索した結果、クロックアンドデータリカバリ回路のジッタ耐性の不安定性を解消する手法を確立した。
【００１６】
図１は、図１２に示す回路に対して、積分器１０２のカウント幅をそれぞれ５、８、１６とした場合の、ジッタ耐性のシミュレーション結果である。図中ｍは、積分器１０２のカウント幅を示し、ｐは、パターン発生器１０４のパターン長を示す。
【００１７】
図示のように、積分器１０２のカウント幅が５である場合において、パターン発生器１０４のパターン長が６４より小さいときに、ジッタ耐性の落込みは生じている。一方、パターン発生器１０４のパターン長が６４以上であれば、ジッタ耐性の落込みは顕著ではない。
【００１８】
積分器１０２のカウント幅が８である場合にも、パターン発生器１０４のパターン長が６４より小さいときに、ジッタ耐性の落込みは生じている。一方、パターン発生器１０４のパターン長が６４以上であれば、ジッタ耐性の落込みは顕著ではない。
【００１９】
積分器１０２のカウント幅が１６である場合において、パターン発生器１０４のパターン長が９６より小さいときに、ジッタ耐性の落込みは生じている。一方、パターン発生器１０４のパターン長が９６以上であれば、ジッタ耐性の落込みは顕著ではない。
【００２０】
すなわち、図１２に示すクロックアンドデータリカバリ回路に対して、パターン発生器１０４のパターン長を、ジッタ耐性の安定性を示す指標として用いることができ、その値が所定の閾値以上であれば、ジッタ耐性が安定する。この閾値は、積分器１０２のカウント幅に依存し、積分器１０２のカウント幅が大きいほど大きくなる。
【００２１】
本願発明者は、さらに他の態様のクロックアンドデータリカバリ回路ついてのジッタ耐性も研究した。図２は、本願発明者が研究した周波数追従ループの一例を示す模式図である。この周波数追従ループは、図１２に示すクロックアンドデータリカバリ回路における周波数追従ループを代替するものであり、分かりやすいように、図２の各機能ブロックに対して、図１２におけるクロックアンドデータリカバリ回路における相対応するものと同じ符号を付与すると共に、図１２に示すクロックアンドデータリカバリ回路の周波数追従ループに対して追加された積分器１０８を追加積分器という。
【００２２】
図３は、図２に示す周波数追従ループにおけるパターン発生器１０４のパターン長が３２である場合について、追加積分器１０８のカウント幅がそれぞれ１、２、３、４であるときのジッタ耐性のシミュレーション結果の例を示す。この例では積分器１０２のカウント幅は図中ｍで示す５であり、図中ｎ、ｐは、追加積分器１０８のカウント幅とパターン発生器１０４のパターン長をそれぞれ示す。「１」であるｎは、パターン発生器１０４と、積分器１０２との間に追加積分器１０８を設けない場合に相当する。
【００２３】
図３に示すように、積分器１０２のカウント幅が１でありすなわち図１２に示すクロックアンドデータリカバリ回路の構成の場合において、中間周波数帯のある周波数のジッタに対して、ジッタ耐性が急な落込みを示している。これについては前述した。
【００２４】
ところで、追加積分器１０８のカウント幅が２以上である場合には、このような落込みは顕著ではない。
【００２５】
図４は、図２に示す周波数追従ループにおけるパターン発生器１０４のパターン長が１６である場合について、追加積分器１０８のカウント幅がそれぞれ３、４、６、８である場合のジッタ耐性を示している。図示のように、追加積分器１０８のカウント幅が３である場合に、中間周波数帯のある周波数のジッタに対して、ジッタ耐性が急な落込みを示している。また、追加積分器１０８のカウント幅が４以上である場合には、このような落込みは顕著ではない。
【００２６】
すなわち、図２に示す構成の周波数追従ループでは、積分器１０２のカウント幅が５である場合に、追加積分器１０８のカウント幅と、パターン発生器１０４のパターン長の積を６４以上にすれば、回路のジッタ耐性の落込みを防ぐことができる。
【００２７】
図５は、図２に示す周波数追従ループに対して、積分器１０２のカウント幅を８と１６にそれぞれした場合のジッタ耐性のシミュレーション結果を示す。図示のように、積分器１０２のカウント幅が８である場合に、追加積分器１０８のカウント幅と、パターン発生器１０４のパターン長の積を６４以上にすれば、ジッタ耐性の落込みを防ぐことができる。一方、積分器１０２のカウント幅が１６である場合に、ジッタ耐性の落込みを防ぐためには、追加積分器１０８のカウント幅と、パターン発生器１０４のパターン長の積を９６以上にする必要がある。
【００２８】
すなわち、図２に示す周波数追従ループにおいて、パターン発生器１０４のパターン長ｐと追加積分器１０８のカウント幅ｎの積がジッタ耐性の安定性を示す指標として用いることができ、その値が所定の閾値以上であれば、回路のジッタ耐性が安定する。この閾値は、積分器１０３のカウント幅ｍに依存し、積分器１０３のカウント幅ｍが大きいほど大きくなる。
【００２９】
このように、本願発明者は、図２に示す周波数追従ループを用いたクロックアンドデータリカバリ回路のジッタ耐性の安定性を示す指標として、追加積分器１０８のカウント幅ｎ（ｎ＞１）とパターン発生器１０４のパターン長ｐの積を使用できることを知見した。また、追加積分器１０８のカウント幅ｎが１であることは、追加積分器１０８が設けられていない場合を意味するので、図１２に示すクロックアンドデータリカバリ回路のジッタ耐性についても同じことを言える。以下の説明において、追加積分器１０８のカウント幅ｎ（ｎ≧１）とパターン発生器１０４のパターン長ｐの積をクロックアンドデータリカバリ回路のジッタ耐性の安定度係数という。この安定度係数が小さいときに、周波数追従ループによる位相遅れのフィードバック成分が位相追従ループによるフィードバック成分に対して強くなるためにジッタ耐性の落込みが生じる原因であることも考えられる。
【００３０】
本発明は、上記研究に基づいてなされ、ジッタ耐性の安定度係数を、位相検出器に接続した積分器（図２と図１２の回路における積分器１０２）のカウント幅が大きいほど大きくなる所定の閾値以上にすることによって、ジッタ耐性の安定を図る。
【００３１】
図１２に示す回路は、周波数追従ループと位相追従ループとで積分器を共有することによって回路規模の削減を図ろうとしているが、上述したように、ジッタ耐性を安定させるために、パターン発生器１０４のパターン長を長くする必要がある。したがって、図１２に示すような回路では、必ずしも回路規模を小さくできるとは限らない。
【００３２】
そこで、本願発明者は、図１２に示すクロックアンドデータリカバリ回路に対して、ジッタ耐性を安定させると共に、回路規模を小さくできる手法を確立した。この手法は、図１２に示すクロックアンドデータリカバリ回路において、周波数追従ループと位相追従ループとで共有される積分器１０２と、パターン発生器１０４との間に別の積分器を設ける発想に基づく。
【００３３】
この発想に基づく周波数追従ループの模式は、図２に示すクロックアンドリカバリ回路に該当する。ここで、追加積分器１０８からパターン発生器１０４に入力される信号をＵＰ／ＤＯＷＮ信号と示す。
【００３４】
まず、パターン発生器１０４の各構成を詳細に説明する。
図１３に示すように、パターン発生器１０４は、カウンタ１４１、アップダウンカウンタ１４２、デコーダ１４３を有する。カウンタ１４１とアップダウンカウンタ１４２は、主にＦＦにより構成され、それらに含まれるＦＦの数は、パターン発生器１０４のパターン長に対応する。図６、図７は、パターン長が１６である場合におけるカウンタ１４１とアップダウンカウンタ１４２の構成をそれぞれ示す。
【００３５】
カウンタ１４１のカウント幅がパターン発生器１０４のパターン長に対応して、図６の例では「１６」となり、カウンタ１４１は、「０」〜「１５」をカウントする。そのため、カウンタ１４１に備えられるＦＦの数が、４である。
【００３６】
アップダウンカウンタ１４２は、パターン発生器１０４のパターン長に対応して「−１５」〜「＋１５」をカウントする。そのため、図７に示すように、アップダウンカウンタ１４２に備えられるＦＦの数が５である。
【００３７】
カウンタ１４１に備えられるＦＦの数、アップダウンカウンタ１４２に備えられるＦＦの数、パターン発生器１０４のパターン長をそれぞれＸ、Ｙ、ｐとすると、下記の式（１）に示す関係が得られる。
Ｘ＝Ｙ−１ （１）
ｐ＝２Ｘ＝２（Ｙ−１）
但し，Ｘ：カウンタ１４１におけるＦＦの数
Ｙ：アップダウンカウンタ１４２に備えられるＦＦの数
ｐ：パターン発生器１０４のパターン長
【００３８】
また、図２に示す追加積分器１０８に備えられるＦＦの数をＺとすると、該追加積分器１０８のカウント幅が２（Ｚ−１）となる。
【００３９】
また、図２に示す周波数追従ループにおいて、積分器１０２におけるＦＦを除いたＦＦの総数Ｗは式（２）で表すことができる。
Ｗ＝Ｚ＋Ｘ＋Ｙ＝Ｚ＋２Ｙ−１ （２）
但し，Ｗ：ＦＦの総数
Ｘ：カウンタ１４１におけるＦＦの数
Ｙ：アップダウンカウンタ１４２に備えられるＦＦの数
Ｚ：追加積分器１０８におけるＦＦの数
【００４０】
一方、前述したように、ジッタ耐性の安定度係数として、追加積分器１０８のカウント幅とパターン発生器１０４のパターン長の積を用いることができる。この安定度係数が大きいほどジッタ耐性が安定する。安定度係数をＱで表すと、図２に示す周波数追従ループを用いた回路のジッタ耐性度係数を式（３）で表すことができる。
Ｑ＝（追加積分器１０８のカウント幅）×パターン発生器１０４のパターン長 （３）
但し，Ｑ：安定度係数
【００４１】
追加積分器１０８のカウント幅２（Ｚ−１）と、式（１）に示すパターン発生器１０４のパターン長ｐを式（３）に代入して演算した結果、式（４）を得ることができる。
【００４２】
Ｑ＝２（Ｚ＋Ｙ−２） （４）
但し，Ｑ：安定度係数
Ｙ：アップダウンカウンタ１４２におけるＦＦの数
Ｚ：追加積分器１０８におけるＦＦの数
【００４３】
一方、図２に示す周波数追従ループにおいて、追加積分器１０８が設けられていない場合には、上記式（３）における追加積分器１０８のカウント幅が１となるため、安定度係数はパターン発生器１０４のパターン長となる。パターン発生器１０４のパターン長を式（２）に示すように、アップダウンカウンタ１４２におけるＦＦの数Ｙで表すようにすると、下記の式（５）を得ることができる。なお、式（５）において、追加積分器１０８が設けられている場合と区別するために、安定度係数、アップダウンカウンタ１４２におけるＦＦの数をそれぞれＱ１とＹ１で表している。
【００４４】
Ｑ１＝２（Ｙ１−１） （５）
但し，Ｑ１：安定度係数
Ｙ１：アップダウンカウンタ１４２におけるＦＦの数
【００４５】
なお、この場合において、積分器１０２におけるＦＦを除いたＦＦの総数Ｗ１は、式（６）に示す通りである。
Ｗ１＝Ｘ１＋Ｙ１＝２Ｙ１−１ （６）
但し，Ｗ１：ＦＦの総数
Ｘ１：カウンタ１４１におけるＦＦの数
Ｙ１：アップダウンカウンタ１４２におけるＦＦの数
【００４６】
ここで、追加積分器１０８を設ける場合と設けない場合とで、ジッタ耐性の性能が同様である前提において、図２において点線で囲まれた部分のＦＦの数について考える。
【００４７】
ジッタ耐性の性能が同様であることから、式（４）に示す安定度係数Ｑと式（５）に示す安定度係数Ｑ１が等しくなるため、この２つの式から下記の式（７）を導き出すことができる。
Ｙ１＝Ｙ＋Ｚ−１ （７）
但し，Ｙ１：アップダウンカウンタ１４２におけるＦＦの数
（追加積分器１０８無し）
Ｙ：アップダウンカウンタ１４２におけるＦＦの数
（追加積分器１０８あり）
Ｚ：追加積分器１０８におけるＦＦの数
【００４８】
また、式（２）と式（６）から、この２つの場合におけるＦＦの総数の差Ｗ０を式（８）に示すように得ることができる。
Ｗ０＝Ｗ１−Ｗ＝２Ｙ１−Ｚ−２Ｙ （８）
但し，Ｗ０：ＦＦの総数の差
Ｗ１：ＦＦの総数
（追加積分器１０８無し）
Ｗ：ＦＦの総数
（追加積分器１０８あり）
【００４９】
式（７）を式（８）に代入すると、下記の式（９）を得ることができる。
Ｗ０＝Ｗ１−Ｗ＝Ｚ−２ （９）
但し，Ｗ０：ＦＦの総数の差
Ｚ：追加積分器１０８におけるＦＦの数
【００５０】
式（９）から分かるように、追加積分器１０８のＦＦの数Ｚが３以上（対応して、カウント幅も３以上）であれば、ＦＦの総数の差Ｗ０が１より大きくなる。すなわち、追加積分器１０８が設けられた場合のＦＦの総数Ｗは、追加積分器１０８が設けられない場合のＦＦの総数Ｗ１より、少なくとも１つ少ないことになる。
【００５１】
なお、この結果は、ジッタ耐性の性能が同様であることを前提にして導き出している。すなわち、図２に示す周波数追従ループにおいて、ＦＦの数が３以上の追加積分器１０８を設けることによって、追加積分器１０８を設けない周波数追従ループ（図１２に示すクロックアンドデータリカバリ回路における周波数追従ループ）と同等な性能を果たしながら、ＦＦの数を減らし、回路規模を小さくすることができる。
【００５２】
さらに、同等な性能を果たす前提下において、追加積分器１０８を設けた場合におけるパターン発生器１０４のパターン長が、追加積分器１０８を設けない場合におけるパターン発生器１０４のパターン長より小さい。そのため、追加積分器１０８を設けた場合において、パターン発生器１０４におけるデコーダ１４３に入力されるデータのビット数が小さいので、デコーダ１４３の回路規模も小さくできる。
【００５３】
なお、追加積分器１０８のＦＦの数が２である場合には、上記ＦＦの総数の差が０となり、追加積分器１０８が設けられた場合のＦＦの総数Ｗと、追加積分器１０８が設けられない場合のＦＦの総数Ｗ１と同値になる。しかし、追加積分器１０８を設けたときには、パターン発生器１０４のパターン長が小さいため、デコーダ１４３に入力されるデータのビット数が小さいので、デコーダ１４３の回路規模が小さくできる。すなわち、追加積分器１０８のＦＦの数が２である場合においても、回路規模を削減することができる。
【００５４】
パターン発生器１０４のパターン長とデコーダ１４３の回路規模との関係について、以下の具体例を説明する際にさらに詳細に説明する。
【００５５】
上述した知見を踏まえて、本発明にかかる実施の形態を具体的に説明する。
図８は、本発明の実施の形態にかかるクロックアンドデータリカバリ回路２００を示す。クロックアンドデータリカバリ回路２００は、ペクトラム拡散クロック（Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ）で周波数変調されたシリアルデータの受信装置に設けられており、受信したシリアルデータから同期クロック信号を抽出するものである。
【００５６】
クロックアンドデータリカバリ回路２００は、位相検出器２１０と、制御信号取得部２２０と、混合器２６０と、位相補間器２７０を備える。
【００５７】
位相補間器２７０は、入力クロックの位相を変更して同期クロックを得る。すなわち、位相補間器２７０は、クロック生成部として機能する。
【００５８】
位相検出器２１０には、同期クロックとシリアルデータが入力される。位相検出器２１０は、シリアルデータと同期クロックの位相を比較し、比較結果として、同期クロックの位相を進めるべきか遅らせるべきかを示すアップ信号またはダウン信号ＵＰ１／ＤＯＷＮ１を出力する。具体的には、同期クロックの位相がシリアルデータの位相より遅れているときに同期クロックの位相を進めるべく、アップ信号ＵＰ１を出力する一方、同期クロックの位相がシリアルデータの位相より進んでいるときに同期クロックの位相を遅らせるべく、ダウン信号ＤＯＷＮ１を出力する。位相検出器２１０はさらに入力シリアルデータを同期クロックで同期をとった同期化データを、シリアルパラレル変換回路（図示せず）に出力する機能を備えることもできる。
【００５９】
制御信号取得部２２０は、位相検出器２１０からの比較結果として出力されたアップダウン信号ＵＰ１／ＤＯＷＮ１に基づいて、シリアルデータの位相変動に追従するための位相補正制御信号と、シリアルデータ信号の周波数変動に追従するための周波数補正制御信号とを取得する。図示のように、制御信号取得部２２０は、第１の積分器２３０と、第２の積分器２４０と、パターン発生器２５０を有する。第１の積分器２３０は、位相追従ループを構成し、位相補正制御信号を取得する位相補正制御信号取得部として機能する。第１の積分器２３０、第２の積分器２４０、パターン発生器２５０は、周波数追従ループを構成し、周波数補正制御信号を取得する周波数補正制御信号取得部として機能する。
【００６０】
第１の積分器２３０は、アップ／ダウン信号ＵＰ１／ＤＯＷＮ１を積分して位相補正制御信号ＵＰ２／ＤＯＷＮ２を得る。アップ／ダウン信号ＵＰ１／ＤＯＷＮ１は、頻繁に値が変化する信号であるので、そのまま位相補正制御信号として位相補間器２７０の制御に使用すると、同期クロックの位相が頻繁に変化してしまう。そのため、第１の積分器２３０は、アップ／ダウン信号ＵＰ１／ＤＯＷＮ１を平滑化するローパスフィルタとして機能し、位相補間器２７０から出力される同期クロックの位相が頻繁に変動することを防いでいる。第１の積分器２３０は、アップダウンカウンタで構成されている。
【００６１】
第１の積分器２３０は、位相補正制御信号ＵＰ２／ＤＯＷＮ２を第２の積分器２４０と、混合器２６０に出力する。
【００６２】
第２の積分器２４０は、位相補正制御信号ＵＰ２／ＤＯＷＮ２をさらに積分することによって平滑化し、アップ／ダウン信号ＵＰ３／ＤＯＷＮ３を得る。第２の積分器２４０も、アップダウンカウンタで構成されている。
【００６３】
パターン発生器２５０は、第２の積分器２４０から出力されたアップ／ダウン信号ＵＰ３／ＤＯＷＮ３から、シリアルデータの周波数とクロックの周波数との差を検出して、周波数の差の大きさに比例する頻度で、アップ信号またはダウン信号ＵＰ４／ＤＯＷＮ４を出力する。このアップ／ダウン信号ＵＰ４／ＤＯＷＮ４は、周波数補正制御信号である。
【００６４】
図９は、パターン発生器２５０の構成を示す。パターン発生器２５０は、カウンタ２５２と、アップダウンカウンタ２５４と、デコーダ２５６を有する。本実施の形態では、パターン発生器２５０のパターン長が３２である。カウンタ２５２は、パターン長に対応して、「０」〜「３１」をカウントし、カウント幅が３２である。アップダウンカウンタ２５４も、パターン長に対応して、「−３１」〜「＋３１」をカウントし、カウント幅が３２である。カウンタ２５２とアップダウンカウンタ２５４を構成するためには、５個のＦＦと６個のＦＦがそれぞれ用いられる。
【００６５】
混合器２６０は、第１の積分器２３０からの位相補正制御信号ＵＰ２／ＤＯＷＮ２と、パターン発生器２５０からの周波数補正制御信号ＵＰ４／ＤＯＷＮ４を混合して混合信号ＵＰ５／ＤＯＷＮ５を得、位相補間器２７０を制御する信号として位相補間器２７０に出力する。
【００６６】
位相補間器２７０は、混合器２６０からの混合信号ＵＰ５／ＤＯＷＮ５に従って、同期クロックの位相を進めたり遅らせたりする。
【００６７】
次いで、クロックアンドデータリカバリ回路２００の動作をより具体的に説明する。
【００６８】
位相検出器２１０は、クロック信号の位相を進めるべく、アップ信号を出力する際に、ＵＰ１＝１を出力する。一方、クロック信号の位相を遅らせるべく、ダウン信号を出力する際に、ＤＯＷＮ１＝１を出力する。
【００６９】
第１の積分器２３０は、アップダウンカウンタであり、位相検出器２１０からＵＰ１＝１を受信した場合にはカウントアップし、ＤＯＷＮ１＝１を受信した場合にはカウントダウンする。
【００７０】
高い周波数の位相変動を追従できるように、カウント幅の小さい第１の積分器２３０を用いる必要がある。例として、第１の積分器２３０は、「−４」〜「＋４」をカウントし、カウント幅が５である。なお、このような第１の積分器２３０を構成するために、４個のＦ／Ｆが必要である。
【００７１】
第１の積分器２３０は、カウント値が「４」でＵＰ１＝１のときＵＰ２＝１を出力し、次のクロックでカウント値を「０」にする。また、カウント値が「−４」でＤＯＷＮ１＝１のときＤＯＷＮ２＝１を出力し、次のクロックでカウント値を「０」にする。
【００７２】
このように、第１の積分器２３０により得られたアップダウン信号ＵＰ２／ＤＯＷＮ２は、クロックの位相をシリアルデータの位相に近づけるために働く位相補正制御信号である。
【００７３】
第２の積分器２４０も、アップダウンカウンタであり、第１の積分器２３０からＵＰ＝１を受信した場合にはカウントアップし、ＤＯＷＮ＝１を受信した場合にはカウントダウンする。例として、第２の積分器２４０は、「−３」〜「＋３」をカウントし、カウント幅が４である。なお、このような積分器２４０を構成するために、３個のＦＦが必要である。
【００７４】
第２の積分器２４０は、カウント値が「３」でＵＰ２＝１のときＵＰ３＝１を出力し、次のクロックでカウント値を「０」にする。また、カウント値が「−３」でＤＯＷＮ２＝１のときＤＯＷＮ３＝１を出力し、次のクロックでカウント値を「０」にする。
【００７５】
パターン発生器２５０のカウンタ２５２は、クロックに同期して、「０」〜「３１」を繰り返しカウントし、カウント値をデコーダ２５６に出力する。
【００７６】
アップダウンカウンタ２５４は、入力されたアップ／ダウン信号ＵＰ３／ＤＯＷＮ３に応じて、「−３１」〜「＋３１」の範囲で、ＵＰ３＝１のときはカウントアップし、ＤＯＷＮ３＝１のときはカウントダウンする。
【００７７】
なお、ＵＰ３＝１またはＤＯＷＮ３＝１が連続した回数が多いほど、シリアルデータと入力クロックの周波数の差が大きいことを示す。デコーダ２５６は、カウンタ２５２とアップダウンカウンタ２５４のカウント値に基づいて、パターン長に対応する３２クロックにシリアルデータと入力クロックの周波数の差の大きさに比例する頻度で、アップ信号ＵＰ４＝１またはＤＯＷＮ４＝１を出力する。この処理は、例えばカウンタ２５２のカウント値と、アップ／ダウン信号ＵＰ３／ＤＯＷＮ３の組合せに対応した出力値（周波数補正制御信号ＵＰ４／ＤＯＷＮ４）からなる真理値表に基づいて行われる。なお、本実施の形態において、この真理値表の大きさが「３２×６３」となる。
【００７８】
このように、パターン発生器２５０により得られたアップ／ダウン信号ＵＰ４／ＤＯＷＮ４は、クロックの周波数をシリアルデータの周波数に近づけるために働く周波数補正制御信号である。
【００７９】
混合器２６０は、パターン発生器２５０と第１の積分器２３０の出力を混合して、位相補間器２７０を制御する混合信号ＵＰ５／ＤＯＷＮ５を得る。
【００８０】
位相補間器２７０は、混合信号ＵＰ５／ＤＯＷＮ５に従って入力クロックの位相を変更する。これによって、同期クロックの位相および周波数は、シリアルデータの位相および周波数に追従し、同期クロックは、シリアルデータから抽出されたクロックとすることができる。
【００８１】
このように、本実施の形態のクロックアンドデータリカバリ回路２００において、周波数追従ループと位相追従ループで第１の積分器２３０を共有すると共に、パターン発生器２５０と第１の積分器２３０の間に第２の積分器２４０を設けている。なお、第１の積分器２３０のカウント幅が５であり、パターン発生器２５０のパターン長と第２の積分器２４０のカウント幅はそれぞれ３２と４である。そのため、パターン発生器２５０のパターン長（３２）と第２の積分器２４０のカウント幅（４）の積すなわちジッタ耐性の安定度係数が６４以上であるので、安定したジッタ耐性を得ることができる。
【００８２】
本実施の形態のクロックアンドデータリカバリ回路２００の回路規模の大きさについて考える。クロックアンドデータリカバリ回路２００において、パターン発生器２５０のカウンタ２５２とアップダウンカウンタ２５４、第２の積分器２４０、第１の積分器２３０はそれぞれ５個、６個、３個、４個のＦＦを備えるため、制御信号取得部２２０全体は、１８個のＦＦを備えることになる。また、前述したように、パターン発生器２５０のデコーダ２５６の真理値表の大きさが、「３２×６３」である。
【００８３】
図１２に示すクロックアンドデータリカバリ回路と比較する。特許文献１の「００６３」に記載されたように、このクロックアンドデータリカバリ回路では、パターン発生器１０４のアップダウンカウンタ１４２のパターン長が１２８である。そのため、カウンタ１４１は「０」〜「１２７」をカウントし、７個のＦＦが必要であり、アップダウンカウンタ１４２は「−１２７」〜「＋１２７」をカウントし、８個のＦＦが必要である。積分器１０２は、「−４」〜「＋４」をカウントし、４個のＦＦを備える。すなわち、図１２に示すクロックアンドデータリカバリ回路では、周波数追従ループと位相追従ループとで、計１９個のＦＦが用いられている。また、パターン発生器１０４のパターン長に対応して、デコーダ１４３が用いる真理値表の大きさが「１２８×２５５」である。
【００８４】
クロックアンドデータリカバリ回路２００では、パターン発生器２５０のパターン長と第２の積分器２４０のカウント幅の積が１２８であり、図１２に示すクロックアンドデータリカバリ回路では、パターン発生器１０４のパターン長が１２８である。また、２つの回路において、位相追従ループと周波数追従ループが共有する積分器（図８に示す第１の積分器２３０と図１２に示す積分器１０２）のカウント幅が同様な５である。そのため、この２つの回路は、位相追従ループの性能および周波数追従ループの性能がほぼ同じである。
【００８５】
すなわち、本発明の実施の形態にかかるクロックアンドデータリカバリ回路２００は、図１２に示すクロックアンドデータリカバリ回路より少ない数のＦＦを用いて、図１２に示すクロックアンドデータリカバリ回路とほぼ同様な性能を実現できる。
【００８６】
また、クロックアンドデータリカバリ回路２００では、パターン発生器２５０におけるデコーダ２５６の真理値表の大きさが「３２×６３」であり、図１２に示すクロックアンドデータリカバリ回路では、パターン発生器１０４におけるデコーダ１４３の真理値表の大きさが「１２８×２５５」であるため、デコーダ２５６より、デコーダ１４３の演算量ひいては回路規模は大きい。
【００８７】
以上の説明から分かるように、図８に示すクロックアンドデータリカバリ回路２００によれば、ジッタ耐性を安定させることができると共に、回路規模を小さくすることができる。
【００８８】
原理の説明時に述べたように、本願発明に基づいて追加された積分器（図８における第２の積分器２４０）内に必要なＦＦの数が２である時、第２の積分器２４０は、「−１」〜「＋１」をカウントし、カウント幅が２となる。この場合、図８に示すクロックアンドデータリカバリ回路２００における周波数追従ループと位相追従ループとで必要なＦＦの数と、図１２に示す回路における周波数追従ループと位相追従ループとで必要なＦＦの数が同じである。しかし、クロックアンドデータリカバリ回路２００におけるデコーダ２５６の真理値表の大きさが小さいので、デコーダ２５６のサイズも小さい。すなわち、この場合においても図１２に示すクロックアンドデータリカバリ回路より回路規模を小さくすることができる。
【００８９】
以上、実施の形態をもとに本発明を説明した。実施の形態は例示であり、本発明の主旨から逸脱しない限り、上述した各実施の形態に対して、さまざまな変更、増減、組合せを行ってもよい。これらの変更、増減、組合せが行われた変形例も本発明の範囲にあることは当業者に理解されるところである。
【００９０】
例えば、クロックアンドデータリカバリ回路２００において、第２の積分器２４０のカウント幅が４であり、３個のＦＦを有し、パターン発生器２５０のパターン長が３２である。例えば、第２の積分器２４０のカウント幅とパターン発生器２５０のパターン長をそれぞれ８と１６にしてもよい。この場合、第２の積分器２４０、パターン発生器２５０におけるカウンタ２５２とアップダウンカウンタ２５４のＦＦの数がそれぞれ４、４、５になるため、制御信号取得部２２０におけるＦＦの総数は１７個である。さらに、パターン発生器２５０のデコーダ２５６が用いる真理値表の大きさは「１６×３１」となる。また、第２の積分器２４０のカウント幅とパターン発生器２５０のパターン長の積が６４以上の１２８である。そのため、回路規模を小さくすると共に、周波数追従ループのジッタ耐性の落ち込みを防ぐことができる。
【図面の簡単な説明】
【００９１】
【図１】本発明の原理を説明するためのシミュレーション結果の例である。
【図２】本発明の原理を説明するための周波数追従ループの模式例を示す図である。
【図３】図２に示す周波数追従ループを有する回路のジッタ耐性の安定性に影響を与える要素を示すシミュレーション結果である（その１）
【図４】図２に示す周波数追従ループを有する回路のジッタ耐性の安定性に影響を与える要素を示すシミュレーション結果である（その２）
【図５】図２に示す周波数追従ループを有する回路のジッタ耐性の安定性に影響を与える要素を示すシミュレーション結果である（その３）
【図６】図２に示す周波数追従ループにおけるパターン発生器のカウンタを示す図である。
【図７】図２に示す周波数追従ループにおけるパターン発生器のアップダウンカウンタを示す図である。
【図８】本発明の実施の形態にかかるクロックアンドデータリカバリ回路を示す図である。
【図９】図８に示すクロックアンドデータリカバリ回路におけるパターン発生器を示す図である。
【図１０】従来技術の問題点を説明するための図である。
【図１１】従来のクロックアンドデータリカバリ回路を示す図である（その１）。
【図１２】従来のクロックアンドデータリカバリ回路示す図である（その２）。
【図１３】図１１と図１２に示すクロックアンドデータリカバリ回路におけるパターン発生器を示す図である。
【符号の説明】
【００９２】
１０１ 位相検出器
１０２ 積分器
１０３ 積分器
１０４ パターン発生器
１０５ 混合器
１０６ 位相補間器
１０８ 追加積分器
１４１ カウンタ
１４２ アップダウンカウンタ
１４３ デコーダ
２００ クロックアンドデータリカバリ回路
２１０ 位相検出器
２２０ 制御信号取得部
２３０ 第１の積分器
２３０Ａ 第２の積分器
２４０ 第２の積分器
２４０Ａ 第３の積分器
２５０ パターン発生器
２５２ カウンタ
２５４ アップダウンカウンタ
２５６ デコーダ
２６０ 混合器
２７０ 位相補間器
３００ クロックアンドデータリカバリ回路
３２０ 制御信号取得部
【技術分野】
【０００１】
本発明は、ＬＳＩ間をシリアルでデータを伝送する際に、受信側ＬＳＩにおいて、入力データから同期クロック信号を抽出する技術に関する。
【背景技術】
【０００２】
半導体技術の進歩に伴い、近年、ＬＳＩ間のデータ伝送をシリアル化することが行われている。シリアルでデータ伝送する際に、ＥＭＩ（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ Ｉｎｔｅｒｆａｃｅ）を低減するために、送信ＬＳＩにおいてスペクトラム拡散クロック（Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ）を用いて周波数変調をかけ、受信ＬＳＩにおいて、クロックアンドデータリカバリ回路によって周波数変調されたシリアルデータからクロックを抽出する手法が知られている（特許文献１、特許文献２）。
【０００３】
図１１は特許文献１の図１であり、特許文献１に開示されたクロックアンドデータリカバリ回路を示す。このクロックアンドデータリカバリ回路は、位相検出器１０１、積分器１０２、積分器１０３、パターン発生器１０４、混合器１０５、位相補間器１０６を備える。位相検出器１０１は、入力されるシリアルデータと、位相補間器１０６が出力したクロック信号の位相を比較して、比較結果を出力する。この比較結果に基づいて、積分器１０３とパターン発生器１０４から構成される周波数追従ループは低い周波数の位相変動すなわち周波数変動に追従し、積分器１０２から構成される位相追従ループは周波数追従ループが追従できない高い周波数の位相変動に追従する。混合器１０５は、周波数追従ループと位相追従ループの結果を混合する回路であり、混合した結果に基づいて位相補間器１０６が出力する同期クロック信号の位相を制御することにより、シリアルデータの同期クロックを抽出する。
【０００４】
位相検出器１０１は、シリアルデータと同期クロック信号の位相の差異を検出して、この差異を示すアップ信号またはダウン信号を比較結果として出力する。積分器１０２と積分器１０３は、この比較結果を平滑して制御信号として出力するアップダウンカウンタであり、それぞれ所定のカウント幅を有する。パターン発生器１０４は、積分器１０３から出力された制御信号ＵＰ３／ＤＯＷＮ３に基づいて、クロック信号の周波数を補正する制御信号ＵＰ４／ＤＯＷＮ４を生成する。
【０００５】
図１２は特許文献１の図１０であり、特許文献１に開示された別のクロックアンドデータリカバリ回路を示す。このクロックアンドデータリカバリ回路は、図１１に示すクロックアンドデータリカバリ回路に対して、周波数追従ループと位相追従ループが積分器１０２を共有するようにしたものである。
【０００６】
図１３は特許文献１の図７であり、上述した２つのクロックアンドデータリカバリ回路に用いられるパターン発生器１０４の構成を示す。パターン発生器１０４は、クロック信号を入力し、クロックに同期して０から所定の上限値までの値を繰り返しカウントするカウンタ１４１と、アップダウンカウンタで構成された積分器１０３からの制御信号ＵＰ３／ＤＯＷＮ３、およびクロック信号を入力してアップカウントまたはダウンカウントするアップダウンカウンタ１４２と、カウンタ１４１とアップダウンカウンタ１４２のそれぞれのカウント値を入力してデコードし、周波数追従ループの結果として出力するデコーダ１４３を備える。
【特許文献１】特開２００５−５９９９号公報
【特許文献２】特開２００６−８０９９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、本願発明者は、図１１図１２に示す回路における周波数追従ループの性能について研究した結果、下記のことを知見した。
【０００８】
図１０は、図１２の回路における積分器１０２のカウント幅ｍが５である場合に、この回路のジッタ耐力特性（以下ジッタ耐性ともいう）を示す。なお、図１０に示す例では、パターン発生器１０４のパターン長ｐは３２である。
【０００９】
図１０に示すように、この場合において、図１２に示す回路のジッタ耐性は、中間周波数帯のある周波数のジッタに対して急激な落込みを示している。
【００１０】
このような落込みの存在により、周波数追従ループの性能は安定性が欠け、シリアルデータから正しい同期クロック信号を抽出できない恐れがある。
【課題を解決するための手段】
【００１１】
本発明の１つの態様は、クロックアンドデータリカバリ回路である。クロック信号を生成するクロック生成部と、該クロック生成部により得られたクロック信号と入力シリアルデータの位相を比較し比較結果に応じた位相誤差信号を得る位相検出器と、位相誤差信号に基づいて入力シリアルデータの位相変動を追従するための位相補正制御信号を取得する位相追従ループと、位相誤差信号に基づいて入力シリアルデータの周波数変動に追従するための周波数補正制御信号を取得する周波数追従ループとを備える。
クロック生成部は、周波数補正制御信号と位相補正制御信号とに基づいてクロック信号の位相を補正する。
位相追従ループは、第１の積分器を有する。第１の積分器は、所定のカウント幅を有するアップダウンカウンタであって、位相検出器からの位相誤差信号を平滑して位相補正制御信号を得る。
周波数追従ループは、位相追従ループの第１の積分器の積分値を計数し、計数結果に基づいて周波数補正制御信号を生成するパターン発生器を有する。該パターン発生器のパターン長は、第１の積分器のカウント幅が大きいほど大きくなる大きさの閾値以上である。
【００１２】
なお、上記クロックアンドデータリカバリ回路を方法、装置、システムに置き換えて表現したものも、本発明の態様としては有効である。
【発明の効果】
【００１３】
本発明にかかる技術によれば、シリアルデータから同期クロック信号を抽出するクロックアンドデータリカバリ回路において、周波数追従ループの性能を安定させることができる。
【発明を実施するための最良の形態】
【００１４】
本発明の具体的な実施の形態を説明する前に、まず、本発明にかかる技術の原理について説明する。
【００１５】
本願発明者は、研究模索した結果、クロックアンドデータリカバリ回路のジッタ耐性の不安定性を解消する手法を確立した。
【００１６】
図１は、図１２に示す回路に対して、積分器１０２のカウント幅をそれぞれ５、８、１６とした場合の、ジッタ耐性のシミュレーション結果である。図中ｍは、積分器１０２のカウント幅を示し、ｐは、パターン発生器１０４のパターン長を示す。
【００１７】
図示のように、積分器１０２のカウント幅が５である場合において、パターン発生器１０４のパターン長が６４より小さいときに、ジッタ耐性の落込みは生じている。一方、パターン発生器１０４のパターン長が６４以上であれば、ジッタ耐性の落込みは顕著ではない。
【００１８】
積分器１０２のカウント幅が８である場合にも、パターン発生器１０４のパターン長が６４より小さいときに、ジッタ耐性の落込みは生じている。一方、パターン発生器１０４のパターン長が６４以上であれば、ジッタ耐性の落込みは顕著ではない。
【００１９】
積分器１０２のカウント幅が１６である場合において、パターン発生器１０４のパターン長が９６より小さいときに、ジッタ耐性の落込みは生じている。一方、パターン発生器１０４のパターン長が９６以上であれば、ジッタ耐性の落込みは顕著ではない。
【００２０】
すなわち、図１２に示すクロックアンドデータリカバリ回路に対して、パターン発生器１０４のパターン長を、ジッタ耐性の安定性を示す指標として用いることができ、その値が所定の閾値以上であれば、ジッタ耐性が安定する。この閾値は、積分器１０２のカウント幅に依存し、積分器１０２のカウント幅が大きいほど大きくなる。
【００２１】
本願発明者は、さらに他の態様のクロックアンドデータリカバリ回路ついてのジッタ耐性も研究した。図２は、本願発明者が研究した周波数追従ループの一例を示す模式図である。この周波数追従ループは、図１２に示すクロックアンドデータリカバリ回路における周波数追従ループを代替するものであり、分かりやすいように、図２の各機能ブロックに対して、図１２におけるクロックアンドデータリカバリ回路における相対応するものと同じ符号を付与すると共に、図１２に示すクロックアンドデータリカバリ回路の周波数追従ループに対して追加された積分器１０８を追加積分器という。
【００２２】
図３は、図２に示す周波数追従ループにおけるパターン発生器１０４のパターン長が３２である場合について、追加積分器１０８のカウント幅がそれぞれ１、２、３、４であるときのジッタ耐性のシミュレーション結果の例を示す。この例では積分器１０２のカウント幅は図中ｍで示す５であり、図中ｎ、ｐは、追加積分器１０８のカウント幅とパターン発生器１０４のパターン長をそれぞれ示す。「１」であるｎは、パターン発生器１０４と、積分器１０２との間に追加積分器１０８を設けない場合に相当する。
【００２３】
図３に示すように、積分器１０２のカウント幅が１でありすなわち図１２に示すクロックアンドデータリカバリ回路の構成の場合において、中間周波数帯のある周波数のジッタに対して、ジッタ耐性が急な落込みを示している。これについては前述した。
【００２４】
ところで、追加積分器１０８のカウント幅が２以上である場合には、このような落込みは顕著ではない。
【００２５】
図４は、図２に示す周波数追従ループにおけるパターン発生器１０４のパターン長が１６である場合について、追加積分器１０８のカウント幅がそれぞれ３、４、６、８である場合のジッタ耐性を示している。図示のように、追加積分器１０８のカウント幅が３である場合に、中間周波数帯のある周波数のジッタに対して、ジッタ耐性が急な落込みを示している。また、追加積分器１０８のカウント幅が４以上である場合には、このような落込みは顕著ではない。
【００２６】
すなわち、図２に示す構成の周波数追従ループでは、積分器１０２のカウント幅が５である場合に、追加積分器１０８のカウント幅と、パターン発生器１０４のパターン長の積を６４以上にすれば、回路のジッタ耐性の落込みを防ぐことができる。
【００２７】
図５は、図２に示す周波数追従ループに対して、積分器１０２のカウント幅を８と１６にそれぞれした場合のジッタ耐性のシミュレーション結果を示す。図示のように、積分器１０２のカウント幅が８である場合に、追加積分器１０８のカウント幅と、パターン発生器１０４のパターン長の積を６４以上にすれば、ジッタ耐性の落込みを防ぐことができる。一方、積分器１０２のカウント幅が１６である場合に、ジッタ耐性の落込みを防ぐためには、追加積分器１０８のカウント幅と、パターン発生器１０４のパターン長の積を９６以上にする必要がある。
【００２８】
すなわち、図２に示す周波数追従ループにおいて、パターン発生器１０４のパターン長ｐと追加積分器１０８のカウント幅ｎの積がジッタ耐性の安定性を示す指標として用いることができ、その値が所定の閾値以上であれば、回路のジッタ耐性が安定する。この閾値は、積分器１０３のカウント幅ｍに依存し、積分器１０３のカウント幅ｍが大きいほど大きくなる。
【００２９】
このように、本願発明者は、図２に示す周波数追従ループを用いたクロックアンドデータリカバリ回路のジッタ耐性の安定性を示す指標として、追加積分器１０８のカウント幅ｎ（ｎ＞１）とパターン発生器１０４のパターン長ｐの積を使用できることを知見した。また、追加積分器１０８のカウント幅ｎが１であることは、追加積分器１０８が設けられていない場合を意味するので、図１２に示すクロックアンドデータリカバリ回路のジッタ耐性についても同じことを言える。以下の説明において、追加積分器１０８のカウント幅ｎ（ｎ≧１）とパターン発生器１０４のパターン長ｐの積をクロックアンドデータリカバリ回路のジッタ耐性の安定度係数という。この安定度係数が小さいときに、周波数追従ループによる位相遅れのフィードバック成分が位相追従ループによるフィードバック成分に対して強くなるためにジッタ耐性の落込みが生じる原因であることも考えられる。
【００３０】
本発明は、上記研究に基づいてなされ、ジッタ耐性の安定度係数を、位相検出器に接続した積分器（図２と図１２の回路における積分器１０２）のカウント幅が大きいほど大きくなる所定の閾値以上にすることによって、ジッタ耐性の安定を図る。
【００３１】
図１２に示す回路は、周波数追従ループと位相追従ループとで積分器を共有することによって回路規模の削減を図ろうとしているが、上述したように、ジッタ耐性を安定させるために、パターン発生器１０４のパターン長を長くする必要がある。したがって、図１２に示すような回路では、必ずしも回路規模を小さくできるとは限らない。
【００３２】
そこで、本願発明者は、図１２に示すクロックアンドデータリカバリ回路に対して、ジッタ耐性を安定させると共に、回路規模を小さくできる手法を確立した。この手法は、図１２に示すクロックアンドデータリカバリ回路において、周波数追従ループと位相追従ループとで共有される積分器１０２と、パターン発生器１０４との間に別の積分器を設ける発想に基づく。
【００３３】
この発想に基づく周波数追従ループの模式は、図２に示すクロックアンドリカバリ回路に該当する。ここで、追加積分器１０８からパターン発生器１０４に入力される信号をＵＰ／ＤＯＷＮ信号と示す。
【００３４】
まず、パターン発生器１０４の各構成を詳細に説明する。
図１３に示すように、パターン発生器１０４は、カウンタ１４１、アップダウンカウンタ１４２、デコーダ１４３を有する。カウンタ１４１とアップダウンカウンタ１４２は、主にＦＦにより構成され、それらに含まれるＦＦの数は、パターン発生器１０４のパターン長に対応する。図６、図７は、パターン長が１６である場合におけるカウンタ１４１とアップダウンカウンタ１４２の構成をそれぞれ示す。
【００３５】
カウンタ１４１のカウント幅がパターン発生器１０４のパターン長に対応して、図６の例では「１６」となり、カウンタ１４１は、「０」〜「１５」をカウントする。そのため、カウンタ１４１に備えられるＦＦの数が、４である。
【００３６】
アップダウンカウンタ１４２は、パターン発生器１０４のパターン長に対応して「−１５」〜「＋１５」をカウントする。そのため、図７に示すように、アップダウンカウンタ１４２に備えられるＦＦの数が５である。
【００３７】
カウンタ１４１に備えられるＦＦの数、アップダウンカウンタ１４２に備えられるＦＦの数、パターン発生器１０４のパターン長をそれぞれＸ、Ｙ、ｐとすると、下記の式（１）に示す関係が得られる。
Ｘ＝Ｙ−１ （１）
ｐ＝２Ｘ＝２（Ｙ−１）
但し，Ｘ：カウンタ１４１におけるＦＦの数
Ｙ：アップダウンカウンタ１４２に備えられるＦＦの数
ｐ：パターン発生器１０４のパターン長
【００３８】
また、図２に示す追加積分器１０８に備えられるＦＦの数をＺとすると、該追加積分器１０８のカウント幅が２（Ｚ−１）となる。
【００３９】
また、図２に示す周波数追従ループにおいて、積分器１０２におけるＦＦを除いたＦＦの総数Ｗは式（２）で表すことができる。
Ｗ＝Ｚ＋Ｘ＋Ｙ＝Ｚ＋２Ｙ−１ （２）
但し，Ｗ：ＦＦの総数
Ｘ：カウンタ１４１におけるＦＦの数
Ｙ：アップダウンカウンタ１４２に備えられるＦＦの数
Ｚ：追加積分器１０８におけるＦＦの数
【００４０】
一方、前述したように、ジッタ耐性の安定度係数として、追加積分器１０８のカウント幅とパターン発生器１０４のパターン長の積を用いることができる。この安定度係数が大きいほどジッタ耐性が安定する。安定度係数をＱで表すと、図２に示す周波数追従ループを用いた回路のジッタ耐性度係数を式（３）で表すことができる。
Ｑ＝（追加積分器１０８のカウント幅）×パターン発生器１０４のパターン長 （３）
但し，Ｑ：安定度係数
【００４１】
追加積分器１０８のカウント幅２（Ｚ−１）と、式（１）に示すパターン発生器１０４のパターン長ｐを式（３）に代入して演算した結果、式（４）を得ることができる。
【００４２】
Ｑ＝２（Ｚ＋Ｙ−２） （４）
但し，Ｑ：安定度係数
Ｙ：アップダウンカウンタ１４２におけるＦＦの数
Ｚ：追加積分器１０８におけるＦＦの数
【００４３】
一方、図２に示す周波数追従ループにおいて、追加積分器１０８が設けられていない場合には、上記式（３）における追加積分器１０８のカウント幅が１となるため、安定度係数はパターン発生器１０４のパターン長となる。パターン発生器１０４のパターン長を式（２）に示すように、アップダウンカウンタ１４２におけるＦＦの数Ｙで表すようにすると、下記の式（５）を得ることができる。なお、式（５）において、追加積分器１０８が設けられている場合と区別するために、安定度係数、アップダウンカウンタ１４２におけるＦＦの数をそれぞれＱ１とＹ１で表している。
【００４４】
Ｑ１＝２（Ｙ１−１） （５）
但し，Ｑ１：安定度係数
Ｙ１：アップダウンカウンタ１４２におけるＦＦの数
【００４５】
なお、この場合において、積分器１０２におけるＦＦを除いたＦＦの総数Ｗ１は、式（６）に示す通りである。
Ｗ１＝Ｘ１＋Ｙ１＝２Ｙ１−１ （６）
但し，Ｗ１：ＦＦの総数
Ｘ１：カウンタ１４１におけるＦＦの数
Ｙ１：アップダウンカウンタ１４２におけるＦＦの数
【００４６】
ここで、追加積分器１０８を設ける場合と設けない場合とで、ジッタ耐性の性能が同様である前提において、図２において点線で囲まれた部分のＦＦの数について考える。
【００４７】
ジッタ耐性の性能が同様であることから、式（４）に示す安定度係数Ｑと式（５）に示す安定度係数Ｑ１が等しくなるため、この２つの式から下記の式（７）を導き出すことができる。
Ｙ１＝Ｙ＋Ｚ−１ （７）
但し，Ｙ１：アップダウンカウンタ１４２におけるＦＦの数
（追加積分器１０８無し）
Ｙ：アップダウンカウンタ１４２におけるＦＦの数
（追加積分器１０８あり）
Ｚ：追加積分器１０８におけるＦＦの数
【００４８】
また、式（２）と式（６）から、この２つの場合におけるＦＦの総数の差Ｗ０を式（８）に示すように得ることができる。
Ｗ０＝Ｗ１−Ｗ＝２Ｙ１−Ｚ−２Ｙ （８）
但し，Ｗ０：ＦＦの総数の差
Ｗ１：ＦＦの総数
（追加積分器１０８無し）
Ｗ：ＦＦの総数
（追加積分器１０８あり）
【００４９】
式（７）を式（８）に代入すると、下記の式（９）を得ることができる。
Ｗ０＝Ｗ１−Ｗ＝Ｚ−２ （９）
但し，Ｗ０：ＦＦの総数の差
Ｚ：追加積分器１０８におけるＦＦの数
【００５０】
式（９）から分かるように、追加積分器１０８のＦＦの数Ｚが３以上（対応して、カウント幅も３以上）であれば、ＦＦの総数の差Ｗ０が１より大きくなる。すなわち、追加積分器１０８が設けられた場合のＦＦの総数Ｗは、追加積分器１０８が設けられない場合のＦＦの総数Ｗ１より、少なくとも１つ少ないことになる。
【００５１】
なお、この結果は、ジッタ耐性の性能が同様であることを前提にして導き出している。すなわち、図２に示す周波数追従ループにおいて、ＦＦの数が３以上の追加積分器１０８を設けることによって、追加積分器１０８を設けない周波数追従ループ（図１２に示すクロックアンドデータリカバリ回路における周波数追従ループ）と同等な性能を果たしながら、ＦＦの数を減らし、回路規模を小さくすることができる。
【００５２】
さらに、同等な性能を果たす前提下において、追加積分器１０８を設けた場合におけるパターン発生器１０４のパターン長が、追加積分器１０８を設けない場合におけるパターン発生器１０４のパターン長より小さい。そのため、追加積分器１０８を設けた場合において、パターン発生器１０４におけるデコーダ１４３に入力されるデータのビット数が小さいので、デコーダ１４３の回路規模も小さくできる。
【００５３】
なお、追加積分器１０８のＦＦの数が２である場合には、上記ＦＦの総数の差が０となり、追加積分器１０８が設けられた場合のＦＦの総数Ｗと、追加積分器１０８が設けられない場合のＦＦの総数Ｗ１と同値になる。しかし、追加積分器１０８を設けたときには、パターン発生器１０４のパターン長が小さいため、デコーダ１４３に入力されるデータのビット数が小さいので、デコーダ１４３の回路規模が小さくできる。すなわち、追加積分器１０８のＦＦの数が２である場合においても、回路規模を削減することができる。
【００５４】
パターン発生器１０４のパターン長とデコーダ１４３の回路規模との関係について、以下の具体例を説明する際にさらに詳細に説明する。
【００５５】
上述した知見を踏まえて、本発明にかかる実施の形態を具体的に説明する。
図８は、本発明の実施の形態にかかるクロックアンドデータリカバリ回路２００を示す。クロックアンドデータリカバリ回路２００は、ペクトラム拡散クロック（Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ）で周波数変調されたシリアルデータの受信装置に設けられており、受信したシリアルデータから同期クロック信号を抽出するものである。
【００５６】
クロックアンドデータリカバリ回路２００は、位相検出器２１０と、制御信号取得部２２０と、混合器２６０と、位相補間器２７０を備える。
【００５７】
位相補間器２７０は、入力クロックの位相を変更して同期クロックを得る。すなわち、位相補間器２７０は、クロック生成部として機能する。
【００５８】
位相検出器２１０には、同期クロックとシリアルデータが入力される。位相検出器２１０は、シリアルデータと同期クロックの位相を比較し、比較結果として、同期クロックの位相を進めるべきか遅らせるべきかを示すアップ信号またはダウン信号ＵＰ１／ＤＯＷＮ１を出力する。具体的には、同期クロックの位相がシリアルデータの位相より遅れているときに同期クロックの位相を進めるべく、アップ信号ＵＰ１を出力する一方、同期クロックの位相がシリアルデータの位相より進んでいるときに同期クロックの位相を遅らせるべく、ダウン信号ＤＯＷＮ１を出力する。位相検出器２１０はさらに入力シリアルデータを同期クロックで同期をとった同期化データを、シリアルパラレル変換回路（図示せず）に出力する機能を備えることもできる。
【００５９】
制御信号取得部２２０は、位相検出器２１０からの比較結果として出力されたアップダウン信号ＵＰ１／ＤＯＷＮ１に基づいて、シリアルデータの位相変動に追従するための位相補正制御信号と、シリアルデータ信号の周波数変動に追従するための周波数補正制御信号とを取得する。図示のように、制御信号取得部２２０は、第１の積分器２３０と、第２の積分器２４０と、パターン発生器２５０を有する。第１の積分器２３０は、位相追従ループを構成し、位相補正制御信号を取得する位相補正制御信号取得部として機能する。第１の積分器２３０、第２の積分器２４０、パターン発生器２５０は、周波数追従ループを構成し、周波数補正制御信号を取得する周波数補正制御信号取得部として機能する。
【００６０】
第１の積分器２３０は、アップ／ダウン信号ＵＰ１／ＤＯＷＮ１を積分して位相補正制御信号ＵＰ２／ＤＯＷＮ２を得る。アップ／ダウン信号ＵＰ１／ＤＯＷＮ１は、頻繁に値が変化する信号であるので、そのまま位相補正制御信号として位相補間器２７０の制御に使用すると、同期クロックの位相が頻繁に変化してしまう。そのため、第１の積分器２３０は、アップ／ダウン信号ＵＰ１／ＤＯＷＮ１を平滑化するローパスフィルタとして機能し、位相補間器２７０から出力される同期クロックの位相が頻繁に変動することを防いでいる。第１の積分器２３０は、アップダウンカウンタで構成されている。
【００６１】
第１の積分器２３０は、位相補正制御信号ＵＰ２／ＤＯＷＮ２を第２の積分器２４０と、混合器２６０に出力する。
【００６２】
第２の積分器２４０は、位相補正制御信号ＵＰ２／ＤＯＷＮ２をさらに積分することによって平滑化し、アップ／ダウン信号ＵＰ３／ＤＯＷＮ３を得る。第２の積分器２４０も、アップダウンカウンタで構成されている。
【００６３】
パターン発生器２５０は、第２の積分器２４０から出力されたアップ／ダウン信号ＵＰ３／ＤＯＷＮ３から、シリアルデータの周波数とクロックの周波数との差を検出して、周波数の差の大きさに比例する頻度で、アップ信号またはダウン信号ＵＰ４／ＤＯＷＮ４を出力する。このアップ／ダウン信号ＵＰ４／ＤＯＷＮ４は、周波数補正制御信号である。
【００６４】
図９は、パターン発生器２５０の構成を示す。パターン発生器２５０は、カウンタ２５２と、アップダウンカウンタ２５４と、デコーダ２５６を有する。本実施の形態では、パターン発生器２５０のパターン長が３２である。カウンタ２５２は、パターン長に対応して、「０」〜「３１」をカウントし、カウント幅が３２である。アップダウンカウンタ２５４も、パターン長に対応して、「−３１」〜「＋３１」をカウントし、カウント幅が３２である。カウンタ２５２とアップダウンカウンタ２５４を構成するためには、５個のＦＦと６個のＦＦがそれぞれ用いられる。
【００６５】
混合器２６０は、第１の積分器２３０からの位相補正制御信号ＵＰ２／ＤＯＷＮ２と、パターン発生器２５０からの周波数補正制御信号ＵＰ４／ＤＯＷＮ４を混合して混合信号ＵＰ５／ＤＯＷＮ５を得、位相補間器２７０を制御する信号として位相補間器２７０に出力する。
【００６６】
位相補間器２７０は、混合器２６０からの混合信号ＵＰ５／ＤＯＷＮ５に従って、同期クロックの位相を進めたり遅らせたりする。
【００６７】
次いで、クロックアンドデータリカバリ回路２００の動作をより具体的に説明する。
【００６８】
位相検出器２１０は、クロック信号の位相を進めるべく、アップ信号を出力する際に、ＵＰ１＝１を出力する。一方、クロック信号の位相を遅らせるべく、ダウン信号を出力する際に、ＤＯＷＮ１＝１を出力する。
【００６９】
第１の積分器２３０は、アップダウンカウンタであり、位相検出器２１０からＵＰ１＝１を受信した場合にはカウントアップし、ＤＯＷＮ１＝１を受信した場合にはカウントダウンする。
【００７０】
高い周波数の位相変動を追従できるように、カウント幅の小さい第１の積分器２３０を用いる必要がある。例として、第１の積分器２３０は、「−４」〜「＋４」をカウントし、カウント幅が５である。なお、このような第１の積分器２３０を構成するために、４個のＦ／Ｆが必要である。
【００７１】
第１の積分器２３０は、カウント値が「４」でＵＰ１＝１のときＵＰ２＝１を出力し、次のクロックでカウント値を「０」にする。また、カウント値が「−４」でＤＯＷＮ１＝１のときＤＯＷＮ２＝１を出力し、次のクロックでカウント値を「０」にする。
【００７２】
このように、第１の積分器２３０により得られたアップダウン信号ＵＰ２／ＤＯＷＮ２は、クロックの位相をシリアルデータの位相に近づけるために働く位相補正制御信号である。
【００７３】
第２の積分器２４０も、アップダウンカウンタであり、第１の積分器２３０からＵＰ＝１を受信した場合にはカウントアップし、ＤＯＷＮ＝１を受信した場合にはカウントダウンする。例として、第２の積分器２４０は、「−３」〜「＋３」をカウントし、カウント幅が４である。なお、このような積分器２４０を構成するために、３個のＦＦが必要である。
【００７４】
第２の積分器２４０は、カウント値が「３」でＵＰ２＝１のときＵＰ３＝１を出力し、次のクロックでカウント値を「０」にする。また、カウント値が「−３」でＤＯＷＮ２＝１のときＤＯＷＮ３＝１を出力し、次のクロックでカウント値を「０」にする。
【００７５】
パターン発生器２５０のカウンタ２５２は、クロックに同期して、「０」〜「３１」を繰り返しカウントし、カウント値をデコーダ２５６に出力する。
【００７６】
アップダウンカウンタ２５４は、入力されたアップ／ダウン信号ＵＰ３／ＤＯＷＮ３に応じて、「−３１」〜「＋３１」の範囲で、ＵＰ３＝１のときはカウントアップし、ＤＯＷＮ３＝１のときはカウントダウンする。
【００７７】
なお、ＵＰ３＝１またはＤＯＷＮ３＝１が連続した回数が多いほど、シリアルデータと入力クロックの周波数の差が大きいことを示す。デコーダ２５６は、カウンタ２５２とアップダウンカウンタ２５４のカウント値に基づいて、パターン長に対応する３２クロックにシリアルデータと入力クロックの周波数の差の大きさに比例する頻度で、アップ信号ＵＰ４＝１またはＤＯＷＮ４＝１を出力する。この処理は、例えばカウンタ２５２のカウント値と、アップ／ダウン信号ＵＰ３／ＤＯＷＮ３の組合せに対応した出力値（周波数補正制御信号ＵＰ４／ＤＯＷＮ４）からなる真理値表に基づいて行われる。なお、本実施の形態において、この真理値表の大きさが「３２×６３」となる。
【００７８】
このように、パターン発生器２５０により得られたアップ／ダウン信号ＵＰ４／ＤＯＷＮ４は、クロックの周波数をシリアルデータの周波数に近づけるために働く周波数補正制御信号である。
【００７９】
混合器２６０は、パターン発生器２５０と第１の積分器２３０の出力を混合して、位相補間器２７０を制御する混合信号ＵＰ５／ＤＯＷＮ５を得る。
【００８０】
位相補間器２７０は、混合信号ＵＰ５／ＤＯＷＮ５に従って入力クロックの位相を変更する。これによって、同期クロックの位相および周波数は、シリアルデータの位相および周波数に追従し、同期クロックは、シリアルデータから抽出されたクロックとすることができる。
【００８１】
このように、本実施の形態のクロックアンドデータリカバリ回路２００において、周波数追従ループと位相追従ループで第１の積分器２３０を共有すると共に、パターン発生器２５０と第１の積分器２３０の間に第２の積分器２４０を設けている。なお、第１の積分器２３０のカウント幅が５であり、パターン発生器２５０のパターン長と第２の積分器２４０のカウント幅はそれぞれ３２と４である。そのため、パターン発生器２５０のパターン長（３２）と第２の積分器２４０のカウント幅（４）の積すなわちジッタ耐性の安定度係数が６４以上であるので、安定したジッタ耐性を得ることができる。
【００８２】
本実施の形態のクロックアンドデータリカバリ回路２００の回路規模の大きさについて考える。クロックアンドデータリカバリ回路２００において、パターン発生器２５０のカウンタ２５２とアップダウンカウンタ２５４、第２の積分器２４０、第１の積分器２３０はそれぞれ５個、６個、３個、４個のＦＦを備えるため、制御信号取得部２２０全体は、１８個のＦＦを備えることになる。また、前述したように、パターン発生器２５０のデコーダ２５６の真理値表の大きさが、「３２×６３」である。
【００８３】
図１２に示すクロックアンドデータリカバリ回路と比較する。特許文献１の「００６３」に記載されたように、このクロックアンドデータリカバリ回路では、パターン発生器１０４のアップダウンカウンタ１４２のパターン長が１２８である。そのため、カウンタ１４１は「０」〜「１２７」をカウントし、７個のＦＦが必要であり、アップダウンカウンタ１４２は「−１２７」〜「＋１２７」をカウントし、８個のＦＦが必要である。積分器１０２は、「−４」〜「＋４」をカウントし、４個のＦＦを備える。すなわち、図１２に示すクロックアンドデータリカバリ回路では、周波数追従ループと位相追従ループとで、計１９個のＦＦが用いられている。また、パターン発生器１０４のパターン長に対応して、デコーダ１４３が用いる真理値表の大きさが「１２８×２５５」である。
【００８４】
クロックアンドデータリカバリ回路２００では、パターン発生器２５０のパターン長と第２の積分器２４０のカウント幅の積が１２８であり、図１２に示すクロックアンドデータリカバリ回路では、パターン発生器１０４のパターン長が１２８である。また、２つの回路において、位相追従ループと周波数追従ループが共有する積分器（図８に示す第１の積分器２３０と図１２に示す積分器１０２）のカウント幅が同様な５である。そのため、この２つの回路は、位相追従ループの性能および周波数追従ループの性能がほぼ同じである。
【００８５】
すなわち、本発明の実施の形態にかかるクロックアンドデータリカバリ回路２００は、図１２に示すクロックアンドデータリカバリ回路より少ない数のＦＦを用いて、図１２に示すクロックアンドデータリカバリ回路とほぼ同様な性能を実現できる。
【００８６】
また、クロックアンドデータリカバリ回路２００では、パターン発生器２５０におけるデコーダ２５６の真理値表の大きさが「３２×６３」であり、図１２に示すクロックアンドデータリカバリ回路では、パターン発生器１０４におけるデコーダ１４３の真理値表の大きさが「１２８×２５５」であるため、デコーダ２５６より、デコーダ１４３の演算量ひいては回路規模は大きい。
【００８７】
以上の説明から分かるように、図８に示すクロックアンドデータリカバリ回路２００によれば、ジッタ耐性を安定させることができると共に、回路規模を小さくすることができる。
【００８８】
原理の説明時に述べたように、本願発明に基づいて追加された積分器（図８における第２の積分器２４０）内に必要なＦＦの数が２である時、第２の積分器２４０は、「−１」〜「＋１」をカウントし、カウント幅が２となる。この場合、図８に示すクロックアンドデータリカバリ回路２００における周波数追従ループと位相追従ループとで必要なＦＦの数と、図１２に示す回路における周波数追従ループと位相追従ループとで必要なＦＦの数が同じである。しかし、クロックアンドデータリカバリ回路２００におけるデコーダ２５６の真理値表の大きさが小さいので、デコーダ２５６のサイズも小さい。すなわち、この場合においても図１２に示すクロックアンドデータリカバリ回路より回路規模を小さくすることができる。
【００８９】
以上、実施の形態をもとに本発明を説明した。実施の形態は例示であり、本発明の主旨から逸脱しない限り、上述した各実施の形態に対して、さまざまな変更、増減、組合せを行ってもよい。これらの変更、増減、組合せが行われた変形例も本発明の範囲にあることは当業者に理解されるところである。
【００９０】
例えば、クロックアンドデータリカバリ回路２００において、第２の積分器２４０のカウント幅が４であり、３個のＦＦを有し、パターン発生器２５０のパターン長が３２である。例えば、第２の積分器２４０のカウント幅とパターン発生器２５０のパターン長をそれぞれ８と１６にしてもよい。この場合、第２の積分器２４０、パターン発生器２５０におけるカウンタ２５２とアップダウンカウンタ２５４のＦＦの数がそれぞれ４、４、５になるため、制御信号取得部２２０におけるＦＦの総数は１７個である。さらに、パターン発生器２５０のデコーダ２５６が用いる真理値表の大きさは「１６×３１」となる。また、第２の積分器２４０のカウント幅とパターン発生器２５０のパターン長の積が６４以上の１２８である。そのため、回路規模を小さくすると共に、周波数追従ループのジッタ耐性の落ち込みを防ぐことができる。
【図面の簡単な説明】
【００９１】
【図１】本発明の原理を説明するためのシミュレーション結果の例である。
【図２】本発明の原理を説明するための周波数追従ループの模式例を示す図である。
【図３】図２に示す周波数追従ループを有する回路のジッタ耐性の安定性に影響を与える要素を示すシミュレーション結果である（その１）
【図４】図２に示す周波数追従ループを有する回路のジッタ耐性の安定性に影響を与える要素を示すシミュレーション結果である（その２）
【図５】図２に示す周波数追従ループを有する回路のジッタ耐性の安定性に影響を与える要素を示すシミュレーション結果である（その３）
【図６】図２に示す周波数追従ループにおけるパターン発生器のカウンタを示す図である。
【図７】図２に示す周波数追従ループにおけるパターン発生器のアップダウンカウンタを示す図である。
【図８】本発明の実施の形態にかかるクロックアンドデータリカバリ回路を示す図である。
【図９】図８に示すクロックアンドデータリカバリ回路におけるパターン発生器を示す図である。
【図１０】従来技術の問題点を説明するための図である。
【図１１】従来のクロックアンドデータリカバリ回路を示す図である（その１）。
【図１２】従来のクロックアンドデータリカバリ回路示す図である（その２）。
【図１３】図１１と図１２に示すクロックアンドデータリカバリ回路におけるパターン発生器を示す図である。
【符号の説明】
【００９２】
１０１ 位相検出器
１０２ 積分器
１０３ 積分器
１０４ パターン発生器
１０５ 混合器
１０６ 位相補間器
１０８ 追加積分器
１４１ カウンタ
１４２ アップダウンカウンタ
１４３ デコーダ
２００ クロックアンドデータリカバリ回路
２１０ 位相検出器
２２０ 制御信号取得部
２３０ 第１の積分器
２３０Ａ 第２の積分器
２４０ 第２の積分器
２４０Ａ 第３の積分器
２５０ パターン発生器
２５２ カウンタ
２５４ アップダウンカウンタ
２５６ デコーダ
２６０ 混合器
２７０ 位相補間器
３００ クロックアンドデータリカバリ回路
３２０ 制御信号取得部
【特許請求の範囲】
【請求項１】
同期クロック信号を生成するクロック生成部と、
該クロック生成部により得られた前記同期クロック信号と入力シリアルデータの位相を比較し比較結果に応じた位相誤差信号を得る位相検出器と、
前記位相誤差信号に基づいて前記入力シリアルデータの位相変動を追従するための位相補正制御信号を取得する位相追従ループと、
前記位相誤差信号に基づいて前記入力シリアルデータの周波数変動に追従するための周波数補正制御信号を取得する周波数追従ループとを備え、
前記クロック生成部は、前記周波数補正制御信号と前記位相補正制御信号とに基づいて前記同期クロック信号の位相を補正し、
前記位相追従ループは、所定のカウント幅を有するアップダウンカウンタであって、前記位相誤差信号を平滑して前記位相補正制御信号を得る第１の積分器を備え、
前記周波数追従ループは、
前記第１の積分器の積分値を計数し、計数結果に基づいて前記周波数補正制御信号を生成するパターン発生器とを有し、
該パターン発生器のパターン長は、前記第１の積分器のカウント幅が大きいほど大きくなる大きさの閾値以上であることを特徴とするクロックアンドデータリカバリ回路。
【請求項２】
前記位相誤差信号は、前記同期クロック信号の位相を進めるべきことを示すアップ信号と、前記同期クロック信号の位相を遅らせるべきことを示すダウン信号とを有することを特徴とする請求項１に記載のクロックアンドデータリカバリ回路。
【請求項３】
前記位相誤差信号は、前記同期クロック信号の位相が進んでいることを示すアップ信号と、前記同期クロック信号の位相が遅れていることを示すダウン信号とを有することを特徴とする請求項１に記載のクロックアンドデータリカバリ回路。
【請求項４】
前記周波数追従ループは、
所定のカウント幅を有するアップダウンカウンタであって、前記第１の積分器の積分値を平滑化する第２の積分器をさらに備え、
前記パターン発生器は、該第２の積分器の積分値を計数し、計数結果に基づいて前記周波数補正制御信号を生成するものであり、
該パターン発生器のパターン長と前記第２の積分器の積は、前記閾値以上であることを特徴とする請求項１から３のいずれか１項に記載のクロックアンドデータリカバリ回路。
【請求項５】
前記第２の積分器のカウント幅は３以上であることを特徴とする請求項４に記載のクロックアンドデータリカバリ回路。
【請求項１】
同期クロック信号を生成するクロック生成部と、
該クロック生成部により得られた前記同期クロック信号と入力シリアルデータの位相を比較し比較結果に応じた位相誤差信号を得る位相検出器と、
前記位相誤差信号に基づいて前記入力シリアルデータの位相変動を追従するための位相補正制御信号を取得する位相追従ループと、
前記位相誤差信号に基づいて前記入力シリアルデータの周波数変動に追従するための周波数補正制御信号を取得する周波数追従ループとを備え、
前記クロック生成部は、前記周波数補正制御信号と前記位相補正制御信号とに基づいて前記同期クロック信号の位相を補正し、
前記位相追従ループは、所定のカウント幅を有するアップダウンカウンタであって、前記位相誤差信号を平滑して前記位相補正制御信号を得る第１の積分器を備え、
前記周波数追従ループは、
前記第１の積分器の積分値を計数し、計数結果に基づいて前記周波数補正制御信号を生成するパターン発生器とを有し、
該パターン発生器のパターン長は、前記第１の積分器のカウント幅が大きいほど大きくなる大きさの閾値以上であることを特徴とするクロックアンドデータリカバリ回路。
【請求項２】
前記位相誤差信号は、前記同期クロック信号の位相を進めるべきことを示すアップ信号と、前記同期クロック信号の位相を遅らせるべきことを示すダウン信号とを有することを特徴とする請求項１に記載のクロックアンドデータリカバリ回路。
【請求項３】
前記位相誤差信号は、前記同期クロック信号の位相が進んでいることを示すアップ信号と、前記同期クロック信号の位相が遅れていることを示すダウン信号とを有することを特徴とする請求項１に記載のクロックアンドデータリカバリ回路。
【請求項４】
前記周波数追従ループは、
所定のカウント幅を有するアップダウンカウンタであって、前記第１の積分器の積分値を平滑化する第２の積分器をさらに備え、
前記パターン発生器は、該第２の積分器の積分値を計数し、計数結果に基づいて前記周波数補正制御信号を生成するものであり、
該パターン発生器のパターン長と前記第２の積分器の積は、前記閾値以上であることを特徴とする請求項１から３のいずれか１項に記載のクロックアンドデータリカバリ回路。
【請求項５】
前記第２の積分器のカウント幅は３以上であることを特徴とする請求項４に記載のクロックアンドデータリカバリ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００８−２６３５０９（Ｐ２００８−２６３５０９Ａ）
【公開日】平成２０年１０月３０日（２００８．１０．３０）
【国際特許分類】
【出願番号】特願２００７−１０５９５９（Ｐ２００７−１０５９５９）
【出願日】平成１９年４月１３日（２００７．４．１３）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２０年１０月３０日（２００８．１０．３０）
【国際特許分類】
【出願日】平成１９年４月１３日（２００７．４．１３）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]