【課題】クロック／データ信号におけるクロック回復を改善するための方法、回路、およびドライブを提供する。
【解決手段】ロックループ回路、たとえばＰＬＬにタイミング基準が提供される。このタイミング基準は、回復されているクロックの周波数の期待値に基づいて更新される。回復されている各クロックまで追従させたシステムクロックが出力される。各システムクロックの現在の周波数が見積られ、１つ以上のシステムクロックの見積られた現在の周波数に基づき、期待値が更新される。データストリームが一連のブロックに分離されるデータを含む場合、更新は、ブロックの終端の後、および、後続のブロックの開始部の前に行なわれ得る。見積りは、各ブロックに対して定期的におよび／または複数回行なわれ得る。 （もっと読む）

同調電圧によって制御可能な状態の電圧制御水晶発振器（ＶＣＸＯ）である。該ＶＣＸＯは、水晶と、調整可能なコンデンサアレイとを有する。一例において、該ＶＣＸＯは、前記同調電圧を対応するディジタル値に変換するアナログ−ディジタル変換器と、前記水晶及び同調プロファイルにおける１つか又は複数のパラメータを格納するメモリと、論理ブロックとを備える。該論理ブロックは、前記ディジタル値と前記水晶及び同調ファイルにおける１つか又は複数のパラメータとを受け取って、前記調整可能なコンデンサアレイを調整することにおいて使用するための１つか又は複数の値を動的に算出する。このようにして、前記論理ブロックは、リアルタイムに、前記ＶＣＸＯの動作（すなわち、発振周波数）を動的に計算し且つ調整することができる。
（もっと読む）

【課題】 大きなロックインレンジを確保しつつ、容易に広帯域で平坦な周波数特性を獲得できる位相同期ループ等を提供する。
【解決手段】 制御型発振器７と、入力信号の位相と制御型発振器７の出力信号の位相とを比較する位相比較回路５と、を備え、位相比較回路５から出力される位相誤差信号５ａを、ループフィルタ６を介して制御型発振器７に与えることで、入力信号に基づく同期および周波数変換を実行して高周波信号を出力する位相同期ループである。位相比較回路５から出力される位相誤差信号の高域成分を、補正信号１１ａとして位相誤差信号５ａに加える補正信号生成回路１１を備えることを特徴とする。この位相同期ループによれば、位相比較回路５から出力される位相誤差信号の高域成分を、補正信号１１ａとして出力信号６ａに加えるので、広帯域で平坦な周波数特性を獲得できる。 （もっと読む）

第１の位相ロックループ（ＰＬＬ）回路（３０１）は、発振器３０３からのタイミング基準信号を受信するための入力と、発振器出力信号を供給する制御可能発振器回路（８０５）と、複数係数フィードバック分周器回路（８０９）とを含む。第２の制御ループ回路は、選択回路８５３を介して選択可能に結合されて、デジタル制御値（Ｍ）を第１のループ回路の複数係数フィードバック分周器回路に供給することにより発振器出力信号を制御する。第２の制御ループが結合されて制御値をフィードバック分周器回路に供給する間、制御値は、発振器出力信号と、分周器回路（３３５）において第２の制御ループ回路に結合される基準信号との間の検出された差に従って定められる。第２の制御ループ回路が第１のＰＬＬ回路を制御するように結合されていない間、第１のＰＬＬ回路はデジタル制御値を受信して、フィードバック分周器の分周比率を制御する。デジタル制御値は、不揮発性記憶装置（３１７）に記憶される記憶制御値に少なくとも部分的に従って定められ、記憶制御値は発振器出力信号の所望の周波数に対応する。
（もっと読む）

【解決手段】遅延ロックループを動作する方法は、第１ロックポイントに応答して第１出力信号を生成することを含む。第１出力信号を生成し続けている間に、新しいロックポイントが測定、さもなければ決定される。その後、第２出力信号が、新しいロックポイントに応答して生成される。遅延ロックループが第１出力信号の生成を続けている間、新しいロックポイントが、遅延ロックループにロードされてよい。例えば(とりわけ)、オートリフレッシュコマンド、プリチャージオールコマンド、モードレジスタロードコマンド、パワーダウンエントリ、パワーダウンエクジットに応答し、タイマ、例えば(とりわけ)内部タイマに応答し、又は、環境状態信号、例えば(とりわけ)温度センサ出力信号に応答して、遅延ロックループは、第１ロックポイントに応じた第１出力信号の生成から、新しいロックポイントに応じた第２出力信号の生成に切り替わる。開示された方法を用いた回路及びシステム。要約書に適用される規則から、この要約書は、特許請求の範囲を解釈するのに用いられるべきではない。 （もっと読む）

【課題】 ジッタ耐性を強化し、かつロックレンジを拡大するデジタル制御型位相合成回路システムを得る。
【解決手段】 位相の異なる２つのクロックと制御信号が入力され、制御信号による重み付けに基づいて、これらのクロックの中間の位相をもつ出力クロックを合成する位相合成回路と、出力クロックの位相と基準クロックの位相とを比較するバイナリ型位相比較回路と、バイナリ型位相比較回路による比較結果に基づいて第１のカウント値をカウントアップ又はカウントダウンし、第１のカウント値の最上位ビットの値を出力し、第１のカウント値にキャリー又はボローが発生した場合にクロックパルスを出力する第１のアップダウンカウンタと、クロックパルスを動作クロックとし、第１のカウント値の最上位ビットに基づいて第２のカウント値をカウントアップ又はカウントダウンし、第２のカウント値を制御信号として出力する第２のアップダウンカウンタとを有する。 （もっと読む）

【課題】所定の周波数の局部発振信号を発生する発振器を含むＰＬＬ回路を内蔵し、温度が変化してＶＣＯの発振周波数が変動してもＰＬＬループのロックがはずれにくい高周波ＩＣを提供する。
【解決手段】発振周波数帯を切り替え可能なＶＣＯ１１と可変分周回路１２と位相比較回路１５とループフィルタ１７とを含み、ループフィルタとＶＣＯとの間を切り離した開ループ状態で、複数の所定の固定電圧のいずれかをＶＣＯへ印加する切替えスイッチと、所定の周波数の基準信号に対する可変分周回路の出力の位相の進みまたは遅れを判別する判別回路２２と、判別回路の出力に基づいてＶＣＯの周波数帯を切り替える信号を生成する自動バンド切り替え回路２３とを設け、２分探査方式でＶＣＯの周波数帯を切り替えながら最適な周波数帯を見つけ、さらにＶＣＯへ印加する固定電圧を２分探査方式で切り替え最適な印加電圧を見つけＰＬＬループをロックさせる。 （もっと読む）

【課題】比較的一定の利得と幅広い周波数の同調範囲とを呈する線形ＰＬＬを提供すること
【解決手段】線形ＰＬＬは第１及び第２の同調要素を有するＶＣＯを含む。第１の同調要素は入力信号とＶＣＯ信号との間の位相誤差に比例して調節され、第２の同調要素は前記位相誤差の積分関数により調節される。位相誤差に比例して及び位相誤差の積分関数により別個に調節される別個の同調要素を用いてＶＣＯを構成することにより、線形ＰＬＬの３ｄＢ帯域幅周波数は、位相検出器利得と比例調節により提供されるＶＣＯ利得とに主に依存するものとなる。別個の比例同調要素及び積分同調要素を有する線形ＰＬＬは、比較的広い周波数範囲にわたり比較的一定の利得を呈するよう設計することが可能である。 （もっと読む）

【課題】広い入力周波数レンジに対し、最適なロック動作をし、かつ低ジッタ化に有利なＰＬＬ回路を提供する。
【解決手段】この発明は、位相比較器１１、可変チャージポンプ回路１２、可変ローパスフィルタ１３、電圧制御発振回路１４、可変分周器１５、および周波数判定回路１６を備えている。周波数判定回路１６は、入力信号の周波数の変化を判定したときに、ＰＬＬループのダンピング因子を一定のままでＰＬＬループの帯域周波数を変更するように、可変チャージポンプ回路１２から出力される電流信号の電流値、可変ローパスフィルタ１３のフィルタ特性値、および可変分周器１５の分周比のうちの少なくとも２つの値を、所定値に可変させるようになっている。 （もっと読む）

テレビジョン放送受信機等の無線装置に用いられるＶＣＯ（電圧制御発振回路）装置に関する。発振周波数が広帯域にわたり、かつ低消費電力化が実現できるＶＣＯ装置を提供する。ＶＣＯ回路群（４）は、周波数制御電圧端子（８）に印加される制御電圧（Ｖｔ）に応じた周波数の信号を発振する。ＬＯ信号選択手段（３）はＶＣＯ回路群（４）の中から所望の出力信号を選択する。ＰＬＬ（６）は、ＬＯ信号選択手段（３）で選択された局部信号（ｆｖｃｏ）を分周して基準信号との位相を比較し位相差から変換した信号を出力する。ループフィルタ（７）は、ＰＬＬ（６）の出力信号を平滑して周波数制御電圧である制御電圧（Ｖｔ）を出力し、ＬＯ信号選択手段（３）で選択された局部信号を高周波信号処理手段（１）へ出力する。
（もっと読む）

【課題】 ＰＬＬ回路の引き込みレンジの拡大と引き込み速度の高速化を簡単な構成にて実現する。
【解決手段】 ｎＴの単マークが連続するＶＦＯ区間をピックアップが走査中であるときの信号パターン（ｎ−１）Ｔ、ｎＴ、（ｎ＋１）Ｔの出現頻度の分布傾向から、ＰＬＬクロックの適正周波数に対するずれ量を検出し、このずれ量に応じた補正量ｆａを決定する。出現頻度の分布傾向が信号パターン（ｎ−１）Ｔの方に偏重している場合にはＰＬＬクロックの周波数を速める補正量＋Δｆに設定し、出現頻度の分布傾向が信号パターン（ｎ＋１）Ｔの方に偏重している場合にはＰＬＬクロックの周波数を遅らせる補正量−Δｆに設定する。設定した補正量ｆａを、デジタル位相比較器６０１にて検出された位相差に加算してＶＦＯ６０５に供給する。これにより、補正量ｆａが加味され、ＰＬＬレンジの拡大と引き込み動作の高速化が図られる。 （もっと読む）

【課題】ディジタル位相同期ループ回路において制御発振部の追従性能を向上させる。
【解決手段】このディジタル位相同期ループ回路において、第２の分周器１８は、第１の位相比較器１０からの第１の同期制御信号(c),(d)にしたがって所定のマスタ・クロックを１／Ｎに分周して基準クロック(a)のＭ倍の周波数を有する出力クロック(g)を生成する。第２の位相比較器５４は、基準クロック(a)の位相とフィードバック・クロック(b)の位相とを比較して、それらの位相差に応じた第２の同期制御信号(m),(n)を生成する。そして、レンジカウンタ（分周比制御部）５６は、分周器１８おける分周比Ｎを第２の同期制御信号(m),(n)にしたがって可変制御する。 （もっと読む）

【課題】周波数によって負荷キャパシタが可変される位相固定ループ装置を提供する。
【解決手段】本発明は位相検出器とチャージポンプ及び電圧制御発振器を備える。電圧制御発振器は制御信号発生部及び内部信号発生部を備える。制御信号発生部は、チャージポンプから出力されるポンピング信号を入力し、外部クロック信号の周波数が内部クロック信号の周波数より高い時、インアクティブ可変制御信号を発生させ、外部クロック信号の周波数が内部クロック信号の周波数より低い時、アクティブ可変制御信号を発生させる。内部信号発生部は、内部クロック信号を帰還させて入力し、これを反転させて内部クロック信号を発生させる反転部、反転部の出力端に並列に連結された負荷キャパシタ及び、負荷キャパシタに直列に連結され、可変制御信号がアクティブで活性化され、可変制御信号がインアクティブで非活性化されるＭＯＳトランジスタを備える。 （もっと読む）

【課題】 安定なＰＬＬを構成できる電圧制御発振器を得る。
【解決手段】 複数の周波数帯域を出力周波数帯域とすることができる電圧制御発振器１において、その電圧制御発振部３の前段に電圧変換部２を設け、制御部４が、電圧制御発振器１の周波数制御電圧Ｓ１−出力周波数Ｓ２変換特性を線形とすると共に電圧制御発振器１の出力周波数帯域それぞれにおける上記変換特性の傾きを略同一とすべく、出力周波数帯指定信号Ｓ３により指定される周波数帯域に応じて電圧変換部２の電圧変換特性を制御する。 （もっと読む）

【課題】 ＶＣＯのｆ／ｖ感度のばらつきを補正することで、ＶＣＯの安定動作とＣ／Ｎ劣化などの特性の劣化防止を図ることができる発振制御装置を提供する。
【解決手段】 可変共振器２を備えるＶＣＯ１と分周器６と位相比較器７とＬＰＦ８とによって構成されるＰＬＬにおいて、可変共振器制御信号生成部１０が、ＬＰＦ８の出力電圧を入力してＶＣＯ１のｆ／ｖ感度を検出して可変共振器制御信号を生成し、可変共振器制御信号によって可変共振器２の容量を制御する。具体的には、電圧検知回路５がＬＰＦ８の出力電圧を入力して所定の電圧を検知すると、データラッチ回路４が電圧検知回路５の検知した電圧に基づいた可変共振器制御信号を可変共振器２へ送信して可変容量の制御を行う。その結果、ＰＬＬの構成素子のばらつきや温度変化があってもＶＣＯ１のｆ／ｖ感度を最適値に制御することができる。
（もっと読む）

【課題】 同期保持範囲が狭く、同期点が範囲外になると同期外れを引き起こす。この状態では制御が効かなくなり、偶発的な復帰するのを待つほかなく復帰に時間を要した。同期精度を向上させるためには回路規模の増大を招いた。
【解決手段】 入力信号が周期ｆcのパルス信号の際、ＬＣ共振回路１１に入力されると周期成分ｆcが抽出されて出力される。パルス発生器２から同期点に位相を合わせた５０％デューティのパルスを出力するよう設定し、乗算器１４で共振回路出力１２と乗算する。乗算器１４の出力は、同期ループが遅れているときはプラス、進んでいるときはマイナスになる。この信号を加算器１５で加算し、ループフィルタ９へ積分してＶＣＯ１０へフィードバックし、発信周波数を制御することで同期ループがロックする。その結果乗算器１４の出力はゼロ（プラス/マイナス）となりフィードバックループが安定し、同期状態が保持される。 （もっと読む）

【課題】キャパシタンスを変化させる方法及び装置を提供する。
【解決手段】制御電圧、インダクタンス及びキャパシタンスの変動による共振周波数を持つ発振信号を発生させ、発振信号を出力する複数の増幅器と、入力される信号の初期周波数帯域に対応する可変キャパシタンスを提供する複数のロードキャパシタ部と、を備えることを特徴とする発振器。これにより、低周波で電流の量を増やしてノイズ免疫性を増加させ、高周波では電流の量を減少させて実際動作周波数領域をさらに広げられる。 （もっと読む）

【課題】外部クロック信号に対する内部クロック信号のロッキング所要時間を短縮させる内部クロック発生回路と、動作領域の幅が広くて、クロック信号の周波数変化に対処可能なアナログシンクロナスミラーディレイを提供する。
【解決手段】内部クロック発生回路は、第１遅延ミラー、巨視ロッキングブロック、電圧制御遅延ブロック、第２遅延ミラー、および微細ロッキングブロックを含む。第１遅延ミラーは、所定のバッファリングクロック信号を所定の第１ミラーリング遅延時間だけ遅延して遅延クロック信号として提供するために駆動し、第１ミラーリング遅延時間は、所定の第１〜第３遅延時間の和と同一であり、バッファリングクロック信号は、外部クロック信号に対して第１送信遅延時間で同期し、巨視ロッキングブロックは、前記バッファリングクロック信号と遅延クロック信号を用いて、所定のアナログ同期クロック信号を提供する。 （もっと読む）

【課題】 良好な位相ノイズを有しつつ回路面積を抑えた発振器（例えば、局部発振器）を提供する。
【解決手段】 制御電圧に応じてその発振周波数が下限値および上限値間で変化する電圧制御発振回路を複数有するとともにこの複数の電圧制御発振回路から任意の電圧制御発振回路を選択する選択手段を備えた発振器であって、２つ以上の上記電圧制御発振回路においては、上限値および下限値の差と、下限値および上限値の中間値との比率が互いに異なっている。 （もっと読む）

【課題】周波数曲線の切り換え機能と、素子バラツキによる周波数曲線の変動を補償する機能を両立させる点にある。
【解決手段】負性抵抗素子１９ｂとインダクタ素子１９あと外部から与えられる第一電圧１７により容量が変化する第一のキャパシタ１８と制御電圧により容量が変化する複数のキャパシタからから成る第二のキャパシタ１１を備える共振回路と、周波数情報１３と自動校正値１４に基づいて出力が確定する論理合成手段１２とを備え、前記第二のキャパシタの容量値を前記論理合成手段の出力に基づく制御電圧により可変とした。 （もっと読む）