電圧制御発振器及び発振周波数調整方法
【課題】周波数曲線の切り換え機能と、素子バラツキによる周波数曲線の変動を補償する機能を両立させる点にある。
【解決手段】負性抵抗素子１９ｂとインダクタ素子１９あと外部から与えられる第一電圧１７により容量が変化する第一のキャパシタ１８と制御電圧により容量が変化する複数のキャパシタからから成る第二のキャパシタ１１を備える共振回路と、周波数情報１３と自動校正値１４に基づいて出力が確定する論理合成手段１２とを備え、前記第二のキャパシタの容量値を前記論理合成手段の出力に基づく制御電圧により可変とした。
【解決手段】負性抵抗素子１９ｂとインダクタ素子１９あと外部から与えられる第一電圧１７により容量が変化する第一のキャパシタ１８と制御電圧により容量が変化する複数のキャパシタからから成る第二のキャパシタ１１を備える共振回路と、周波数情報１３と自動校正値１４に基づいて出力が確定する論理合成手段１２とを備え、前記第二のキャパシタの容量値を前記論理合成手段の出力に基づく制御電圧により可変とした。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電圧制御発振器、特にＰＬＬ回路において用いられる電圧制御発振器（ＶＣＯ）の温度変動と素子製造バラツキによる周波数特性の補償に関する。
【背景技術】
【０００２】
ＰＬＬ回路において用いられる従来の電圧制御発振器としては、例えば図２に示すような発振回路２０があり、この回路はインダクタ２１と、そのインダクタに並列接続された、可変容量キャパシタ２２、負性抵抗２３等の素子から構成されている。この発振回路の発振周波数は、制御端子２４の電圧を変化させて可変容量キャパシタの容量値を変化させることにより制御される。制御端子には、ＰＬＬ回路の構成要素であるローパスフィルタからの出力信号が入力される。
【０００３】
一般に、可変容量キャパシタ２２は、ｐｎ接合容量かＭＯＳ容量で構成することができ、負性抵抗２３は、例えば、正帰還ループを構成する複数のトランジスタで構成することが出来る。
【０００４】
可変容量キャパシタの容量、負性抵抗の浮遊容量は、素子の製造ばらつき、素子の温度変化により変動し、その結果、発振回路の発振周波数帯域も変動する。
【０００５】
図２の従来回路では、素子の製造ばらつき、素子の温度変化による発振周波数帯域の変動を補償するため、前述の可変容量キャパシタ２２に、複数のトリミング・キャパシタ２５ａ、２５ｂ及び２６ａ〜２６ｄを並列に接続し、温度補償用デジタル信号を入力端子２７ａ、２７ｂに、素子特性補償データを入力端子２８ａ〜２８ｄに与え、各トリミング・キャパシタの容量値を制御することにより、発振回路の発振周波数帯域が所望の範囲に入るよう調整していた。この為、素子特性補償用として４個、温度補償用として２個の合計６つのトリミング・キャパシタが必要であった。
【特許文献１】特願２００４−０１７１０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
トリミング・キャパシタの最小値は無限小ではないので、トリミング・キャパシタの数が増大すると、トリミング信号（デジタル信号）に無関係な浮遊容量がＬＣ共振器に並列に複数接続されることになり、これらの浮遊容量の合計値が、可変容量キャパシタ２２の可変幅に比べて無視できない程度に増大すると周波数制御を精度良く行う上で問題が生じる。
【０００７】
たとえば、発振周波数が２．５ＧＨｚの場合、ＬＣ回路の定数は、２ｎＨ、２ｐＦ程度であり、トリミング・キャパシタの浮遊容量値は１ｐＦ程度である。しかし、発振周波数が５ＧＨｚほどになると、ＬＣ回路の素子定数はそれぞれ１ｎＨ，１ｐＦ程度になり、トリミング・キャパシタの浮遊容量値が可変容量キャパシタの可変幅と同程度になる。このように、発振周波数が高くなると、トリミング・キャパシタを従来のように多数搭載することにより問題が生じる。
【０００８】
図３は、トリミング・キャパシタの容量値を変化させることによって、周波数曲線を切り換えることが出来ることを示した図であり、例えば、発振回路に必要な周波数帯域が４８００から５０００ＭＨｚとすると、４８００から４８６０ＭＨｚでは周波数曲線１（３１）を、４８６０から４９２０ＭＨｚでは周波数曲線２（３２）を、４９２０ＭＨｚ以上では周波数曲線３（３３）を選択することが出来る。この選択機能により、周波数感度は１００ＭＨｚ／Ｖ程度に抑制でき、発振器の位相雑音を抑制できる。発振周波数の高いＬＣ共振器では、多くの場合、ＬＣ共振器に接続するトリミング・キャパシタは、周波数曲線の切り換えの為に使用される。
【０００９】
所望の発振周波数に対して周波数曲線の切り換えを再現性よく行うことは容易ではない。何故ならば、発振器を構成する諸素子の浮遊容量・増幅率のばらつき、負性抵抗のソース・ドレイン容量の温度変動などの変動要因が存在するからであり、特に、トリミング・キャパシタの浮遊容量の影響が大きい。
【００１０】
この発明の課題は、周波数曲線の切り換え機能と、素子バラツキによる周波数曲線の変動を補償する機能を両立させる点にある。
【課題を解決するための手段】
【００１１】
本発明では、周波数曲線の切り換えのためにトリミング・キャパシタの値を指定するとき、周波数情報に素子バラツキ情報、あるいは、温度変動の補償情報を論理合成することにより周波数曲線の再現性を維持する回路を提供する。
【発明の効果】
【００１２】
本発明の発振回路によれば、従来技術に比べて必要なトリミング・キャパシタの数を減少させることが出来るので、高周波ＬＣ発振回路の周波数曲線の切り換え、素子ばらつき補償、温度変動補償が可能になる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して、本発明の実施形態について説明する。尚、各図面は、この発明が理解できる程度に概略的に示してある。
【００１４】
（１）第１の実施形態
図１は、第１の実施形態に係る電圧制御発振器の構成を示す図である。この発振回路１０は、周波数曲線の切り換え用のトリミング・キャパシタ１１を用いて、周波数曲線の切り換えと素子ばらつき補償とを実現する回路構成となっている。
【００１５】
トリミング・キャパシタ１１の容量値は、全加算器１２（論理合成手段を構成する）から出力される４ビットのデータにより制御される。トリミング・キャパシタ１１を構成する各キャパシタ（１１ａ〜１１ｄ）の容量値は、２のべき乗に比例する値となっている。すなわち、第０位の容量値に比べ、第１〜３位の容量値は、２、４，８倍となっている。
【００１６】
全加算器１２は、周波数情報１３と自動校正値１４（素子バラツキ補償の適値）とを論理合成する。この自動校正値１４は、前記特許文献１に記載された方法により、回路の起動時に設定される。以下、この自動校正値の決定方法について説明する。
【００１７】
（Ｓ１）図４は、この発明の電圧制御発振器１０をループ内に組み込んだ位相同期ループ（ＰＬＬ）の一般的構成を示す図であり、ステップＳ１では、この位相同期ループの分周数を決定する、すなわち電圧制御回路の発振周波数を決定する。例えば、基準周波数ｆ＿ｒｅｆを１ＭＨｚとして４９００ＭＨｚの発振周波数を得る為には、分周器４５内部のレジスタ４５ｂに、値４９００を設定する。これにより、分周カウンタ４５ａは出力信号をクロック信号として４９００までカウントすることにより分周信号を生成して比較器４１に入力する。
（Ｓ２）素子ばらつき補償用の可変容量キャパシタの初期値として入力端子（１５ａ〜１５ｄ）に制御データ（Ｂ３、Ｂ２、Ｂ１、Ｂ０）＝（１０００）を与える。
（Ｓ３）上記制御データの第ｎ位のビットのデータを変更する為に最初にｎ＝３とする。
（Ｓ４）制御データの第ｎビットを”１”（Ｈｉｇｈ：電源電圧）に設定する（ｎ＝３の場合、初期値設定によりすでに第３ビット目は”１”に設定されている）。
（Ｓ５）位相同期ループと発振器を動作させ、発振周波数が落ち着くまで（例えば、５００μｓｅｃ）待機する。
（Ｓ６）モニタ出力端子１６の値を読み込み（図５の応答欄参照）、第ｎビットの確定値とする。モニタ回路は一方の入力端子（逆相入力端子）に基準電圧を入力し、他方の入力端子（正相入力端子）に、制御端子１７から可変容量キャパシタ１８に印加する電圧を入力したコンパレータから構成される。
（Ｓ７）ｎの値から１を減算する。
（Ｓ８）ｎ＞０の場合、（Ｓ４）〜（Ｓ７）の処理を繰り返す。
（Ｓ９）ｎ＝０の場合、（Ｓ８）までで決定した制御データの値を、自動校正値（４ビット）の確定値とする。
【００１８】
図５は、自動校正値の算出例を示した図である。
【００１９】
図６は、全加算器１２の構成と入出力信号の関係を示した図であり、全加算器１２は、桁上がり付きの４ビットの加算器６１〜６４から構成される。自動校正値４ビットのデータの各ビットは、第０位のビットが加算器６１に、第１位のビットが加算器６２に、第２位のビットが加算器６３に、第３位のビットが加算器６４に接続される。
【００２０】
周波数情報は２ビットから構成され、発振周波数と周波数情報とには、図７で示されるような関係がある。すなわち、全加算器１２の周波数情報Ｓは、周波数情報が（０１）のときのみ”１”が設定され、全加算器１２の周波数情報Ａは、周波数情報が（１１）のときのみ”１”が設定される。
【００２１】
トリミング・キャパシタ１１、可変容量キャパシタ１８はｎ−ＭＯＳトランジスタからなる。トリミング・キャパシタ１１は、印加電圧が０Ｖのとき（すなわち、（Ｂ３，Ｂ２，Ｂ１，Ｂ０）＝（０，０，０，０）の時）容量最小となり、印加電圧が電源電圧に等しいとき（すなわち、（Ｂ３，Ｂ２，Ｂ１，Ｂ０）＝（１，１，１，１）の時）容量最大になる。容量変化は１ビットあたり通常０．０２ｐＦであり、０．０１ｐＦ〜０．０３ｐＦの範囲で変化する。トリミング・キャパシタの容量値は２のべき乗で変化し、その最大値は通常０．３０ｐＦであり、０．１５ｐＦ〜０．４５ｐＦの範囲で変動する。
【００２２】
可変容量キャパシタ１８は、印加電圧が電源０Ｖのとき容量最大、印加電圧が電源電圧に等しいとき容量最小になる。この可変容量キャパシタの容量値は、例えば、０．０８ｐＦであり、この場合、０．０４ｐＦ〜０．１２ｐＦ程度の素子バラツキが存在する。
【００２３】
インダクタ１９ａは、例えば、インダクタンス１ｎＨ、直列抵抗４Ωのインダクタである。
【００２４】
緩衝回路１９ｃは、インダクタ１９ａ及び可変容量キャパシタ１８、トリミング・キャパシタ１１から成るＬＣ共振器に対し、０．１ｐＦの容量を直列に介して結合している。発振器の出力は緩衝回路の出力から取り出される。
【００２５】
以下、第一の実施形態に於ける電圧制御発振器の動作を詳細に説明する。
【００２６】
図８は、素子ばらつきに起因する自動校正値の決定及び自動校正値と発振周波数情報の合成の順序を示した図である。
【００２７】
電圧制御発振器１０とそれを含む位相同期ループ４０が起動した時点で、自動校正起動信号８１が”１”になり、素子ばらつきを補償するのに最適なトリミング・キャパシタの値４ビット（自動校正値）が決定される（８２）。
【００２８】
自動校正の期間中、指定の発振周波数（図４の分周器に於いて設定された分周比により決まる周波数）は一定値である。例えば、図４のレジスタ４５ｂに設定される値が４９００で、基準周波数が１ＭＨｚの場合、指定される発振周波数は４９００ＭＨｚとなる。
【００２９】
自動校正の期間中、自動校正の値Ｎは、例えば、Ｎ＝８（１０００）→４（０１００）→６（０１１０）→７（０１１１）（図５参照）のように、２進数の上位から値が確定し、最終的に全４ビットの値が確定する。
【００３０】
全加算器１２の出力は、電圧制御発振器の状態（自動校正前、自動校正動作中、自動校正終了後）にかかわらず、自動校正の仮値あるいは確定値と、発振周波数に対応する周波数情報を論理合成する（８３）。
【００３１】
図７によれば、指定の発振周波数が４８６０−４９１９ＭＨｚのとき、発振周波数情報は（００）であるため、全加算器１２に対する演算は行われず、全加算器１２の出力４ビットは自動校正値Ｎと同一である。この時、電圧制御発振器は、図９の周波数曲線９２の特性を示す。
【００３２】
指定の発振周波数が４８００−４８５９ＭＨｚの範囲の場合、図７において、周波数情報が（１１）であるので、全加算器１２の値（自動校正値Ｎ）に１が加算されて出力され、この場合、電圧制御発振器は、図９の周波数曲線９３の特性を示し、指定の発振特性を制御電圧範囲の中央部分で得ることができる。周波数曲線が曲線９２から曲線９３に移動する理由は、トリミング・キャパシタ１１に印加される４ビットのデータが１だけ大きくなり、トリミング・キャパシタが１ビット分だけ増加することによる。
【００３３】
指定の発振周波数が４９２０ＭＨｚの以上の場合、図７において、周波数情報が（０１）であるので、全加算器１２の各ビットに値”１”が入力され（すなわち”−１”が加算され）全加算器１２からは自動校正値Ｎから１を引いた値が出力される。この場合、電圧制御発振器は、図９の周波数曲線９１の特性を示すので、指定の発振特性を制御電圧範囲の中央部分で得ることができる。周波数曲線が曲線９２から曲線９１に移動する理由は、トリミング・キャパシタに印加される４ビットのデータが１だけ小さくなり、トリミング・キャパシタが１ビット分減少することによる。
【００３４】
以上説明したように、第１の実施形態によれば、以下のような効果が得られる。
（Ａ１）デジタル信号で制御可能なトリミング・キャパシタの容量値を、自動校正値と指定された周波数情報に基づいて決定するので、トリミング・キャパシタの数を低減することが可能となる。
（Ａ２）（Ａ１）の効果により、それぞれのトリミング・キャパシタの浮遊容量が低減するので、容量の小さなトリミング・キャパシタを使用するＬＣ型電圧制御発振器に於いて、周波数曲線の切り換えを再現性よく行うことが可能となる。
【００３５】
（２）第２の実施形態
図１０は、第２の実施形態に係る電圧制御発振器の構成を示す図である。この実施形態に於ける電圧制御発振器は、第１の実施形態における全加算器の代わりに論理合成回路１１０を用いている点が相違しており、その他の構成要素については、第１の実施形態の構成要素と同様である。
【００３６】
図１１は、論理合成回路１１０の詳細構成を示すブロック図であり、周波数切り換え判定機１１１、全加算器１１２、オーバーフロー防止器１１３、４回路から成る排他的論理和（ＥＸＯＲ）回路１１４を備えている。
【００３７】
図１２は、周波数曲線切りかえ判定器１１１の詳細を示す回路図である。自動校正起動信号ｅｎ＿ｂが有効（“０”）のとき、指定周波数に応じて、図１５に示すような出力信号ｍｉｎｕｓ、ｐｌｕｓを出力する。ｅｎ＿ｂが無効（“１”）のときは、ｍｉｎｕｓ、ｐｌｕｓのいずれも“０”を出力する。
【００３８】
図１３は、論理合成回路１１０内部の全加算器１１２の構成を示す回路図であり、入力信号及びその接続関係を除き、第１の実施形態に於ける全加算器１２の構成と同様の構成である。自動校正値４ビットは、入力信号ｔｒｉｍ［３：０］に入力される。周波数曲線切り換え判定器１１１の一方の出力信号ｐｌｕｓは、第０の位加算器（ＬＳＢ）の桁上がり入力ｃｉに接続され、他方の出力ｍｉｎｕｓは、各加算器の一方の加算入力（ｂ）に接続される。この全加算器１１２の４ビット出力信号ｃａｌ［３：０］は、４回路から成るＥＸＯＲ回路１１４の一方の入力端子に接続される。最上位の加算器（ＭＳＢ）の桁上がり信号ｃｏｕｔは、オーバーフロー防止器１１３に接続される。
【００３９】
図１４は、オーバーフロー防止器１１３の詳細を示す回路図である。この回路は、例えば、入力信号ｃｏｕｔが“１”で、ｐｌｕｓが“１”の場合に、出力信号ｒｅｖｅｒｓｅが“１”、入力ｃｏｕｔが“０”で、ｐｌｕｓが“１”の場合に、ｒｅｖｅｒｓｅが“０”
となるように動作する。
【００４０】
以下、第２の実施形態に於ける電圧制御発振器の動作を説明する。
【００４１】
電源投入後の自動校正値Ｎの確定値が０（００００）のとき、図９の周波数曲線は最高周波数側（周波数曲線９１）にある。この場合、発振周波数として４９２０ＭＨｚ以上の周波数が指定されても、移動すべき周波数曲線が存在しないので、この実施形態の電圧制御発振器は次のように現状の周波数曲線を維持する。
【００４２】
すなわち、４９２０ＭＨｚ以上の発振周波数が指定されると、図１５に示されるように、周波数曲線切り換え判定器の出力ｍｉｎｕｓが“１”になる。この場合、全加算器１１２では、各加算器に“１”を足すので、出力はｃａｌ［３：０］＝（１１１１）となり、桁上がり出力はｃｏｕｔ＝“０”になる。この全加算器の加算結果４ビットをトリミング・キャパシタに直接あたえると、発振周波数曲線は、Ｎ＝（００００）に対応する周波数曲線９１から周波数曲線９３へ移動し、発振器は指定の周波数に到達しえない。
【００４３】
この場合、ｃｏｕｔ＝“０”、ｍｉｎｕｓ＝”１”、ｐｌｕｓ＝”０”なので、オーバーフロー防止器の出力信号ｒｅｖｅｒｓｅが“１”となり、この信号が各ＥＸＯＲ回路に与えられる。この時、全加算器１１２の出力ｃａｌ［３：０］も各ＥＸＯＲ回路に“１”を与えるので、トリミング・キャパシタ１１に供給されるデータは（００００）のままである。つまり、周波数曲線は最高周波数側にとどまる。
【００４４】
自動校正の確定値Ｎが１５（１１１１）のとき、周波数曲線は最低周波数側にある。この時、指定の発振周波数が４８００−４８５９ＭＨｚの範囲になっても移動すべき低周波側曲線がないので、回路は次のように現状の周波数曲線を維持する。図１５に示すように、指定の発振周波数が４８００−４８５９ＭＨｚの範囲になったことで、周波数曲線切りかえ器の出力ｐｌｕｓが“１”になる。全加算器１１２に於いては、ＬＳＢ側の加算器に“１”が加算されるので、出力はｃａｌ［３：０］＝（００００）、桁上がり出力はｃｏｕｔ＝“１”になる。この時、全加算器の出力データがトリミング・キャパシタに与えられると、発振周波数曲線は、最低周波数側から最高周波数側へ移動し、発振器は指定の周波数に到達しえない。
【００４５】
この場合、ｃｏｕｔ＝“１”、ｍｉｎｕｓ＝”０”、ｐｌｕｓ＝”１”なので、オーバーフロー防止器１１３は、出力信号ｒｅｖｅｒｓｅとして論理“１”の出力を各ＥＸＯＲ回路１１４に与え、また、全加算器１１２の出力ｃａｌ［３：０］も各ＥＸＯＲ回路１１４に“０”をあたえるので、トリミング・キャパシタ１１に与えられるデータは（１１１１）のままである。つまり、周波数曲線は最低周波数側にとどまる。
【００４６】
オーバーフロー防止器１１３の出力が“０”のとき、つまり、指定発振周波数が４８６０−４９１９ＭＨｚの範囲にあるときか、全加算器の加算結果がオーバーフローを起こしていないときは、排他的論理和の出力は全加算器の出力に一致する。
【００４７】
以上説明したように、第２の実施形態においては、以下のような効果が得られる。
（Ｂ１）素子ばらつき補償の自動校正の値Ｎが０または１５のとき、つまり周波数曲線が最高または最低周波数側に確定したとき、周波数曲線が最高周波数側から最低周波数側へ移動することにより、所望の発振周波数が得られないという問題、或いは、周波数曲線が最低周波数側から最高周波数側へ移動することにより、所望の発振周波数が得られないという問題点が生じるが、この実施形態に於ける論理合成回路によれば、周波数曲線が最高周波数側にある場合に、周波数曲線切り換え判定器がさらに高周波側の曲線を指定しても周波数曲線は移動せず、位相同期ループで発振可能な状態を維持する。同様に、周波数曲線が最低周波数側にある場合に、周波数曲線切り換え判定器がさらに低周波側の曲線を指定しても周波数曲線は移動せず、位相同期ループで発振可能な状態を維持する。
（Ｂ２）（Ｂ１）の効果により、素子ばらつき補償の自動校正の値が０または１５となる回路であっても廃棄の必要がなく、生産歩留まりが向上する。
【００４８】
（３）第３の実施形態
図１６は、第３の実施形態に係る電圧制御発振器の構成を示す図である。この実施形態に於ける電圧制御発振器は、第１の実施形態における全加算器の代わりに、温度計を内蔵した論理合成回路１７０を用いている点が相違しており、その他の構成要素については、第１の実施形態の構成要素と同様である。
【００４９】
図１７は、論理合成回路１７０の詳細構成を示すブロック図であり、周波数切り換え判定機１７１、第１の全加算器１７２、オーバーフロー防止器１７３、４回路から成る排他的論理和（ＥＸＯＲ）回路１７４、温度計１７５，第２の全加算器１７６，第２のオーバーフロー防止器１７７、４回路から成るＥＸＯＲ回路１７８を備えている。周波数曲線切り換え判定器１７１、第１及び第２の全加算器１７２，１７６、第１及び第２のオーバーフロー防止器１７３，１７７の詳細構成は第２実施例に於ける対応要素の構成と同様である。
【００５０】
温度計１７５は、例えば、図１８に示すような特性を備えており、２ビットの出力信号ｔｅｍｐ［１：０］が出力され、この出力が第２の全加算器１７６と第２のオーバーフロー防止器１７７に接続されている（ｔｅｍｐ［０］については、その反転信号が接続されている）。
【００５１】
図１９は、この実施形態に於ける温度計の構成を示す図であり、温度に依存しない電流Ｉ１を出力する第１の電流源と、温度に依存した電流Ｉ２，Ｉ３を出力する第２、第３の電流源と、基準電圧を生成する為の抵抗値Ｒ１を有する第１の抵抗と、温度に依存する電圧を生成する為の抵抗値Ｒ２，Ｒ３を有する第２、第３の抵抗と、温度検出用の電圧比較器Ｃ１、Ｃ２を備えている。
【００５２】
電圧比較器Ｃ１は、抵抗Ｒ１により生成される基準電圧（＝Ｒ１×Ｉ１）と第３の抵抗により生成される温度に依存する電圧（＝Ｉ３×Ｒ３）とを比較して、絶対温度が、例えば３２０°Ｋを超えた時にレベル”１”の信号ｔｅｍｐ［０］を出力する。同様に、電圧比較器Ｃ２は、抵抗Ｒ１により生成される基準電圧（＝Ｒ１×Ｉ１）と第２の抵抗により生成される温度に依存する電圧（＝Ｉ２×Ｒ２）とを比較して、絶対温度が、例えば３５０°Ｋを超えた時にレベル”１”の信号ｔｅｍｐ［１］を出力する。温度と出力信号との関係の一例を図１８に示している。
【００５３】
以下、第３の実施形態に於ける電圧制御発振器の動作を説明する。
【００５４】
電源投入後の、周波数情報は周波数曲線切り換え判定器１７１に入力され、指定された周波数情報に応じて図１５に示すような信号ｍｉｎｕｓ、ｐｌｕｓが出力される。この信号は第１の全加算器１７２と第１のオーバーフロー防止器１７３に入力される。第１の全加算器１７２及び第１のオーバーフロー防止器１７３の動作は、第２の実施形態に於ける全加算器１１２及びオーバーフロー防止器１１３と同様である。
【００５５】
すなわち、第１の全加算器１７２からは、指定された周波数情報が４８００−４８５９ＭＨｚの場合は自動校正値Ｎに１が加算された値が出力され、周波数情報が４８６０−４９１９ＭＨｚの場合は自動校正値Ｎの値が出力され、周波数情報が４９２０ＭＨｚ以上の場合は自動校正値Ｎの値から１を減算した値が出力される。
【００５６】
自動校正値Ｎが０または１５の場合は、第２の実施形態と同様に第１のオーバーフロー防止器１７３とＥＸＯＲ回路１７４が動作することにより、全加算器の出力が０から１５へ、あるいは１５から０へ変化しないように制御される。
【００５７】
第３の実施形態に於いては、ＥＸＯＲ回路１７４の出力４ビットは、第２の全加算器１７６の入力端子ｔｒｉｍ［３：０］に与えられる。
【００５８】
温度が低温領域、例えば、２９０°Ｋ以下の場合、温度計１７５の出力ｔｅｍｐ［０］（＝”０”）の反転信号が、第２の全加算器１７６のＬＳＢ側加算器の桁上がり入力（Ｃｉ）に入力され、全加算器１７６の出力が１加算され、この値がＥＸＯＲ回路１７８を介してトリミング・キャパシタ１１に入力される。この場合、トリミング・キャパシタの容量値が１ビット分増加することにより、周波数曲線は低周波側に移動する。
【００５９】
一般に、ＬＣ発振回路の周波数曲線は温度低下とともに高周波側に移動する。その理由は、主に、ＬＣ回路に接続しているトランジスタの接合容量が温度低下とともに減少することと、負性抵抗を構成するトランジスタの相互コンダクタンスが上昇して発信振幅が飽和する周波数が高くなることによる。従って、温度低下と共にトリミング・キャパシタの増加することにより周波数曲線の温度変動が補償されることになる。
【００６０】
温度が高温領域、たとえば３５０°Ｋ以上になった場合、温度計１７５の出力ｔｅｍｐ［１］が、第２の全加算器１７６の各ビットの加算器入力に“１”をあたえるので（すなわち１が減算されることになるので）、トリミング・キャパシタに与えられる値が１だけ低減される。この場合、トリミング・キャパシタの容量値が１ビット分小さくなるので、周波数曲線は高周波側に移動する。ＬＣ発振回路の周波数曲線は温度上昇とともに低周波側に移動するので、トリミング・キャパシタの減少により、周波数曲線の温度変動が補償される。
【００６１】
ＥＸＯＲ回路１７４の出力が（００００）の場合、周波数曲線は最高周波数側にあり（例えば、図９の曲線９１で示される周波数特性）、温度が上昇しても、もはや周波数曲線を高周波側に移動することはできない。この場合、第２の全加算器１７６の出力を直接トリミング・キャパシタに入力すると、全加算器の出力が（１１１１）となっている為に電圧制御発振器の発振周波数は、最高周波数側から最低周波数側の曲線に移動するので、指定の発振周波数に到達し得ない。
【００６２】
この実施形態においては、第２の全加算器１７６の出力を第２のオーバーフロー防止器１７７の入力端子ｃｏｕｔに入力することにより第２の実施形態と同様の動作によって第２のオーバーフロー防止器１７７の出力が“１”になる。この結果、ＥＸＯＲ回路１７８の出力は（００００）の値を維持することになる。
【００６３】
同様に、ＥＸＯＲ回路１７８の出力が（１１１１）の場合、周波数曲線は最低周波数側にあり（例えば、図９の曲線９３でしめされる周波数特性）、温度が低下しても、もはや周波数曲線を低周波側へ移動することはできない。この場合、第２の全加算器１７６の出力を直接トリミング・キャパシタに入力すると、全加算器の出力が（００００）となっている為に電圧制御発振器の発振周波数は、最低周波数側の曲線から最高周波数側の曲線に移動するので、指定された発振周波数に到達し得ない。
【００６４】
この実施形態においては、第２の全加算器１７６の出力を第２のオーバーフロー防止器１７７の入力端子ｃｏｕｔに入力することにより第２の実施形態と同様の動作によって第２のオーバーフロー防止器１７７の出力が“１”になる。この結果、ＥＸＯＲ回路１７８の出力は（１１１１）の値を維持することになる。
【００６５】
この実施形態では、温度計１７５の検出温度を２９０°Ｋ、３２０°Ｋ 、３５０°Ｋに設定したが、発振器の温度特性に応じて適切な値に定めることが可能である。検出温度は、図１９の抵抗Ｒ２とＲ３の値を増減することにより変更する。
【００６６】
以上説明したように、第３の実施形態によれば、以下の効果がある。
（Ｃ１）トリミング・キャパシタの容量を、自動校正値Ｎと周波数情報と温度計情報に基づいて決定しており、温度補償用のトリミング・キャパシタを別途設ける必要が無いため、従来技術に比べてトリミング・キャパシタの数を低減することが出来る。
（Ｃ２）（Ｃ１）の効果により、トリミング・キャパシタのそれぞれに付随する浮遊容量が従来技術に比べ減少するので、容量の小さなＬＣ型電圧制御発振器において、再現性の良好な周波数曲線の切りかえ機能と、素子製造ばらつきによる周波数曲線の変動を補償する機能と、発振周波数曲線の温度依存性を補償する機能の三者を実現することが可能になる。
（Ｃ３）周波数曲線が最高周波数側にある場合に、温度データにより更に高周波側の曲線が指定されても、周波数曲線は移動せず、位相同期ループで発振可能な状態を維持する。同様に、周波数曲線が最低周波数側にある場合に、温度データにより更に低周波側の曲線が指定されても周波数曲線は移動せず、位相同期ループで発振可能な状態を維持する。その結果、素子ばらつき補償の自動校正の値が０または１５となる回路であっても廃棄の必要がなく、生産歩留まりが向上する。
【図面の簡単な説明】
【００６７】
【図１】第１の実施形態に係る電圧制御発振器の構成を示す図である。
【図２】従来の電圧制御発振器の構成例を示す図である。
【図３】トリミング・キャパシタの容量値を変化させることによって、周波数曲線を切り換えることが出来ることを示した図である。
【図４】この発明の電圧制御発振器４４をループ内に組み込んだ位相同期ループ（ＰＬＬ）の一般的構成を示す図である。
【図５】自動校正値の算出例を示した図である。
【図６】全加算器１２の構成と入出力信号の関係を示した図である。
【図７】発振周波数と周波数情報との関係の一例を示す図である。
【図８】素子ばらつきに起因する自動校正値の決定及び自動校正値と発振周波数情報の合成の順序を示した図である。
【図９】電圧制御発振器の周波数特性（制御電圧対発振周波数特性）の一例を示す図である。
【図１０】第２の実施形態に係る電圧制御発振器の構成を示す図である。
【図１１】論理合成回路１１０の詳細構成を示すブロック図である。
【図１２】周波数曲線切りかえ判定器１１１の詳細を示す回路図である。
【図１３】論理合成回路１１０内部の全加算器１１２の構成を示す回路図である。
【図１４】オーバーフロー防止器１１３の詳細を示す回路図である。
【図１５】周波数曲線切りかえ判定器の入出力信号の関係の一例を示す図である。
【図１６】第３の実施形態に係る電圧制御発振器の構成を示す図である。
【図１７】論理合成回路１７０の詳細構成を示すブロック図である。
【図１８】温度計１７５の温度特性の一例を示す図である。
【図１９】温度計の構成を示す図である。
【符号の説明】
【００６８】
１１ トリミング・キャパシタ
１１ａ〜１１ｄ トリミング・キャパシタを構成する各キャパシタ
１２ 全加算器
１３ 周波数情報
１４ 自動校正値
１５ａ〜１５ｄ 入力端子
１６ モニタ出力
１７ 制御端子
１８ 可変容量キャパシタ
１９ａ インダクタ
１９ｂ 負性抵抗
１９ｃ 緩衝回路
１１０、１７０ 論理合成回路
【技術分野】
【０００１】
この発明は、電圧制御発振器、特にＰＬＬ回路において用いられる電圧制御発振器（ＶＣＯ）の温度変動と素子製造バラツキによる周波数特性の補償に関する。
【背景技術】
【０００２】
ＰＬＬ回路において用いられる従来の電圧制御発振器としては、例えば図２に示すような発振回路２０があり、この回路はインダクタ２１と、そのインダクタに並列接続された、可変容量キャパシタ２２、負性抵抗２３等の素子から構成されている。この発振回路の発振周波数は、制御端子２４の電圧を変化させて可変容量キャパシタの容量値を変化させることにより制御される。制御端子には、ＰＬＬ回路の構成要素であるローパスフィルタからの出力信号が入力される。
【０００３】
一般に、可変容量キャパシタ２２は、ｐｎ接合容量かＭＯＳ容量で構成することができ、負性抵抗２３は、例えば、正帰還ループを構成する複数のトランジスタで構成することが出来る。
【０００４】
可変容量キャパシタの容量、負性抵抗の浮遊容量は、素子の製造ばらつき、素子の温度変化により変動し、その結果、発振回路の発振周波数帯域も変動する。
【０００５】
図２の従来回路では、素子の製造ばらつき、素子の温度変化による発振周波数帯域の変動を補償するため、前述の可変容量キャパシタ２２に、複数のトリミング・キャパシタ２５ａ、２５ｂ及び２６ａ〜２６ｄを並列に接続し、温度補償用デジタル信号を入力端子２７ａ、２７ｂに、素子特性補償データを入力端子２８ａ〜２８ｄに与え、各トリミング・キャパシタの容量値を制御することにより、発振回路の発振周波数帯域が所望の範囲に入るよう調整していた。この為、素子特性補償用として４個、温度補償用として２個の合計６つのトリミング・キャパシタが必要であった。
【特許文献１】特願２００４−０１７１０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
トリミング・キャパシタの最小値は無限小ではないので、トリミング・キャパシタの数が増大すると、トリミング信号（デジタル信号）に無関係な浮遊容量がＬＣ共振器に並列に複数接続されることになり、これらの浮遊容量の合計値が、可変容量キャパシタ２２の可変幅に比べて無視できない程度に増大すると周波数制御を精度良く行う上で問題が生じる。
【０００７】
たとえば、発振周波数が２．５ＧＨｚの場合、ＬＣ回路の定数は、２ｎＨ、２ｐＦ程度であり、トリミング・キャパシタの浮遊容量値は１ｐＦ程度である。しかし、発振周波数が５ＧＨｚほどになると、ＬＣ回路の素子定数はそれぞれ１ｎＨ，１ｐＦ程度になり、トリミング・キャパシタの浮遊容量値が可変容量キャパシタの可変幅と同程度になる。このように、発振周波数が高くなると、トリミング・キャパシタを従来のように多数搭載することにより問題が生じる。
【０００８】
図３は、トリミング・キャパシタの容量値を変化させることによって、周波数曲線を切り換えることが出来ることを示した図であり、例えば、発振回路に必要な周波数帯域が４８００から５０００ＭＨｚとすると、４８００から４８６０ＭＨｚでは周波数曲線１（３１）を、４８６０から４９２０ＭＨｚでは周波数曲線２（３２）を、４９２０ＭＨｚ以上では周波数曲線３（３３）を選択することが出来る。この選択機能により、周波数感度は１００ＭＨｚ／Ｖ程度に抑制でき、発振器の位相雑音を抑制できる。発振周波数の高いＬＣ共振器では、多くの場合、ＬＣ共振器に接続するトリミング・キャパシタは、周波数曲線の切り換えの為に使用される。
【０００９】
所望の発振周波数に対して周波数曲線の切り換えを再現性よく行うことは容易ではない。何故ならば、発振器を構成する諸素子の浮遊容量・増幅率のばらつき、負性抵抗のソース・ドレイン容量の温度変動などの変動要因が存在するからであり、特に、トリミング・キャパシタの浮遊容量の影響が大きい。
【００１０】
この発明の課題は、周波数曲線の切り換え機能と、素子バラツキによる周波数曲線の変動を補償する機能を両立させる点にある。
【課題を解決するための手段】
【００１１】
本発明では、周波数曲線の切り換えのためにトリミング・キャパシタの値を指定するとき、周波数情報に素子バラツキ情報、あるいは、温度変動の補償情報を論理合成することにより周波数曲線の再現性を維持する回路を提供する。
【発明の効果】
【００１２】
本発明の発振回路によれば、従来技術に比べて必要なトリミング・キャパシタの数を減少させることが出来るので、高周波ＬＣ発振回路の周波数曲線の切り換え、素子ばらつき補償、温度変動補償が可能になる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して、本発明の実施形態について説明する。尚、各図面は、この発明が理解できる程度に概略的に示してある。
【００１４】
（１）第１の実施形態
図１は、第１の実施形態に係る電圧制御発振器の構成を示す図である。この発振回路１０は、周波数曲線の切り換え用のトリミング・キャパシタ１１を用いて、周波数曲線の切り換えと素子ばらつき補償とを実現する回路構成となっている。
【００１５】
トリミング・キャパシタ１１の容量値は、全加算器１２（論理合成手段を構成する）から出力される４ビットのデータにより制御される。トリミング・キャパシタ１１を構成する各キャパシタ（１１ａ〜１１ｄ）の容量値は、２のべき乗に比例する値となっている。すなわち、第０位の容量値に比べ、第１〜３位の容量値は、２、４，８倍となっている。
【００１６】
全加算器１２は、周波数情報１３と自動校正値１４（素子バラツキ補償の適値）とを論理合成する。この自動校正値１４は、前記特許文献１に記載された方法により、回路の起動時に設定される。以下、この自動校正値の決定方法について説明する。
【００１７】
（Ｓ１）図４は、この発明の電圧制御発振器１０をループ内に組み込んだ位相同期ループ（ＰＬＬ）の一般的構成を示す図であり、ステップＳ１では、この位相同期ループの分周数を決定する、すなわち電圧制御回路の発振周波数を決定する。例えば、基準周波数ｆ＿ｒｅｆを１ＭＨｚとして４９００ＭＨｚの発振周波数を得る為には、分周器４５内部のレジスタ４５ｂに、値４９００を設定する。これにより、分周カウンタ４５ａは出力信号をクロック信号として４９００までカウントすることにより分周信号を生成して比較器４１に入力する。
（Ｓ２）素子ばらつき補償用の可変容量キャパシタの初期値として入力端子（１５ａ〜１５ｄ）に制御データ（Ｂ３、Ｂ２、Ｂ１、Ｂ０）＝（１０００）を与える。
（Ｓ３）上記制御データの第ｎ位のビットのデータを変更する為に最初にｎ＝３とする。
（Ｓ４）制御データの第ｎビットを”１”（Ｈｉｇｈ：電源電圧）に設定する（ｎ＝３の場合、初期値設定によりすでに第３ビット目は”１”に設定されている）。
（Ｓ５）位相同期ループと発振器を動作させ、発振周波数が落ち着くまで（例えば、５００μｓｅｃ）待機する。
（Ｓ６）モニタ出力端子１６の値を読み込み（図５の応答欄参照）、第ｎビットの確定値とする。モニタ回路は一方の入力端子（逆相入力端子）に基準電圧を入力し、他方の入力端子（正相入力端子）に、制御端子１７から可変容量キャパシタ１８に印加する電圧を入力したコンパレータから構成される。
（Ｓ７）ｎの値から１を減算する。
（Ｓ８）ｎ＞０の場合、（Ｓ４）〜（Ｓ７）の処理を繰り返す。
（Ｓ９）ｎ＝０の場合、（Ｓ８）までで決定した制御データの値を、自動校正値（４ビット）の確定値とする。
【００１８】
図５は、自動校正値の算出例を示した図である。
【００１９】
図６は、全加算器１２の構成と入出力信号の関係を示した図であり、全加算器１２は、桁上がり付きの４ビットの加算器６１〜６４から構成される。自動校正値４ビットのデータの各ビットは、第０位のビットが加算器６１に、第１位のビットが加算器６２に、第２位のビットが加算器６３に、第３位のビットが加算器６４に接続される。
【００２０】
周波数情報は２ビットから構成され、発振周波数と周波数情報とには、図７で示されるような関係がある。すなわち、全加算器１２の周波数情報Ｓは、周波数情報が（０１）のときのみ”１”が設定され、全加算器１２の周波数情報Ａは、周波数情報が（１１）のときのみ”１”が設定される。
【００２１】
トリミング・キャパシタ１１、可変容量キャパシタ１８はｎ−ＭＯＳトランジスタからなる。トリミング・キャパシタ１１は、印加電圧が０Ｖのとき（すなわち、（Ｂ３，Ｂ２，Ｂ１，Ｂ０）＝（０，０，０，０）の時）容量最小となり、印加電圧が電源電圧に等しいとき（すなわち、（Ｂ３，Ｂ２，Ｂ１，Ｂ０）＝（１，１，１，１）の時）容量最大になる。容量変化は１ビットあたり通常０．０２ｐＦであり、０．０１ｐＦ〜０．０３ｐＦの範囲で変化する。トリミング・キャパシタの容量値は２のべき乗で変化し、その最大値は通常０．３０ｐＦであり、０．１５ｐＦ〜０．４５ｐＦの範囲で変動する。
【００２２】
可変容量キャパシタ１８は、印加電圧が電源０Ｖのとき容量最大、印加電圧が電源電圧に等しいとき容量最小になる。この可変容量キャパシタの容量値は、例えば、０．０８ｐＦであり、この場合、０．０４ｐＦ〜０．１２ｐＦ程度の素子バラツキが存在する。
【００２３】
インダクタ１９ａは、例えば、インダクタンス１ｎＨ、直列抵抗４Ωのインダクタである。
【００２４】
緩衝回路１９ｃは、インダクタ１９ａ及び可変容量キャパシタ１８、トリミング・キャパシタ１１から成るＬＣ共振器に対し、０．１ｐＦの容量を直列に介して結合している。発振器の出力は緩衝回路の出力から取り出される。
【００２５】
以下、第一の実施形態に於ける電圧制御発振器の動作を詳細に説明する。
【００２６】
図８は、素子ばらつきに起因する自動校正値の決定及び自動校正値と発振周波数情報の合成の順序を示した図である。
【００２７】
電圧制御発振器１０とそれを含む位相同期ループ４０が起動した時点で、自動校正起動信号８１が”１”になり、素子ばらつきを補償するのに最適なトリミング・キャパシタの値４ビット（自動校正値）が決定される（８２）。
【００２８】
自動校正の期間中、指定の発振周波数（図４の分周器に於いて設定された分周比により決まる周波数）は一定値である。例えば、図４のレジスタ４５ｂに設定される値が４９００で、基準周波数が１ＭＨｚの場合、指定される発振周波数は４９００ＭＨｚとなる。
【００２９】
自動校正の期間中、自動校正の値Ｎは、例えば、Ｎ＝８（１０００）→４（０１００）→６（０１１０）→７（０１１１）（図５参照）のように、２進数の上位から値が確定し、最終的に全４ビットの値が確定する。
【００３０】
全加算器１２の出力は、電圧制御発振器の状態（自動校正前、自動校正動作中、自動校正終了後）にかかわらず、自動校正の仮値あるいは確定値と、発振周波数に対応する周波数情報を論理合成する（８３）。
【００３１】
図７によれば、指定の発振周波数が４８６０−４９１９ＭＨｚのとき、発振周波数情報は（００）であるため、全加算器１２に対する演算は行われず、全加算器１２の出力４ビットは自動校正値Ｎと同一である。この時、電圧制御発振器は、図９の周波数曲線９２の特性を示す。
【００３２】
指定の発振周波数が４８００−４８５９ＭＨｚの範囲の場合、図７において、周波数情報が（１１）であるので、全加算器１２の値（自動校正値Ｎ）に１が加算されて出力され、この場合、電圧制御発振器は、図９の周波数曲線９３の特性を示し、指定の発振特性を制御電圧範囲の中央部分で得ることができる。周波数曲線が曲線９２から曲線９３に移動する理由は、トリミング・キャパシタ１１に印加される４ビットのデータが１だけ大きくなり、トリミング・キャパシタが１ビット分だけ増加することによる。
【００３３】
指定の発振周波数が４９２０ＭＨｚの以上の場合、図７において、周波数情報が（０１）であるので、全加算器１２の各ビットに値”１”が入力され（すなわち”−１”が加算され）全加算器１２からは自動校正値Ｎから１を引いた値が出力される。この場合、電圧制御発振器は、図９の周波数曲線９１の特性を示すので、指定の発振特性を制御電圧範囲の中央部分で得ることができる。周波数曲線が曲線９２から曲線９１に移動する理由は、トリミング・キャパシタに印加される４ビットのデータが１だけ小さくなり、トリミング・キャパシタが１ビット分減少することによる。
【００３４】
以上説明したように、第１の実施形態によれば、以下のような効果が得られる。
（Ａ１）デジタル信号で制御可能なトリミング・キャパシタの容量値を、自動校正値と指定された周波数情報に基づいて決定するので、トリミング・キャパシタの数を低減することが可能となる。
（Ａ２）（Ａ１）の効果により、それぞれのトリミング・キャパシタの浮遊容量が低減するので、容量の小さなトリミング・キャパシタを使用するＬＣ型電圧制御発振器に於いて、周波数曲線の切り換えを再現性よく行うことが可能となる。
【００３５】
（２）第２の実施形態
図１０は、第２の実施形態に係る電圧制御発振器の構成を示す図である。この実施形態に於ける電圧制御発振器は、第１の実施形態における全加算器の代わりに論理合成回路１１０を用いている点が相違しており、その他の構成要素については、第１の実施形態の構成要素と同様である。
【００３６】
図１１は、論理合成回路１１０の詳細構成を示すブロック図であり、周波数切り換え判定機１１１、全加算器１１２、オーバーフロー防止器１１３、４回路から成る排他的論理和（ＥＸＯＲ）回路１１４を備えている。
【００３７】
図１２は、周波数曲線切りかえ判定器１１１の詳細を示す回路図である。自動校正起動信号ｅｎ＿ｂが有効（“０”）のとき、指定周波数に応じて、図１５に示すような出力信号ｍｉｎｕｓ、ｐｌｕｓを出力する。ｅｎ＿ｂが無効（“１”）のときは、ｍｉｎｕｓ、ｐｌｕｓのいずれも“０”を出力する。
【００３８】
図１３は、論理合成回路１１０内部の全加算器１１２の構成を示す回路図であり、入力信号及びその接続関係を除き、第１の実施形態に於ける全加算器１２の構成と同様の構成である。自動校正値４ビットは、入力信号ｔｒｉｍ［３：０］に入力される。周波数曲線切り換え判定器１１１の一方の出力信号ｐｌｕｓは、第０の位加算器（ＬＳＢ）の桁上がり入力ｃｉに接続され、他方の出力ｍｉｎｕｓは、各加算器の一方の加算入力（ｂ）に接続される。この全加算器１１２の４ビット出力信号ｃａｌ［３：０］は、４回路から成るＥＸＯＲ回路１１４の一方の入力端子に接続される。最上位の加算器（ＭＳＢ）の桁上がり信号ｃｏｕｔは、オーバーフロー防止器１１３に接続される。
【００３９】
図１４は、オーバーフロー防止器１１３の詳細を示す回路図である。この回路は、例えば、入力信号ｃｏｕｔが“１”で、ｐｌｕｓが“１”の場合に、出力信号ｒｅｖｅｒｓｅが“１”、入力ｃｏｕｔが“０”で、ｐｌｕｓが“１”の場合に、ｒｅｖｅｒｓｅが“０”
となるように動作する。
【００４０】
以下、第２の実施形態に於ける電圧制御発振器の動作を説明する。
【００４１】
電源投入後の自動校正値Ｎの確定値が０（００００）のとき、図９の周波数曲線は最高周波数側（周波数曲線９１）にある。この場合、発振周波数として４９２０ＭＨｚ以上の周波数が指定されても、移動すべき周波数曲線が存在しないので、この実施形態の電圧制御発振器は次のように現状の周波数曲線を維持する。
【００４２】
すなわち、４９２０ＭＨｚ以上の発振周波数が指定されると、図１５に示されるように、周波数曲線切り換え判定器の出力ｍｉｎｕｓが“１”になる。この場合、全加算器１１２では、各加算器に“１”を足すので、出力はｃａｌ［３：０］＝（１１１１）となり、桁上がり出力はｃｏｕｔ＝“０”になる。この全加算器の加算結果４ビットをトリミング・キャパシタに直接あたえると、発振周波数曲線は、Ｎ＝（００００）に対応する周波数曲線９１から周波数曲線９３へ移動し、発振器は指定の周波数に到達しえない。
【００４３】
この場合、ｃｏｕｔ＝“０”、ｍｉｎｕｓ＝”１”、ｐｌｕｓ＝”０”なので、オーバーフロー防止器の出力信号ｒｅｖｅｒｓｅが“１”となり、この信号が各ＥＸＯＲ回路に与えられる。この時、全加算器１１２の出力ｃａｌ［３：０］も各ＥＸＯＲ回路に“１”を与えるので、トリミング・キャパシタ１１に供給されるデータは（００００）のままである。つまり、周波数曲線は最高周波数側にとどまる。
【００４４】
自動校正の確定値Ｎが１５（１１１１）のとき、周波数曲線は最低周波数側にある。この時、指定の発振周波数が４８００−４８５９ＭＨｚの範囲になっても移動すべき低周波側曲線がないので、回路は次のように現状の周波数曲線を維持する。図１５に示すように、指定の発振周波数が４８００−４８５９ＭＨｚの範囲になったことで、周波数曲線切りかえ器の出力ｐｌｕｓが“１”になる。全加算器１１２に於いては、ＬＳＢ側の加算器に“１”が加算されるので、出力はｃａｌ［３：０］＝（００００）、桁上がり出力はｃｏｕｔ＝“１”になる。この時、全加算器の出力データがトリミング・キャパシタに与えられると、発振周波数曲線は、最低周波数側から最高周波数側へ移動し、発振器は指定の周波数に到達しえない。
【００４５】
この場合、ｃｏｕｔ＝“１”、ｍｉｎｕｓ＝”０”、ｐｌｕｓ＝”１”なので、オーバーフロー防止器１１３は、出力信号ｒｅｖｅｒｓｅとして論理“１”の出力を各ＥＸＯＲ回路１１４に与え、また、全加算器１１２の出力ｃａｌ［３：０］も各ＥＸＯＲ回路１１４に“０”をあたえるので、トリミング・キャパシタ１１に与えられるデータは（１１１１）のままである。つまり、周波数曲線は最低周波数側にとどまる。
【００４６】
オーバーフロー防止器１１３の出力が“０”のとき、つまり、指定発振周波数が４８６０−４９１９ＭＨｚの範囲にあるときか、全加算器の加算結果がオーバーフローを起こしていないときは、排他的論理和の出力は全加算器の出力に一致する。
【００４７】
以上説明したように、第２の実施形態においては、以下のような効果が得られる。
（Ｂ１）素子ばらつき補償の自動校正の値Ｎが０または１５のとき、つまり周波数曲線が最高または最低周波数側に確定したとき、周波数曲線が最高周波数側から最低周波数側へ移動することにより、所望の発振周波数が得られないという問題、或いは、周波数曲線が最低周波数側から最高周波数側へ移動することにより、所望の発振周波数が得られないという問題点が生じるが、この実施形態に於ける論理合成回路によれば、周波数曲線が最高周波数側にある場合に、周波数曲線切り換え判定器がさらに高周波側の曲線を指定しても周波数曲線は移動せず、位相同期ループで発振可能な状態を維持する。同様に、周波数曲線が最低周波数側にある場合に、周波数曲線切り換え判定器がさらに低周波側の曲線を指定しても周波数曲線は移動せず、位相同期ループで発振可能な状態を維持する。
（Ｂ２）（Ｂ１）の効果により、素子ばらつき補償の自動校正の値が０または１５となる回路であっても廃棄の必要がなく、生産歩留まりが向上する。
【００４８】
（３）第３の実施形態
図１６は、第３の実施形態に係る電圧制御発振器の構成を示す図である。この実施形態に於ける電圧制御発振器は、第１の実施形態における全加算器の代わりに、温度計を内蔵した論理合成回路１７０を用いている点が相違しており、その他の構成要素については、第１の実施形態の構成要素と同様である。
【００４９】
図１７は、論理合成回路１７０の詳細構成を示すブロック図であり、周波数切り換え判定機１７１、第１の全加算器１７２、オーバーフロー防止器１７３、４回路から成る排他的論理和（ＥＸＯＲ）回路１７４、温度計１７５，第２の全加算器１７６，第２のオーバーフロー防止器１７７、４回路から成るＥＸＯＲ回路１７８を備えている。周波数曲線切り換え判定器１７１、第１及び第２の全加算器１７２，１７６、第１及び第２のオーバーフロー防止器１７３，１７７の詳細構成は第２実施例に於ける対応要素の構成と同様である。
【００５０】
温度計１７５は、例えば、図１８に示すような特性を備えており、２ビットの出力信号ｔｅｍｐ［１：０］が出力され、この出力が第２の全加算器１７６と第２のオーバーフロー防止器１７７に接続されている（ｔｅｍｐ［０］については、その反転信号が接続されている）。
【００５１】
図１９は、この実施形態に於ける温度計の構成を示す図であり、温度に依存しない電流Ｉ１を出力する第１の電流源と、温度に依存した電流Ｉ２，Ｉ３を出力する第２、第３の電流源と、基準電圧を生成する為の抵抗値Ｒ１を有する第１の抵抗と、温度に依存する電圧を生成する為の抵抗値Ｒ２，Ｒ３を有する第２、第３の抵抗と、温度検出用の電圧比較器Ｃ１、Ｃ２を備えている。
【００５２】
電圧比較器Ｃ１は、抵抗Ｒ１により生成される基準電圧（＝Ｒ１×Ｉ１）と第３の抵抗により生成される温度に依存する電圧（＝Ｉ３×Ｒ３）とを比較して、絶対温度が、例えば３２０°Ｋを超えた時にレベル”１”の信号ｔｅｍｐ［０］を出力する。同様に、電圧比較器Ｃ２は、抵抗Ｒ１により生成される基準電圧（＝Ｒ１×Ｉ１）と第２の抵抗により生成される温度に依存する電圧（＝Ｉ２×Ｒ２）とを比較して、絶対温度が、例えば３５０°Ｋを超えた時にレベル”１”の信号ｔｅｍｐ［１］を出力する。温度と出力信号との関係の一例を図１８に示している。
【００５３】
以下、第３の実施形態に於ける電圧制御発振器の動作を説明する。
【００５４】
電源投入後の、周波数情報は周波数曲線切り換え判定器１７１に入力され、指定された周波数情報に応じて図１５に示すような信号ｍｉｎｕｓ、ｐｌｕｓが出力される。この信号は第１の全加算器１７２と第１のオーバーフロー防止器１７３に入力される。第１の全加算器１７２及び第１のオーバーフロー防止器１７３の動作は、第２の実施形態に於ける全加算器１１２及びオーバーフロー防止器１１３と同様である。
【００５５】
すなわち、第１の全加算器１７２からは、指定された周波数情報が４８００−４８５９ＭＨｚの場合は自動校正値Ｎに１が加算された値が出力され、周波数情報が４８６０−４９１９ＭＨｚの場合は自動校正値Ｎの値が出力され、周波数情報が４９２０ＭＨｚ以上の場合は自動校正値Ｎの値から１を減算した値が出力される。
【００５６】
自動校正値Ｎが０または１５の場合は、第２の実施形態と同様に第１のオーバーフロー防止器１７３とＥＸＯＲ回路１７４が動作することにより、全加算器の出力が０から１５へ、あるいは１５から０へ変化しないように制御される。
【００５７】
第３の実施形態に於いては、ＥＸＯＲ回路１７４の出力４ビットは、第２の全加算器１７６の入力端子ｔｒｉｍ［３：０］に与えられる。
【００５８】
温度が低温領域、例えば、２９０°Ｋ以下の場合、温度計１７５の出力ｔｅｍｐ［０］（＝”０”）の反転信号が、第２の全加算器１７６のＬＳＢ側加算器の桁上がり入力（Ｃｉ）に入力され、全加算器１７６の出力が１加算され、この値がＥＸＯＲ回路１７８を介してトリミング・キャパシタ１１に入力される。この場合、トリミング・キャパシタの容量値が１ビット分増加することにより、周波数曲線は低周波側に移動する。
【００５９】
一般に、ＬＣ発振回路の周波数曲線は温度低下とともに高周波側に移動する。その理由は、主に、ＬＣ回路に接続しているトランジスタの接合容量が温度低下とともに減少することと、負性抵抗を構成するトランジスタの相互コンダクタンスが上昇して発信振幅が飽和する周波数が高くなることによる。従って、温度低下と共にトリミング・キャパシタの増加することにより周波数曲線の温度変動が補償されることになる。
【００６０】
温度が高温領域、たとえば３５０°Ｋ以上になった場合、温度計１７５の出力ｔｅｍｐ［１］が、第２の全加算器１７６の各ビットの加算器入力に“１”をあたえるので（すなわち１が減算されることになるので）、トリミング・キャパシタに与えられる値が１だけ低減される。この場合、トリミング・キャパシタの容量値が１ビット分小さくなるので、周波数曲線は高周波側に移動する。ＬＣ発振回路の周波数曲線は温度上昇とともに低周波側に移動するので、トリミング・キャパシタの減少により、周波数曲線の温度変動が補償される。
【００６１】
ＥＸＯＲ回路１７４の出力が（００００）の場合、周波数曲線は最高周波数側にあり（例えば、図９の曲線９１で示される周波数特性）、温度が上昇しても、もはや周波数曲線を高周波側に移動することはできない。この場合、第２の全加算器１７６の出力を直接トリミング・キャパシタに入力すると、全加算器の出力が（１１１１）となっている為に電圧制御発振器の発振周波数は、最高周波数側から最低周波数側の曲線に移動するので、指定の発振周波数に到達し得ない。
【００６２】
この実施形態においては、第２の全加算器１７６の出力を第２のオーバーフロー防止器１７７の入力端子ｃｏｕｔに入力することにより第２の実施形態と同様の動作によって第２のオーバーフロー防止器１７７の出力が“１”になる。この結果、ＥＸＯＲ回路１７８の出力は（００００）の値を維持することになる。
【００６３】
同様に、ＥＸＯＲ回路１７８の出力が（１１１１）の場合、周波数曲線は最低周波数側にあり（例えば、図９の曲線９３でしめされる周波数特性）、温度が低下しても、もはや周波数曲線を低周波側へ移動することはできない。この場合、第２の全加算器１７６の出力を直接トリミング・キャパシタに入力すると、全加算器の出力が（００００）となっている為に電圧制御発振器の発振周波数は、最低周波数側の曲線から最高周波数側の曲線に移動するので、指定された発振周波数に到達し得ない。
【００６４】
この実施形態においては、第２の全加算器１７６の出力を第２のオーバーフロー防止器１７７の入力端子ｃｏｕｔに入力することにより第２の実施形態と同様の動作によって第２のオーバーフロー防止器１７７の出力が“１”になる。この結果、ＥＸＯＲ回路１７８の出力は（１１１１）の値を維持することになる。
【００６５】
この実施形態では、温度計１７５の検出温度を２９０°Ｋ、３２０°Ｋ 、３５０°Ｋに設定したが、発振器の温度特性に応じて適切な値に定めることが可能である。検出温度は、図１９の抵抗Ｒ２とＲ３の値を増減することにより変更する。
【００６６】
以上説明したように、第３の実施形態によれば、以下の効果がある。
（Ｃ１）トリミング・キャパシタの容量を、自動校正値Ｎと周波数情報と温度計情報に基づいて決定しており、温度補償用のトリミング・キャパシタを別途設ける必要が無いため、従来技術に比べてトリミング・キャパシタの数を低減することが出来る。
（Ｃ２）（Ｃ１）の効果により、トリミング・キャパシタのそれぞれに付随する浮遊容量が従来技術に比べ減少するので、容量の小さなＬＣ型電圧制御発振器において、再現性の良好な周波数曲線の切りかえ機能と、素子製造ばらつきによる周波数曲線の変動を補償する機能と、発振周波数曲線の温度依存性を補償する機能の三者を実現することが可能になる。
（Ｃ３）周波数曲線が最高周波数側にある場合に、温度データにより更に高周波側の曲線が指定されても、周波数曲線は移動せず、位相同期ループで発振可能な状態を維持する。同様に、周波数曲線が最低周波数側にある場合に、温度データにより更に低周波側の曲線が指定されても周波数曲線は移動せず、位相同期ループで発振可能な状態を維持する。その結果、素子ばらつき補償の自動校正の値が０または１５となる回路であっても廃棄の必要がなく、生産歩留まりが向上する。
【図面の簡単な説明】
【００６７】
【図１】第１の実施形態に係る電圧制御発振器の構成を示す図である。
【図２】従来の電圧制御発振器の構成例を示す図である。
【図３】トリミング・キャパシタの容量値を変化させることによって、周波数曲線を切り換えることが出来ることを示した図である。
【図４】この発明の電圧制御発振器４４をループ内に組み込んだ位相同期ループ（ＰＬＬ）の一般的構成を示す図である。
【図５】自動校正値の算出例を示した図である。
【図６】全加算器１２の構成と入出力信号の関係を示した図である。
【図７】発振周波数と周波数情報との関係の一例を示す図である。
【図８】素子ばらつきに起因する自動校正値の決定及び自動校正値と発振周波数情報の合成の順序を示した図である。
【図９】電圧制御発振器の周波数特性（制御電圧対発振周波数特性）の一例を示す図である。
【図１０】第２の実施形態に係る電圧制御発振器の構成を示す図である。
【図１１】論理合成回路１１０の詳細構成を示すブロック図である。
【図１２】周波数曲線切りかえ判定器１１１の詳細を示す回路図である。
【図１３】論理合成回路１１０内部の全加算器１１２の構成を示す回路図である。
【図１４】オーバーフロー防止器１１３の詳細を示す回路図である。
【図１５】周波数曲線切りかえ判定器の入出力信号の関係の一例を示す図である。
【図１６】第３の実施形態に係る電圧制御発振器の構成を示す図である。
【図１７】論理合成回路１７０の詳細構成を示すブロック図である。
【図１８】温度計１７５の温度特性の一例を示す図である。
【図１９】温度計の構成を示す図である。
【符号の説明】
【００６８】
１１ トリミング・キャパシタ
１１ａ〜１１ｄ トリミング・キャパシタを構成する各キャパシタ
１２ 全加算器
１３ 周波数情報
１４ 自動校正値
１５ａ〜１５ｄ 入力端子
１６ モニタ出力
１７ 制御端子
１８ 可変容量キャパシタ
１９ａ インダクタ
１９ｂ 負性抵抗
１９ｃ 緩衝回路
１１０、１７０ 論理合成回路
【特許請求の範囲】
【請求項１】
負性抵抗素子とインダクタ素子と外部から与えられる第一電圧により容量が変化する第一のキャパシタと制御電圧により容量が変化する複数のキャパシタからから成る第二のキャパシタを備える共振回路と、
周波数情報と自動校正値に基づいて出力が確定する論理合成手段と、
を備え、
前記第二のキャパシタの容量値を前記論理合成手段の出力に基づく制御電圧により可変としたことを特徴とする電圧制御発振器。
【請求項２】
前記論理合成手段は、前記周波数情報に基づいて前記自動校正値を加算或いは減算する演算手段であり、当該演算結果が所定値の時には当該演算結果値を演算前の値に戻す手段であることを特徴とする請求項１記載の電圧制御発振器。
【請求項３】
前記論理合成手段は、自動校正値を周波数情報と温度情報とに基づいて加算或いは減算する演算手段であり、当該演算結果が所定値の時には当該演算結果値を演算前の値に戻す手段であることを特徴とする請求項１記載の電圧制御発振器。
【請求項４】
前記自動校正値は、Mビットから成るデータであり、当該電圧制御発振器をＰＬＬ回路のＶＣＯとして使用した場合に、前記第一のキャパシタの制御端子に印加された電圧と基準電圧との比較結果に基づいて、ビット毎に逐次的に決定される値であることを特徴とする請求項１記載の電圧制御発振器。
【請求項５】
前記周波数情報は、ＰＬＬ回路を構成する分周回路の分周比と基準周波数とに基づいて外部から指定可能な情報であり、該情報により、制御周波数領域が異なる少なくとも三つの周波数特性曲線を識別出来る情報であることを特徴とする請求項１記載の電圧制御発振器。
【請求項６】
負性抵抗素子とインダクタ素子と外部から与えられる第一電圧により容量が変化する第一のキャパシタと制御電圧により容量が変化する複数のキャパシタからから成る第二のキャパシタを備える共振回路を備えた電圧制御発振器の発振周波数調整方法であって、
外部から指定された周波数情報に基づいて自動校正値を補正する第一のステップと、
該補正された値が所定の値と異なる時にはその値をそのまま出力し、該補正された値が所定値となる時には補正値を元の値に戻す第二のステップと、
前記第二のステップの結果として得られた前記補正値に基づいて、前記制御電圧を生成する第三のステップと
を備えたことを特徴とする発振周波数調整方法。
【請求項７】
負性抵抗素子とインダクタ素子と外部から与えられる第一電圧により容量が変化する第一のキャパシタと制御電圧により容量が変化する複数のキャパシタからから成る第二のキャパシタを備える共振回路を備えた電圧制御発振器の発振周波数調整方法であって、
外部から指定された周波数情報と検出された温度情報とに基づいて自動校正値を補正する第一のステップと、
該補正された値が所定の値と異なる時にはその値をそのまま出力し、該補正された値が所定値となる時には補正値を元の値に戻す第二のステップと、
前記第二のステップの結果として得られた前記補正値に基づいて、前記制御電圧を生成する第三のステップと
を備えたことを特徴とする発振周波数調整方法。
【請求項８】
前記自動校正値は、Mビットから成るデータであり、当該電圧制御発振器をＰＬＬ回路のＶＣＯとして使用した場合に、前記第一のキャパシタの制御端子に印加された電圧と基準電圧との比較結果に基づいて、最上位ビットから逐次的に決定される値であることを特徴とする請求項６，７のいずれか１項記載の発振周波数調整方法。
【請求項９】
前記周波数情報は、ＰＬＬ回路を構成する分周回路の分周比と基準周波数とに基づいて外部から指定可能な情報であり、該情報により、制御周波数領域が異なる少なくとも三つの周波数特性曲線を識別出来る情報であることを特徴とする請求項６，７のいずれか１項記載の発振周波数調整方法。
【請求項１】
負性抵抗素子とインダクタ素子と外部から与えられる第一電圧により容量が変化する第一のキャパシタと制御電圧により容量が変化する複数のキャパシタからから成る第二のキャパシタを備える共振回路と、
周波数情報と自動校正値に基づいて出力が確定する論理合成手段と、
を備え、
前記第二のキャパシタの容量値を前記論理合成手段の出力に基づく制御電圧により可変としたことを特徴とする電圧制御発振器。
【請求項２】
前記論理合成手段は、前記周波数情報に基づいて前記自動校正値を加算或いは減算する演算手段であり、当該演算結果が所定値の時には当該演算結果値を演算前の値に戻す手段であることを特徴とする請求項１記載の電圧制御発振器。
【請求項３】
前記論理合成手段は、自動校正値を周波数情報と温度情報とに基づいて加算或いは減算する演算手段であり、当該演算結果が所定値の時には当該演算結果値を演算前の値に戻す手段であることを特徴とする請求項１記載の電圧制御発振器。
【請求項４】
前記自動校正値は、Mビットから成るデータであり、当該電圧制御発振器をＰＬＬ回路のＶＣＯとして使用した場合に、前記第一のキャパシタの制御端子に印加された電圧と基準電圧との比較結果に基づいて、ビット毎に逐次的に決定される値であることを特徴とする請求項１記載の電圧制御発振器。
【請求項５】
前記周波数情報は、ＰＬＬ回路を構成する分周回路の分周比と基準周波数とに基づいて外部から指定可能な情報であり、該情報により、制御周波数領域が異なる少なくとも三つの周波数特性曲線を識別出来る情報であることを特徴とする請求項１記載の電圧制御発振器。
【請求項６】
負性抵抗素子とインダクタ素子と外部から与えられる第一電圧により容量が変化する第一のキャパシタと制御電圧により容量が変化する複数のキャパシタからから成る第二のキャパシタを備える共振回路を備えた電圧制御発振器の発振周波数調整方法であって、
外部から指定された周波数情報に基づいて自動校正値を補正する第一のステップと、
該補正された値が所定の値と異なる時にはその値をそのまま出力し、該補正された値が所定値となる時には補正値を元の値に戻す第二のステップと、
前記第二のステップの結果として得られた前記補正値に基づいて、前記制御電圧を生成する第三のステップと
を備えたことを特徴とする発振周波数調整方法。
【請求項７】
負性抵抗素子とインダクタ素子と外部から与えられる第一電圧により容量が変化する第一のキャパシタと制御電圧により容量が変化する複数のキャパシタからから成る第二のキャパシタを備える共振回路を備えた電圧制御発振器の発振周波数調整方法であって、
外部から指定された周波数情報と検出された温度情報とに基づいて自動校正値を補正する第一のステップと、
該補正された値が所定の値と異なる時にはその値をそのまま出力し、該補正された値が所定値となる時には補正値を元の値に戻す第二のステップと、
前記第二のステップの結果として得られた前記補正値に基づいて、前記制御電圧を生成する第三のステップと
を備えたことを特徴とする発振周波数調整方法。
【請求項８】
前記自動校正値は、Mビットから成るデータであり、当該電圧制御発振器をＰＬＬ回路のＶＣＯとして使用した場合に、前記第一のキャパシタの制御端子に印加された電圧と基準電圧との比較結果に基づいて、最上位ビットから逐次的に決定される値であることを特徴とする請求項６，７のいずれか１項記載の発振周波数調整方法。
【請求項９】
前記周波数情報は、ＰＬＬ回路を構成する分周回路の分周比と基準周波数とに基づいて外部から指定可能な情報であり、該情報により、制御周波数領域が異なる少なくとも三つの周波数特性曲線を識別出来る情報であることを特徴とする請求項６，７のいずれか１項記載の発振周波数調整方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２００６−１３５８９２（Ｐ２００６−１３５８９２Ａ）
【公開日】平成１８年５月２５日（２００６．５．２５）
【国際特許分類】
【出願番号】特願２００４−３２５３８５（Ｐ２００４−３２５３８５）
【出願日】平成１６年１１月９日（２００４．１１．９）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
【公開日】平成１８年５月２５日（２００６．５．２５）
【国際特許分類】
【出願日】平成１６年１１月９日（２００４．１１．９）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
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