【課題】ＰＬＬのデジタル位相比較器の出力矩形波信号を処理し、ＰＬＬの引き込み可能な周波数幅を拡げ、同期時間を短縮する位相比較信号処理回路を提供する。
【解決手段】矩形波信号を両極性信号に変換する電圧シフタ７と出力端子２２間に並列接続され、整流回路８と積分保持回路９と微分回路１０とゲート回路１２と電圧ホールド回路１３と共通の加算回路１４とからなる第１信号路、及び、整流回路１５と積分保持回路１６と微分回路１７とゲート回路１９と電圧ホールド回路２０と前記加算回路１４とからなる第２信号路、第１信号路及び第２信号路の積分保持回路９、１６とゲート回路１２、１９を個別制御する制御信号発生器２１を備え、第１及び第２信号路で、両極性信号の整流、整流電圧の積分保持、積分保持値の微分、微分出力の保持、保持電圧の加算を行うことにより処理信号を出力する。 （もっと読む）

【課題】複数のＶＣＯを有するＰＬＬ回路のチップ上の占有面積を削減でき、且つ、ＰＬＬ回路に対するマイコンの負担を軽減できる。
【解決手段】本発明の例に関わるＰＬＬ回路は、位相差信号を出力する位相比較回路１と、位相差信号に基づくチューニング電圧を出力するチャージポンプ回路２と、チューニング電圧に基づく発振周波数を出力する複数のＶＣＯ５１〜５ｎと、複数のＶＣＯの中から１つのＶＣＯを自動的に選択するオートセレクト回路を具備し、オートセレクト回路は、チャージポンプ回路２と接続される比較回路３と、比較回路３とＶＣＯ５１〜５ｎと接続されるカウンタ４とを具備し、比較回路３は、チューニング電圧に基づき、カウンタ４をアップカウント、又は、ダウンカウントさせるアップ／ダウン信号を出力し、カウンタ４は、アップ／ダウン信号に基づき、複数のＶＣＯ５１〜５ｎの中から１つのＶＣＯを選択するセレクト信号を出力することを備える。 （もっと読む）

【課題】スイッチオーバーから発生する出力信号における不所望の位相変化を信頼性を持って回避することが可能なフェーズロックループ。
【解決手段】制御可能オシレータＤＣＯが出力信号ＣＫｏｕｔを発生し、ＰＬＬ１２入力クロックとして使用するために第一クロック／第二クロックＣＫｉｎ２、ＣＫｉｎ１を切り換えることが可能である。使用中のＣＫｉｎ１又はＣＫｉｎ２と、ＣＫｏｕｔのプリセットされ、位相シフトされたＣＫ＜１：８＞間の位相差を決定し、ＤＣＯを制御するために使用され、使用されていないＣＫｉｎ２又はＣＫｉｎ１がＣＫｏｕｔを発生するために、位相が調節される。入力クロックの幾つかのＣＫｉｎ１，ＣＫｉｎ２，ＣＫｉｎ３間の位相差がスイッチオーバーの前に調節されることで、スイッチオーバーから発生するＰＬＬ出力信号における不所望の位相変化を高い精度で回避し且つヒットレススイッチングを達成する。 （もっと読む）

【課題】ＰＤ出力から微分値を求めると、平均値が“０”の周期関数の微分の平均値はやはり“０”となり、上下バランスが崩れた位相誤差検出特性が得られない。
【解決手段】加算器４２０３の加算結果ＡＤＤである位相誤差絶対値を絶対値比較器４２０５でしきい値Ｖｔｈと比較し、当該位相誤差絶対値がしきい値Ｖｔｈを超えた時点でのＰＨＥＲＲ信号の極性と、現時点でのＰＨＥＲＲ信号の極性とを不一致検出回路４２０８で比較する。そして、不一致のときにビットスリップが起きたと判断し、現時点でのＰＨＥＲＲ信号の極性を極性反転回路４２１０で反転し、最終的なＰＤ出力とすることで、上下バランスが崩れた位相誤差検出特性を実現する。 （もっと読む）

【課題】ループフィルタの出力を上限値、下限値と比較して、ＰＬＬ回路がロックしているかどうかを判定するロック判定回路の上限値、下限値が固定されているので、入力信号の周波数のずれや部品特性のばらつきによっては、キャプチャーレンジがこの上下限値から外れてロックしなくなるという課題を解決する。
【解決手段】ロックしたときのループフィルタの出力の上限値と下限値を上限値／下限値検出回路で検出して保持し、この保持した上下限値をリミット回路に入力し、このリミット回路でループフィルタの出力を前記上下限値の間の値に規制するようにした。ループフィルタの出力電圧が常にキャプチャーレンジ内に規制されるので、入力信号の周波数のずれや部品特性のばらつきに関わらず、確実にロックさせることができる。 （もっと読む）

【課題】ジッタを小さくする、ロックレンジを広くする、最高動作周波数を上げる及び消費電力を下げることを同時に満たすＤＬＬ回路を提供する。
【解決手段】ｎ個（ｎは２以上の整数）の直列に接続された遅延素子を有し、１段目の遅延素子に同期基準信号が入力され、ｋ（ｋは１≦ｋ＜ｎをみたす整数）段目の遅延素子により遅延された前記同期基準信号がｋ段目の遅延素子より遅延量の大きいｋ＋１段目の遅延素子へそれぞれ出力される遅延回路２と、前記遅延素子がそれぞれ出力する遅延された前記同期基準信号のうちの１つを選択し出力する選択回路３と、選択回路３が出力する信号を所定時間遅延して出力する調整回路４と、前記同期基準信号及び調整回路４より出力される信号の位相を比較し、比較結果を出力する位相比較回路５と、前記比較結果が入力され、それに基づいて選択回路３の制御を行う制御回路６と、を備える。 （もっと読む）

【課題】 サンプリング周波数の２倍の周波数における回転因子の集合に対応する、ＤＦＴ演算子と１／２ＤＦＴ演算子の組み合わせにもとづく周波数弁別器である。
【解決手段】 周波数弁別器は、ゼロ又は不連続点を持たないように選定される。そのため、この発明の弁別器は、拡張された動作範囲において、より安定的かつ良好に動作する。この発明の弁別器は、ＧＰＳ受信機に適用された場合、初めに大きな誤差が有っても、より確実にキャリヤ周波数にロックすることが可能であるとともに、誤ってロックする問題を防止するものである。 （もっと読む）

【課題】所定の周波数変化範囲を確保しながら、位相雑音特性を改善する。
【解決手段】差動タイプの増幅器５４，５５で構成された発振部５２と、この発振部５２の出力端子５２ｂ，５２ｃに入力端子５３ａ，５３ｂがそれぞれ接続された同調部５３からなる発振回路５１において、同調部５３は、可変容量素子７４，７５とインダクタンス７２，７３からなる並列接続回路とを備え、可変容量素子７４に制御電圧を供給する制御端子５３ｃと可変容量素子７５に制御電圧を供給する制御端子５３ｄとをそれぞれ独立に設け、制御端子５３ｄに供給する制御電圧による発振周波数の変化量の方が、制御端子５３ｃに供給する制御電圧による発振周波数の変化量より小さく設定した。
これにより、所期の目的を達成することができる。 （もっと読む）

【課題】調整回路を提供する。
【解決手段】調整回路は、第１のタイプの信号差を調整するように構成された電流飢餓電圧制御型回路を含む。位相補間電圧制御型回路は、第２のタイプの信号差を調整するように構成される。この電流飢餓回路と位相補間回路とは、調整回路の改善された動作特性を提供するように協力する。 （もっと読む）

大きな電圧制御オシレータ（ＶＣＯ）利得を効率的に取り扱うための技術が記載される。本技術は、（１）ＶＣＯの中心周波数を調節する平均制御電流を供給するための低速高利得パス、及び（２）通常動作の間ＶＣＯ周波数を調節する瞬間的な制御電流を供給するための高速低利得パス、を利用する。１つのデザインでは、ＶＣＯは、電圧−電流コンバータ、電流増幅器、総和器、及び電流制御オシレータ（ＩＣＯ）を含む。電圧−電流コンバータは、制御電圧を受け取り、そして第１電流と第２電流とを発生する。電流増幅器は、第１電流を増幅しそしてフィルタし、そして第３電流を発生する。総和器は、第２電流と第３電流を合算し、そして制御電流を発生する。ＩＣＯは、制御電流を受け取り、そして制御電流により決定される周波数を有するオシレータ信号を発生する。
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【課題】非常に広範囲な周波数にわたり動作し得るＦＰＧＡトランシーバを提供すること。
【解決手段】ＦＰＧＡは、広範囲な可能性ある周波数またはデータ転送速度における任意の周波数またはデータ転送速度で、データを受信および／または送信するように改造されたデータ受信機および／または送信機回路網を含み得る。ＰＬＬ回路網は、そのような受信機および／または送信機回路網の動作に必要であり得る。広い周波数範囲にわたり満足のいく動作のために、複数のＰＬＬ回路が備えられる。これらのＰＬＬ回路は、全周波数において動作する能力があり、その範囲のある部分ではその範囲のその他の部分よりおそらく良いジッタ性能を持って動作し得る。特に最初に述べたＰＬＬのジッタ性能がある可能性あるニーズを満たすには適当でない場合、広い範囲の特定の部分に焦点をあてた１個以上のＰＬＬ回路を備えられ得る。 （もっと読む）

【課題】第１の位相比較器（ＰＣ１）及び第１の制御可能な発振器（ＶＣＯ１）を有する第１のＰＬＬ回路（ＰＬＬ１）と、第２の位相比較器（ＰＣ２）及び第２の制御可能な発振器（ＶＣＯ２）を有する第２のＰＬＬ回路（ＰＬＬ２）とが設けられた電子回路において、入力信号（ＩＮ）が、第１のＰＬＬ回路（ＰＬＬ１）の入力端に供給される形式のものを改良して、入力信号にロックすることを可能にし、低いジッタを伴う出力クロック信号を形成し、同時に大きいロックレンジを示す回路を形成する。
【解決手段】入力信号（ＩＮ）又は第１のＰＬＬ回路（ＰＬＬ１）の出力信号が、選択的に第２のＰＬＬ回路（ＰＬＬ２）の入力端に供給され、該第２のＰＬＬ回路（ＰＬＬ２）の出力が、回路の唯一の出力であるようにした。 （もっと読む）

【課題】本発明は、周波数誤差の引込範囲を広げて位相同期の能力を向上できるようにする。
【解決手段】本発明は、周波数誤差検出回路３３において位相検出器５４により補間信号ｐｋにおける位相誤差Δτ（ｋ）を検出し、差分算出器５５により当該位相誤差Δτ（ｋ）と１クロック前の位相誤差Δτ（ｋ−１）との差分を基に周波数誤差Δｆ（ｋ）及びその移動平均である平均周波数誤差Δｆａ（ｋ）を算出し、位相同期部８において周波数収束ループ又は周波数初期値ループを形成して周波数誤差Δｆ（ｋ）に基づく周波数補正値ＤＦ又は平均周波数誤差Δｆａ（ｋ）に基づく平均周波数補正値ＤＦＡをＬＰＦ２５の積分項に加算することにより、当該位相同期部８における周波数誤差Δｆ（ｋ）を高速に且つ安定してほぼ０に収束させることができる。 （もっと読む）

【課題】データレートの高低にかかわらずデータ信号と遅延クロック信号との位相関係を最適に調整する位相調整回路を実現する。
【解決手段】離散的にデータ信号Dataとクロック信号CLKとの位相を調整する位相調整回路は、クロック信号CLKを遅延させて遅延クロック信号Rclkを生成する遅延線(10A)、データ信号Dataと遅延クロック信号CLKとの位相を比較する位相比較器(20)、位相比較器(20)の比較結果に基づいて、遅延制御信号SSxを出力する遅延制御部(30)、クロック信号CLKの周波数に基づいて、遅延制御信号RSxを出力する遅延制御部(40A)を備えている。ここで、遅延線(10A)は、制御信号に基づいて、クロック信号に対する遅延クロック信号の遅延量を決定する。 （もっと読む）

【課題】デジタル制御方法とアナログ制御方法を混合して動作範囲を極大化する、デジタルとアナログ制御を用いた電圧制御遅延ラインの遅延セル回路を提供する。
【解決手段】本発明は、差動入力クロック信号が印加される差動入力トランジスタと、電源供給端に一方端が接続され、アナログ制御電圧に応答してファイン遅延量を調節するためのアナログ制御トランジスタ部と、前記アナログ制御トランジスタ部と前記差動入力トランジスタとの間に接続され、デジタルコードに応答してコース遅延量を調節するためのデジタル制御トランジスタ部とを備える。 （もっと読む）

【課題】 ディジタルＰＬＬのループフィルタゲインを自動制御することで、キャプチャ時間の短縮、エラーレートの改善を実現する位相同期ループ回路を提供する。
【解決手段】 ロックモード生成回路２９は、イコライザ１０からの周波数調整再生信号（ｅ）とビタビ復号器１２からのＳＡＭ値と補間フィルタ２４からのフィルタ出力である同期がとれた再生信号（ｆ）とに基づいて、上記ループフィルタ１９の自動調整ゲインKp_auto及びKi_autoを出力する。 （もっと読む）

【課題】 トリミングを行わずに電圧制御発振回路の発振周波数を調整すること。制御回路の面積を抑え、調整誤差の少ない発振回路を内蔵した半導体集積回路を提供すること。
【解決手段】 電圧制御発振回路（ＶＣＯ）の周波数を調整する可変容量素子を、プロセスや素子のばらつき調整用可変容量素子群と、周波数選択用可変容量素子群との２系統に分離して調整を行い、可変容量素子の切り替えスイッチの数と回路面積の増大を小さくする。調整誤差については、調整期待値との差分を記憶素子で記憶し、その差分値が最小となる容量素子値を求めることにより影響を最小限に押さえることが可能となる。 （もっと読む）

【課題】広範囲のデータレートに渡って動作可能なＣＤＲアーキテクチャを提供する。
【解決手段】広範囲およびダイナミックにリプログラミング可能なＣＤＲアークテクチャは、広範囲の動作周波数でシリアル入力データから埋め込まれたクロック信号を回復する。広範囲のデータレートをサポートするために、ＣＤＲアーキテクチャは、複数の動作パラメータを含む。これらのパラメータは、様々な先行／後行の分割器設定、チャージポンプ電流、ループフィルタおよび帯域幅選択、および、ＶＣＯギアを含む。パラメータは、回路またはＰＬＤのパワーダウンなしに、ダイナミックにリプログラミングされ得る。これは、ＣＤＲ回路が、様々な規格とプロトコルとの間を迅速に切り替えることを可能にする。 （もっと読む）

【課題】高い精密度を有しながら周波数を広帯域で発振させることができる自動周波数制御ループ回路を提供すること。
【解決手段】基準周波数を発生させるクロック発振部と、基準周波数を第１分周比で分周する第１分周器、発振周波数を第２分周比で分周する第２分周器、第１分周器によって分周された第１分周周波数と第２分周器によって分周された第２分周周波数との間の位相差を検出する位相検出器、位相差に対応して発振周波数を発生させる電圧制御発振器と、入力周波数と発振周波数に対応して出力周波数を出力する周波数変換器を含む周波数合成部と、出力周波数を設定周波数と比較して誤差を検出する誤差検出器、誤差を積分する積分器と、積分器の積分値に対応する制御信号を計算する演算器を含む復調部とを含み、制御信号に応じて第１分周比及び第２分周比を変更して誤差を補正することを特徴とする。 （もっと読む）

【課題】 ＰＬＬ周波数シンセサイザの小型化を実現する。
【解決手段】 本発明のＰＬＬ周波数シンセサイザは、電圧制御発振器と、分周器と、位相比較器と、ローパスフィルタとを備えるＰＬＬ周波数シンセサイザにおいて、ロック検出器をさらに備え、基準電圧選択回路は、ロック検出信号ならびに制御電圧から基準電圧ならびに切替信号を出力し、電圧制御発振器は、基準電圧、切替信号、ならびに、ローパスフィルタからの上記制御電圧を元に出力された発振周波数の可変範囲である上限値および下限値およびに発振周波数可変範囲の中央値である中心周波数を決定するので、発振周波数の広い可変範囲と、狭い可変範囲を同じ回路を共用して切り替えることができ、発振周波数の可変範囲の中心周波数を電圧制御によって変更することで、同種の回路を複数構成する場合にくらべて設置面積が少なくて済む。 （もっと読む）