【課題】リプライデータに訂正不能なエラーが生じたことに起因するシステムの稼働率の低下を改善しつつ、回路規模の膨大化を回避する。
【解決手段】キャッシュミスのときに、メインメモリから出力されるリプライデータＲＤ０に対して、訂正不能なエラーの有無を検出すると共に、該検出の結果とメインメモリとを示す付加情報を付加する。上記付加情報を含むリプライデータＲＤ１でブロックロードする際に、該リプライデータＲＤ１に含まれる付加情報を記憶しておく。キャッシュヒットのときにキャッシュメモリから出力されるリプライデータＲＤ２に対して、ブロックロード時に記憶しておいた付加情報が「エラーがある」を示す場合に上記付加情報を付加する。上記付加情報が「エラーが無い」を示す場合に、訂正不能なエラーの有無を検出すると共に、該検出の結果とキャッシュメモリとを示す付加情報を付加する。 （もっと読む）

【課題】
ディスクチェンジ機構を備えるアーカイブ装置において、高速なファイルアクセスを実現する。
【解決手段】
ＣＰＵ３０１、メモリ３０２、外部ＩＦ３０３、ＨＤＤ３０４、ディスク情報管理部３０５、ディスク入替制御部３０６、アクセス頻度判定部３０７、光ディスク制御部３０８、光ディスクドライブ２０２を備え、ディスクを新規作成時に、あらかじめ予備領域を設け、アクセス頻度に応じて高頻度と判定されたデータは光ディスクドライブ２０２にセットされたときに前記予備領域にデータを書き込む。ディスク情報管理部３０５は予備領域に書き込まれた同一の複数ファイルを管理し、外部ＩＦ３０３への応答としては一つのファイルとして通知する。
また、上記に加え暗号処理部５０９を設け、予備領域記録時には暗号化して記録し、削除時にはディスク情報管理部３０５の管理する管理情報のみ削除する。 （もっと読む）

【課題】メモリ装置を備えた情報処理装置の、処理上のスループットを低下させることなく、かつ高い信頼性を維持して該メモリ装置の故障診断を行うこと。
【解決手段】
アドレス予測部１１は、情報処理装置３を構成するＣＰＵ付属のメモリ装置に対し、メモリアクセスの状況（より具体的には、キャッシュラインが保持するキャッシュライン管理情報など）から判断して、近々に書き込みアクセスが発生することになると予測されるメモリのアドレス情報の特定を行う。次に、通達部１２は、アドレス予測部１１が特定した前記アドレス情報を、メモリ診断部に送出する。これにより、メモリ診断部は、ＣＰＵ付属のメモリ装置（図示は省略）の、該特定されたアドレス情報が示す記憶領域のみを目下の診断対象とすることができる。 （もっと読む）

【課題】バックアップ電源の疲弊に応じて機器の動作を変える技術を提供する。
【解決手段】記憶用メモリと、この記憶用メモリへのキャッシュを担うキャッシュメモリ
と、このキャッシュメモリへのキャッシュサイズを制御する制御手段と、電源断時のバッ
クアップを行うバックアップ手段とを備え、このバックアップ手段の疲弊に応じて前記制
御手段は前記キャッシュサイズを変える記憶装置。また、記憶用メモリと、この記憶用メ
モリのキャッシュを担うキャッシュメモリとを備え、電源断時のバックアップを行う記憶
装置の制御方法であって、この記憶装置にバックアップを行うバックアップ電源の疲弊を
予め測定し、この疲弊に応じて前記キャッシュメモリへのキャッシュサイズを調整する制
御方法。 （もっと読む）

【課題】記憶装置に搭載するメモリ容量を削減しながら、情報を書き込む際の処理速度の低下を最低限に抑える。
【解決手段】不揮発性メモリ内に、論理／物理アドレス変換テーブルをページ単位に分割した複数の分割変換テーブルを保存し、ＲＡＭ内には、分割変換テーブルの少なくとも１つ以上を保存する論理／物理アドレス変換テーブルキャッシュと、分割変換テーブルを管理する変換テーブル管理テーブルと、論理／物理アドレス変換テーブルキャッシュの管理を行うキャッシュ管理テーブルを保存し、変換テーブル管理テーブルは、分割変換テーブルが前記論理／物理アドレス変換テーブルキャッシュに保存されていることを示すキャッシュ有無フラグと、前記論理／物理アドレス変換テーブルキャッシュ内での保存先を示すキャッシュエントリ番号を有し、不揮発性メモリと前記ＲＡＭの間における前記論理／物理アドレス変換テーブルの情報の読み出し及び書き込みは、ページ単位で行う。 （もっと読む）

【課題】並列コンピュータ・システムの性能を改良するための装置、方法及びコンピュータ・プログラムを提供する。
【解決手段】第１プロセッサの第１ローカル・キャッシュに関連する第１ローカル・キャッシュ・コントローラは、プログラム・コードを実行中の第２プロセッサによる第１キャッシュ・ラインの偽共有（false sharing）の発生を検出し且つ第２プロセッサによる第１キャッシュ・ラインの偽共有を許可する。第１キャッシュ・ラインの偽共有が発生するのは、第１ローカル・キャッシュ・コントローラによって第１ローカル・キャッシュ内の第１キャッシュ・ラインの第１部分を更新し、その後に、第２ローカル・キャッシュ・コントローラによって第２ローカル・キャッシュ内の第１キャッシュ・ラインの第２部分を更新する場合である。 （もっと読む）

【課題】受信したデータをキャッシュメモリに書き込んで処理を行う場合に、大量のデータを受信する状況であっても、処理性能が低下することを抑制できるキャッシュ制御方法を提供する。
【解決手段】領域設定手段８１は、予め定められた量の受信データを書き込み可能な領域である書き込み領域をキャッシュメモリに設定する。領域削除手段８２は、書き込み領域に書き込まれた一部または全部の受信データに対する処理ごとに、その処理の対象になった受信データが書き込まれた領域を削除する。また、領域設定手段８１は、受信データに対する処理ごとに、予め定められた量の受信データを受信した後に受信する受信データを書き込む位置に、受信データを書き込み可能な領域として、削除された領域に相当する量の領域を新たに設定する。 （もっと読む）

【課題】メインメモリのアドレス配置が変更された前後においてキャッシュメモリの使用態様がなるべく変動しないように制御すること。
【解決手段】キャッシュメモリの制御装置であって、メインメモリにおける特定のアドレス以降に格納されたプログラム又はデータについては、所定の対応関係に基づき特定されるキャッシュメモリのアドレスから所定アドレス分オフセットしたキャッシュメモリのアドレスに書き込まれるようにキャッシュメモリを制御し、メインメモリにおける特定のアドレス以降に格納されたプログラム又はデータを読み出そうとする際に、所定の対応関係に基づき特定されるキャッシュメモリのアドレスから所定アドレス分オフセットしたキャッシュメモリのアドレスに書き込まれたプログラム又はデータを対象としてキャッシュヒットを判定するキャッシュヒット判定手段を備えることを特徴とする、キャッシュメモリの制御装置。 （もっと読む）

【課題】ハーバードアーキテクチャを採用している処理プロセッサにおいて、命令フェッチを行わなければ命令キャッシュに命令を格納しておくことができなかった。
【解決手段】本発明にかかるプロセッサは、命令を一時記憶する第１の記憶手段と、命令及びデータを一時記憶する第２の記憶手段と、前記第２の記憶手段に一時記憶されている命令を前記第１の記憶手段に転送する転送手段と、第３の記憶手段に格納されている命令を前記第２の記憶手段に読み込む第１の制御と前記転送手段に対して前記第２の記録手段へ読み込まれた命令を前記第１の記憶手段に対して転送させる第２の制御とを行う制御手段と、を具備する。本発明の構成によれば、命令フェッチを行うことなく、命令を一旦データキャッシュに読み込んだ後に転送することで命令キャッシュに格納することができる。 （もっと読む）

【課題】ルータ又は共有メモリの構造を複雑にすることなく、リードアクセスレイテンシを低減する。
【解決手段】ルータ１４は、複数のコアと、複数のコアからアクセス可能なキャッシュメモリとの間で転送されるパケットの経路を管理する。ルータ１４は、解析部１４４と、パケットメモリ１４５と、制御部１４３と、を備え，解析部１４４は、パケットがリードパケット及びライトパケットの何れかを解析し、パケットメモリ１４５は、発行されたライトパケットの一部を格納可能である。制御部１４３は、解析部１４４の解析結果に基づいて、ライトパケットの場合に、パケットのキャッシュデータと、格納されるべきキャッシュアドレスとを格納し、リードパケットであり、且つ、キャッシュデータがパケットメモリ１４５に格納されている場合に、キャッシュデータをリードパケットに対するレスポンスデータとして、コアへ出力する。 （もっと読む）